JPH03248619A - 半導体出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力素子としてＮチャネル電界効果トランジス
タを使用したソースタイプの出力回路に関する。

〔従来の技術〕

従来、出力素子にＮチャネル電界効果トランジスタを使
用したソースタイプの出力回路の一例を第３図に示す。

図において、１はＮチャネル電界効果トランジスタで構
成される出力素子であり、この出力素子１のゲートに、
コントロール信号のオン、オフ信号に対応した信号を出
力するゲートドライブ回路４を接続している。また、出
力素子１のドレインは正電源■ＤＩ、に接続し、ソース
は出力端子６に接続している。

前記ゲートドライブ回路４の出力波形は、第４図に示す
ように、コントロール信号がオフのときはＧＮＤ電位（
０■）となり、コントロール信号がオンのときはＶｌ、
Ｄ電位ａ、またはチャージポンプ内蔵の場合にはＶ、、
＋Ｖ、Ｖｌすとなっている。

したがって、ゲートドライブ回路４がＧＮＤ電位のとき
には出力素子１はオフとなり、ゲートドライブ回路４が
■、またはＶ、、＋Ｖ、のときには出力素子１はオンと
なり、それぞれ出力端子６に出力される。

〔発明が解決しようとする課題〕

上述した従来の出力回路は、出力トランジスタがオフの
ときのゲート電圧はＧＮＤ電位（０■）になっている。

このため、出力オフの状態のときに出力端子６に負の電
圧が印加された場合、相対的にゲート電圧が正となって
出力素子１がオンとなってしまい、出力端子６に■、。

が出力されてしまうという問題がある。

本発明の目的は、出力素子がオフのときに出力端子の電
位に影響を受けることがない半導体出力回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明の半導体出力回路は、出力素子としてのＮチャネ
ル電界効果トランジスタのゲートとソースとの間に第１
の制御トランジスタを接続し、このトランジスタのゲー
トと電源との間にコントロール信号によってオン、オフ
される第２の制御トランジスタを接続している。

すなわち、第１の制御トランジスタをＮチャネルトラン
ジスタで構成してそのソース、ドレインを前記出力素子
のゲート、ソース間に接続し、第２の制御トランジスタ
をＰチャネルトランジスタで構成してそのゲート、ドレ
イン、ソースをそれぞれコントロール信号、正電源、第
１の制御トランジスタのゲートにそれぞれ接続している
。

また、出力素子のゲートには、コントロール信号によっ
て出力素子を駆動するゲートドライブ回路を接続してお
り、このゲートドライブ回路と出力素子のゲートとの間
に抵抗またはダイオードを接続することが好ましい。

〔作用〕

本発明によれば、出力素子がオフされているときには、
コントロール信号により第２の制御トランジスタがオン
となり、第１の制御トランジスタがオンとなって出力素
子のゲート、ソースを短絡し、ソース電位が負電位にな
ったときに出力素子がオンされることを防止する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例の回路図である。図において
、１はＮチャネル電界効果トランジスタからなる出力素
子、４はコントロール信号によって出力素子１のゲート
電圧を制御するゲートドライブ回路である。出力素子１
のゲートはゲートドライブ回路４に接続され、ドレイン
は正電源■。。

に接続され、ソースは出力端子６に接続されている。

また、前記出力素子１のゲートとソースとの間には、第
１の制御トランジスタとしてのＮチャネルトランジスタ
２のソース、ドレインを接続している。このＮチャネル
トランジスタ２のゲートは抵抗５を介してソースに接続
し、かつ第２の制御トランジスタとしてのＰチャネルト
ランジスタ３のソースに接続している。このＰチャネル
トランジスタ３はゲートにコントロール信号を入力させ
、かつドレインを正電源ＶＤＤに接続している。

この構成によれば、コントロール信号が１゛′のときゲ
ートドライブ回路４からの出力により出力素子１がオン
し、出力がオンとなる。また、コントロール信号が“０
”のとき出力素子１がオフし、出力がオフとなる。

このとき、コントロール信号が“１”のときＰチャネル
トランジスタ３はオフとなり、Ｎチャネルトランジスタ
２はゲート、ソース間の抵抗５によりオフしている。こ
のため、これら両トランジスタ２．３による回路が出力
回路の動作に影響を与えることはない。

一方、コントロール信号が“０”のとき、Ｐチャネルト
ランジスタ３はコントロール信号がゲートに加えられる
ためオンされる。このため、ソース、ドレインを通して
正電源ＶＤＤがＮチャネルトランジスタ２のゲートに加
えられ、ゲート電位は充分高い電位に引き上げられる。

このため、出力端子６の電位がＮチャネルトランジスタ
２のゲート電位よりもそのスレッショルド電圧骨低い電
位以下になれば、Ｎチャネルトランジスタ２がオンされ
る。これにより、出力素子１のゲート　ソース間が短絡
される。したがって、出力端子６が負の電位になっても
出力素子１がオンになることはなく、出力端子６に正電
源■ＤＤが出力されることはない。

第２図は本発明の他の実施例の回路図であり、第１図の
実施例と同一部分には同一符号を付しである。この実施
例では、第１の実施例における出力素子１とゲートドラ
イブ回路４との間に抵抗７を介挿している。

すなわち、出力オフ時のゲートドライブ回路４の出力は
ＧＮＤ電位（０■）になっており、このゲートドライブ
回路４の出力部がＧＮＤに対して寄生特性をもっている
場合、出力素子１のゲート電位が負にならないため抵抗
７を介挿している。

また、この抵抗７は出力オフ時に出力端子９に正の電位
が印加された場合にゲートドライブ回路を保護する上で
も有効である。

なお、抵抗７は同様の働きを得る意味では、ダイオード
に代えてもよい。

〔発明の効果〕

以上説明したように本発明は、出力素子としてのＮチャ
ネル電界効果トランジスタのゲートとソースとの間に第
１の制御トランジスタを接続し、この第１の制御トラン
ジスタのゲートと電源との間にコントロール信号によっ
てオン、オフされる第２の制御トランジスタを接続して
いるので、出力素子がオフされているときには、第２の
制御トランジスタ及び第１の制御トランジスタがオンと
なって出力素子のゲート、ソースを短絡することになり
、出力端子が負電位になったときにも出力素子がオンさ
れることを防止することができる効果がある。

【図面の簡単な説明】

第１図は本発明の半導体出力回路の一実施例の回路図、
第２図は本発明の他の実施例の回路図、第３図は従来の
出力回路の回路図、第４図はゲートドライブ回路の出力
波形図である。 １・・・出力素子（Ｎチャネル電界効果トランジスタ）
。 ２・・・Ｎチャネルトランジスタ（第１の制御トランジ
スタ）、３・・・Ｐチャネルトランジスタ（第２の制御
トランジスタ）、４・・・ゲートドライブ回路、５・・
・抵抗、６・・・出力端子、７・・・抵抗。 第 図 第２ 図

Claims (1)

1. 【特許請求の範囲】 １、出力素子としてＮチャネル電界効果トランジスタを
   有し、この出力素子のゲートにコントロール信号を入力
   させ、ソースに出力端子を接続してなる出力回路におい
   て、前記出力素子のゲートとソースとの間に第１の制御
   トランジスタを接続し、この第１の制御トランジスタの
   ゲートと電源との間にコントロール信号によってオン、
   オフされる第２の制御トランジスタを接続したことを特
   徴とする半導体出力回路。 ２、第１の制御トランジスタをＮチャネルトランジスタ
   で構成してそのソース、ドレインを前記出力素子のゲー
   ト、ソース間に接続し、第２の制御トランジスタをＰチ
   ャネルトランジスタで構成してそのゲート、ドレイン、
   ソースをそれぞれコントロール信号、正電源、第１の制
   御トランジスタのゲートにそれぞれ接続してなる特許請
   求の範囲第１項記載の半導体出力回路。 ３、出力素子のゲートには、コントロール信号によって
   出力素子を駆動するゲートドライブ回路を接続し、この
   ゲートドライブ回路と出力素子のゲートとの間に抵抗ま
   たはダイオードを接続してなる特許請求の範囲第１項ま
   たは第２項記載の半導体出力回路。