JPS62145918A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62145918A JPS62145918A JP60286929A JP28692985A JPS62145918A JP S62145918 A JPS62145918 A JP S62145918A JP 60286929 A JP60286929 A JP 60286929A JP 28692985 A JP28692985 A JP 28692985A JP S62145918 A JPS62145918 A JP S62145918A
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- potential
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路に係シ、特にｃＭｏｓ（相補性
絶縁ゲート型）半導体集積回路の外部からの入力信号を
受ける入力回路に関する。
絶縁ゲート型）半導体集積回路の外部からの入力信号を
受ける入力回路に関する。
一般に０ＭＯ８型の半導体集積回路は、その低消費電力
性の点で有利であシ、最近よく用いられるようになって
きている。このような（ＪＯ８Ｏ８撰集積回路とえはメ
モリ集積回路には、外部からのチップイネーブル信号Ｃ
Ｅによシ集積回路チップを動作状態にするかあるいは待
機状態にするかを決める機能が一般に付加されている。
性の点で有利であシ、最近よく用いられるようになって
きている。このような（ＪＯ８Ｏ８撰集積回路とえはメ
モリ集積回路には、外部からのチップイネーブル信号Ｃ
Ｅによシ集積回路チップを動作状態にするかあるいは待
機状態にするかを決める機能が一般に付加されている。
そして、従来は、第６図に示す集積回路６０のように外
部端子６）に与えられるＣＥ倍信号受ける入力回路とし
てＣＭＯＳインバータ６２が継続接続されている。この
場合、一般に上記集積回路６０は、（Ｊ信号入力が低レ
ベルのときに動作状態になｐ、ＣＢ信号入力が高レベル
のときに待機状態になるように制御される。
部端子６）に与えられるＣＥ倍信号受ける入力回路とし
てＣＭＯＳインバータ６２が継続接続されている。この
場合、一般に上記集積回路６０は、（Ｊ信号入力が低レ
ベルのときに動作状態になｐ、ＣＢ信号入力が高レベル
のときに待機状態になるように制御される。
また、ＣＭＯＳインバータ６２の応答速度と直流的な安
定性を考慮して、そのＰチャネルトランジスタＴ、およ
びＮチャネルトランジスタＴＮの各閾値電圧は対応して
一１％’ 、＋１ｖ程度に設定されている。また、上記
集積回路６０のＣＥ信号入力回路をＴＴＬ回路の出力あ
るいは第６図中に示すようにＮＭＯＳ型集積回路６３の
出力バッファ６４の出力によフ駆動する場合、 ＣＥ信
号入力の高レベルは２〜３ｖ程度である。したがって、
ＣＥ信号入力が高レベルのとき（待機時）に大力初段
のＣＭＯＳインバータ６２にのみ電流が流れ、電流が消
費される。この待機時の入力初段における電流消費を完
全に零にするために。
定性を考慮して、そのＰチャネルトランジスタＴ、およ
びＮチャネルトランジスタＴＮの各閾値電圧は対応して
一１％’ 、＋１ｖ程度に設定されている。また、上記
集積回路６０のＣＥ信号入力回路をＴＴＬ回路の出力あ
るいは第６図中に示すようにＮＭＯＳ型集積回路６３の
出力バッファ６４の出力によフ駆動する場合、 ＣＥ信
号入力の高レベルは２〜３ｖ程度である。したがって、
ＣＥ信号入力が高レベルのとき（待機時）に大力初段
のＣＭＯＳインバータ６２にのみ電流が流れ、電流が消
費される。この待機時の入力初段における電流消費を完
全に零にするために。
一般に外部のＣＥ信号入力線とＶＤＤ ｗＬ源との間に
ＣＥ信号入力の高レベルをＶＤＤ電源直位まで引き上げ
るためのプルアップ用抵抗６５を接続しており、これに
よって待機時における入力初段のＣＭＯＳインバータ６
２のＰチャネルトランジスタＴ、が完全にオフ状態にな
る。
ＣＥ信号入力の高レベルをＶＤＤ電源直位まで引き上げ
るためのプルアップ用抵抗６５を接続しており、これに
よって待機時における入力初段のＣＭＯＳインバータ６
２のＰチャネルトランジスタＴ、が完全にオフ状態にな
る。
上記したように、従来は、 ＣＭＯＳ型集積回路の待機
時に２ける電流消費を完全に零にするために、プルアッ
プ用抵抗６５を外付は接続する必要があり、これに伴っ
て集積回路応用製品の製造工数の増加ひいては製造コス
トの上昇をきたすという欠点があった。
時に２ける電流消費を完全に零にするために、プルアッ
プ用抵抗６５を外付は接続する必要があり、これに伴っ
て集積回路応用製品の製造工数の増加ひいては製造コス
トの上昇をきたすという欠点があった。
本発明は上記の事情に鑑みてなされたもので、信号入力
端子にプルアップ用抵抗を外付は接続しないでも入力初
段のＣＭＯＳインバータの電流消費を零にすることが可
能な半導体集積回路を提供するものである。
端子にプルアップ用抵抗を外付は接続しないでも入力初
段のＣＭＯＳインバータの電流消費を零にすることが可
能な半導体集積回路を提供するものである。
本発明の半導体集積回路は、入力初段のＣＭＯＳインバ
ータの入力端と信号入力パッドとの間に第１のＭＯＳト
ランジスタを挿入接続し、上記信号人力バッドの入力論
理レベルに応じて上記第１のＭＯＳ ）ランジスタがオ
ン状態、オフ状態になるようにこのトランジスタのゲー
トに所定の一定電位もしくは論理レベルが変化する制御
近位を与え、上記入力初段のＣＭＯＳインバータの入力
端と電源端との間に、前記第１のＭＯＳ ）ランジスタ
がオフ状態のときに上記入力端の電位を引き上げるため
の第２のＭＯＳ ）ランジスタを挿入接続してなること
を特徴とするものである。
ータの入力端と信号入力パッドとの間に第１のＭＯＳト
ランジスタを挿入接続し、上記信号人力バッドの入力論
理レベルに応じて上記第１のＭＯＳ ）ランジスタがオ
ン状態、オフ状態になるようにこのトランジスタのゲー
トに所定の一定電位もしくは論理レベルが変化する制御
近位を与え、上記入力初段のＣＭＯＳインバータの入力
端と電源端との間に、前記第１のＭＯＳ ）ランジスタ
がオフ状態のときに上記入力端の電位を引き上げるため
の第２のＭＯＳ ）ランジスタを挿入接続してなること
を特徴とするものである。
これによって、信号入力パッドに接続されている信号入
力端子に外部のＴＴＬ回路あるいはＮＭＯ８集槓回路か
ら信号入力の高レベルが与えられたときに、第１のへｉ
０Ｓトランジスタがオフ状態になシ、＠２のＭＯＳ ）
ランジスタによって入力初段のＣＭＯＳインバータの入
力電位が引き上げられ、この入力初段のＣＭＯＳインバ
ータの電流消費が零になる。したがって、前記信号入力
端子にプルアップ用抵抗を外付は接続しなくてもよくな
シ、これに伴って集積回路応用製品の製造工数の減少ひ
いては製造コストの低減が可能になる。
力端子に外部のＴＴＬ回路あるいはＮＭＯ８集槓回路か
ら信号入力の高レベルが与えられたときに、第１のへｉ
０Ｓトランジスタがオフ状態になシ、＠２のＭＯＳ ）
ランジスタによって入力初段のＣＭＯＳインバータの入
力電位が引き上げられ、この入力初段のＣＭＯＳインバ
ータの電流消費が零になる。したがって、前記信号入力
端子にプルアップ用抵抗を外付は接続しなくてもよくな
シ、これに伴って集積回路応用製品の製造工数の減少ひ
いては製造コストの低減が可能になる。
以下１図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はたとえばＣへ１０８メモリ集積回路のチップイ
ネーブル信号ＣＥ入力回路を示しておシ。
ネーブル信号ＣＥ入力回路を示しておシ。
１１はＣＥ信号人カパッド、１２，１３および１４は縦
続接続されたＣＭＯＳインバータ、１５は上記パッド１
１と初段のＣＭＯＳインバータ１２の入力端との間に接
続されたＮチャネルディプレーション型の第１のＭＯＳ
トランジスタでありで、そのゲートはＶａｓ ＩＱＥ位
端（接地電位）に接続されておシ％ １６は上記ＣＭＯ
Ｓインバータ１１の入力端とＶＤＤ電源端との間に接続
されたＮチャネルエンハンスメント！■第２のＭＯＳト
ランジスタであって、そのゲートは二段目のＣＭＯＳイ
ンバータ１３の出力端に接続されている。ここで、上記
第１のトランジスタ１５の閾値電圧は約−２ｖであシ、
その他のＮチャネルトランジスタおよびＰチャネルトラ
ンジスタは各対応して＋ｌｖ、−１ｖ程度である。
続接続されたＣＭＯＳインバータ、１５は上記パッド１
１と初段のＣＭＯＳインバータ１２の入力端との間に接
続されたＮチャネルディプレーション型の第１のＭＯＳ
トランジスタでありで、そのゲートはＶａｓ ＩＱＥ位
端（接地電位）に接続されておシ％ １６は上記ＣＭＯ
Ｓインバータ１１の入力端とＶＤＤ電源端との間に接続
されたＮチャネルエンハンスメント！■第２のＭＯＳト
ランジスタであって、そのゲートは二段目のＣＭＯＳイ
ンバータ１３の出力端に接続されている。ここで、上記
第１のトランジスタ１５の閾値電圧は約−２ｖであシ、
その他のＮチャネルトランジスタおよびＰチャネルトラ
ンジスタは各対応して＋ｌｖ、−１ｖ程度である。
上記構成の入力回路において、チップが待機状態のとき
、つまシＣＥ信号入力が高レベル（２Ｖ〜３ｖ）のとき
には、第１のトランジスタ１５はオフ状態であり、ＣＭ
ＯＳインバータ１２．１３の各出力は対応してＶＳＳ亀
位ｈ ＶＤＤ亀位になっておシ、第２のトランジスタ１
６はオン状態になって初段のＣＭＯＳインバータ１２は
入力端電位が高くなっているので電流が流れることはな
い。なお、 ＣＥ信号入力が低レベルのとき（チップの
動作状態時）には、第１のトランジスタＩ５はオン状態
にな、ｐ、ｃＭｏｓインバータ１２．１３の各出力は対
応してＶＤＤ ＴＪｉ位、Ｖｓａ ＩＥ位になっておシ
、第２のトランジスタ１６はオフ状態になっている。
、つまシＣＥ信号入力が高レベル（２Ｖ〜３ｖ）のとき
には、第１のトランジスタ１５はオフ状態であり、ＣＭ
ＯＳインバータ１２．１３の各出力は対応してＶＳＳ亀
位ｈ ＶＤＤ亀位になっておシ、第２のトランジスタ１
６はオン状態になって初段のＣＭＯＳインバータ１２は
入力端電位が高くなっているので電流が流れることはな
い。なお、 ＣＥ信号入力が低レベルのとき（チップの
動作状態時）には、第１のトランジスタＩ５はオン状態
にな、ｐ、ｃＭｏｓインバータ１２．１３の各出力は対
応してＶＤＤ ＴＪｉ位、Ｖｓａ ＩＥ位になっておシ
、第２のトランジスタ１６はオフ状態になっている。
即ち、上記実施例の入力回路によれば、 ＣＥ信号入カ
パッドと入力初段のＣＭＯＳインバータの入力端との間
およびこの入力端とＶＤＤ電源端との間にそれぞれ所定
の敵値電圧を有するＭＯＳトランジスタを挿入してそれ
ぞれ所定のゲート電位を与えることによって、 ＣＥ信
号入力の低レベル、為レベルに応じて出力論理レベルが
変化し、電流が消費されることはない。
パッドと入力初段のＣＭＯＳインバータの入力端との間
およびこの入力端とＶＤＤ電源端との間にそれぞれ所定
の敵値電圧を有するＭＯＳトランジスタを挿入してそれ
ぞれ所定のゲート電位を与えることによって、 ＣＥ信
号入力の低レベル、為レベルに応じて出力論理レベルが
変化し、電流が消費されることはない。
第２図乃至第５図は他の実施例のＣＥ信号入力回路を示
している。即ち、第２図の回路は。
している。即ち、第２図の回路は。
第１図の回路中の第２のトランジスタ１６に代えてＰチ
ャネルエンハンスメン）ｆｆｉＭＯ８）ランラスタ２ノ
を用い、そのゲートに三段目のＣＭＯＳインバータ１４
の出力を与えるようにしたものである。また、第３図の
回路は、第１図の回路中の第２のトランジスタ１６に代
えてＮチャネルディプレー７３７ＭＭＯ８トランジスタ
３ノを用い、そのゲート・ソース相互を接続したもので
ある。また、第４図の回路ｆ′ｉ、第１図の回路中の第
１のトランジスタ１５のグー）を位を三段目のＣＭＯＳ
インバータ１４の出力電位によシ制御するようにしてい
る。また、第５図の回路は、第１図の回路中の第１のト
ランジスタ１５に代えて所定の閾値電圧（たとえば＋３
Ｖ＆［を有するＮチャネルエンハンスメント型ＭＯＳト
ランジスタ５１を用い、そのゲートをＶＤＤ を原端に
接続したものである。
ャネルエンハンスメン）ｆｆｉＭＯ８）ランラスタ２ノ
を用い、そのゲートに三段目のＣＭＯＳインバータ１４
の出力を与えるようにしたものである。また、第３図の
回路は、第１図の回路中の第２のトランジスタ１６に代
えてＮチャネルディプレー７３７ＭＭＯ８トランジスタ
３ノを用い、そのゲート・ソース相互を接続したもので
ある。また、第４図の回路ｆ′ｉ、第１図の回路中の第
１のトランジスタ１５のグー）を位を三段目のＣＭＯＳ
インバータ１４の出力電位によシ制御するようにしてい
る。また、第５図の回路は、第１図の回路中の第１のト
ランジスタ１５に代えて所定の閾値電圧（たとえば＋３
Ｖ＆［を有するＮチャネルエンハンスメント型ＭＯＳト
ランジスタ５１を用い、そのゲートをＶＤＤ を原端に
接続したものである。
上記第２図乃至第５図の各回路とも、前記実施例とほぼ
同様な動作１作用効果が得られるものである。
同様な動作１作用効果が得られるものである。
上述したように本発明の半導体集積回路によれば、入力
初段のＣＭＯＳインバータの入力端と信号入力パッドと
の間に第１のＭＯＳトランジスタを挿入接続し、上記入
力端と電源端との間に第２のＭＯＳ トランジスタを挿
入接続しているので、信号入力端子にプルアップ用抵抗
を外付は接続しないでも入力初段のＣＭＯＳインバータ
の電流消費を零にすることができる。したがって。
初段のＣＭＯＳインバータの入力端と信号入力パッドと
の間に第１のＭＯＳトランジスタを挿入接続し、上記入
力端と電源端との間に第２のＭＯＳ トランジスタを挿
入接続しているので、信号入力端子にプルアップ用抵抗
を外付は接続しないでも入力初段のＣＭＯＳインバータ
の電流消費を零にすることができる。したがって。
本発明の集積回路をＴＴＬ集積回路とかＮＭＯＳ集積回
路などと組み合わせて使用する場合に、その製品の製造
工数の減少ひいては製造コストの低減を図ることができ
る。
路などと組み合わせて使用する場合に、その製品の製造
工数の減少ひいては製造コストの低減を図ることができ
る。
第１図は本発明の半導体集積回路の一実施例における入
力回路を取シ出して示す回路図、第２図乃至第５図はそ
れぞれ第１図の入力回路の変形例を示す回路図、第６図
は従来のＮＭＯＳ集積回路の出カバソファとＣＭＯＳ集
積回路の入力回路との接続関係を示す回路図である。 １１・・・信号入力パッド％ １２，１３．１４・・・
ＣＭ０８インバータ％ １５．５１・・・第１のＭＯＳ
）ランジスタ、１６，２１．３１・・・第２のＭＯＳ
トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｖｎｎ 第２ＶＰ： Ｍ 第３Ｉ７１ 第４ｒ７１ Ｖｎｎ 第５目 第６ 図
力回路を取シ出して示す回路図、第２図乃至第５図はそ
れぞれ第１図の入力回路の変形例を示す回路図、第６図
は従来のＮＭＯＳ集積回路の出カバソファとＣＭＯＳ集
積回路の入力回路との接続関係を示す回路図である。 １１・・・信号入力パッド％ １２，１３．１４・・・
ＣＭ０８インバータ％ １５．５１・・・第１のＭＯＳ
）ランジスタ、１６，２１．３１・・・第２のＭＯＳ
トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｖｎｎ 第２ＶＰ： Ｍ 第３Ｉ７１ 第４ｒ７１ Ｖｎｎ 第５目 第６ 図
Claims (1)
- 外部から入力される信号がそれぞれのゲートに印加され
、直列接続されたＰチャネル及びＮチャネルＭＯＳトラ
ンジスタを有する入力回路と、この入力回路の入力端と
信号入力パッドとの間に接続され、ゲートに所定の一定
電位もしくは論理レベルが変化する制御電位が与えられ
る第１のＭＯＳトランジスタと、前記入力回路の入力端
と電源端との間に接続され、前記第１のＭＯＳトランジ
スタがオフ状態のときに上記入力端の電位を引き上げる
ための第２のＭＯＳトランジスタとを具備することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286929A JPH0685497B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286929A JPH0685497B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145918A true JPS62145918A (ja) | 1987-06-30 |
| JPH0685497B2 JPH0685497B2 (ja) | 1994-10-26 |
Family
ID=17710782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286929A Expired - Fee Related JPH0685497B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685497B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02134918A (ja) * | 1988-11-15 | 1990-05-23 | Sharp Corp | レベルシフタ回路 |
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| JP2014120885A (ja) * | 2012-12-14 | 2014-06-30 | Lapis Semiconductor Co Ltd | 半導体回路及び半導体装置 |
| JP2017153095A (ja) * | 2017-03-15 | 2017-08-31 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746535A (en) * | 1980-09-05 | 1982-03-17 | Toshiba Corp | Mos type circuit |
| JPS59152728A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 半導体集積回路における入力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490633A (en) | 1981-12-28 | 1984-12-25 | Motorola, Inc. | TTL to CMOS input buffer |
-
1985
- 1985-12-20 JP JP60286929A patent/JPH0685497B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746535A (en) * | 1980-09-05 | 1982-03-17 | Toshiba Corp | Mos type circuit |
| JPS59152728A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 半導体集積回路における入力回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02134918A (ja) * | 1988-11-15 | 1990-05-23 | Sharp Corp | レベルシフタ回路 |
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| JP2565076B2 (ja) * | 1993-03-31 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
| US7580285B2 (en) | 2000-06-09 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US7800973B2 (en) | 2000-06-09 | 2010-09-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US7974148B2 (en) | 2000-06-09 | 2011-07-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US8130589B2 (en) | 2000-06-09 | 2012-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US8493814B2 (en) | 2000-06-09 | 2013-07-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| US8724424B2 (en) | 2000-06-09 | 2014-05-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2014120885A (ja) * | 2012-12-14 | 2014-06-30 | Lapis Semiconductor Co Ltd | 半導体回路及び半導体装置 |
| JP2017153095A (ja) * | 2017-03-15 | 2017-08-31 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685497B2 (ja) | 1994-10-26 |
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