JPH0335497A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0335497A JPH0335497A JP1170262A JP17026289A JPH0335497A JP H0335497 A JPH0335497 A JP H0335497A JP 1170262 A JP1170262 A JP 1170262A JP 17026289 A JP17026289 A JP 17026289A JP H0335497 A JPH0335497 A JP H0335497A
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- output
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- 230000001419 dependent effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置の出力バッファ回路に係り、
電源電圧が低い場合にＨレベル出力電圧のマージンを保
障するとともに、出力ノイズを低減できるようにした出
カバソファ回路に関するものである。
電源電圧が低い場合にＨレベル出力電圧のマージンを保
障するとともに、出力ノイズを低減できるようにした出
カバソファ回路に関するものである。
半導体集積回路装置のＧＮＤ配線のインピーダンスは高
く、このときの発生するノイズにより、半導体集積回路
装置の動作マージンが少なくなることがある。第５図は
従来の出力バッフ１回路の回路図、第７図はノイズ対策
を行った従来の出力バッフ１回路の回路図である。
く、このときの発生するノイズにより、半導体集積回路
装置の動作マージンが少なくなることがある。第５図は
従来の出力バッフ１回路の回路図、第７図はノイズ対策
を行った従来の出力バッフ１回路の回路図である。
亀５図の出力バッフ１回路はＰチャネルＭＯＳトランジ
スタ（以下ＰＭＯ５Ｔと呼ぶ）ＱＩとｎチャネルＭＯＳ
トランジスタ（以下ｎＭＯ３Ｔと呼ぶ）Ｑ、の直列接続
より構成されるＰ７ｎ型出力駆動回路（３）で構成され
る。また、第７図の出力バッフ１回路は互いに相補する
信号を入力とするＮＭＯＳ Ｔ（Ｑ６）と（Ｑ、）の直
列接続より構成されるＮ−Ｎ型出力駆動回路（４）で構
成される。
スタ（以下ＰＭＯ５Ｔと呼ぶ）ＱＩとｎチャネルＭＯＳ
トランジスタ（以下ｎＭＯ３Ｔと呼ぶ）Ｑ、の直列接続
より構成されるＰ７ｎ型出力駆動回路（３）で構成され
る。また、第７図の出力バッフ１回路は互いに相補する
信号を入力とするＮＭＯＳ Ｔ（Ｑ６）と（Ｑ、）の直
列接続より構成されるＮ−Ｎ型出力駆動回路（４）で構
成される。
次に動作について説明する。第６図、第８図にそれぞれ
Ｐ−Ｎ型出力＆勧回路（３〉、Ｎ−Ｎ型出力駆動回路（
４）の出力バッフ１への入力電圧（ａ）がＧＮＤ電位か
ら電源電圧（以下Ｖｃｃと呼ぶ）まで変化した時の出力
端子（２）の電圧（ｂ）の変化の状態を示す。
Ｐ−Ｎ型出力＆勧回路（３〉、Ｎ−Ｎ型出力駆動回路（
４）の出力バッフ１への入力電圧（ａ）がＧＮＤ電位か
ら電源電圧（以下Ｖｃｃと呼ぶ）まで変化した時の出力
端子（２）の電圧（ｂ）の変化の状態を示す。
図に示すように出力電圧（ｂ）の変化は比例的ではなく
、ある入力電圧で急激に変化している。第６図において
、Ｐ−Ｎ型出力駆動回路（３）のＨレベルの出力電圧（
以下Ｖｏｕと呼ぶ）はＶｏｏと等しく、また第８図にお
いて、Ｎ−Ｎ型出力駆動回路（４）のＶＯＨはｖｏｏよ
りＮＭＯ５ＴＱ６のしきい値電圧（以下ＶＴＨと呼ぶ）
を差し引いた値と等しくなる。出力端の電圧（ｂ）が変
化する時ノイズ（へ）はＮ ａ Ｖｏｕ ・・・・・・
・・・（１）という上記（１）式であられされるので、
Ｐ−Ｎ型出力駆動回路（３）よりＶＴＨだけＶｏｎが小
さいＮ−Ｎ型出力駆動回路（４）の方がノイズに強くな
る。
、ある入力電圧で急激に変化している。第６図において
、Ｐ−Ｎ型出力駆動回路（３）のＨレベルの出力電圧（
以下Ｖｏｕと呼ぶ）はＶｏｏと等しく、また第８図にお
いて、Ｎ−Ｎ型出力駆動回路（４）のＶＯＨはｖｏｏよ
りＮＭＯ５ＴＱ６のしきい値電圧（以下ＶＴＨと呼ぶ）
を差し引いた値と等しくなる。出力端の電圧（ｂ）が変
化する時ノイズ（へ）はＮ ａ Ｖｏｕ ・・・・・・
・・・（１）という上記（１）式であられされるので、
Ｐ−Ｎ型出力駆動回路（３）よりＶＴＨだけＶｏｎが小
さいＮ−Ｎ型出力駆動回路（４）の方がノイズに強くな
る。
しかし、Ｎ−Ｎ型出力駆動回路（４）のＶＯＨはＶｏｏ
−ＶＴＨ・・・・・・・・・（２）と上記（２）式で
あられされるため、次のような欠点がでてくる。
−ＶＴＨ・・・・・・・・・（２）と上記（２）式で
あられされるため、次のような欠点がでてくる。
ＶＴＲはＶＯＲの減少に比例して増大するので、Ｖｏ。
が低い時点、例えばＶｏｏ ： ４Ｖ、 ＶＯＲのスペ
ックが１４Ｖの時、ＶＴＨは１．５Ｖであるとすると、
実際のＶｏｕハＶｏｏ −ＶＴＨ（７） 値１５Ｖ ト
ｆ！ リ、ｖＯＨノスヘックｚ４■に対してほとんどマ
ージンを持たなくなる。
ックが１４Ｖの時、ＶＴＨは１．５Ｖであるとすると、
実際のＶｏｕハＶｏｏ −ＶＴＨ（７） 値１５Ｖ ト
ｆ！ リ、ｖＯＨノスヘックｚ４■に対してほとんどマ
ージンを持たなくなる。
つまり、ノイズ対策をしたｎ−ｎ型出力駆動回路（４）
は、■００が小さい時点ではｖＯｌｌのレベルが十分に
出なくなるという問題点があった。
は、■００が小さい時点ではｖＯｌｌのレベルが十分に
出なくなるという問題点があった。
従来の出力バッファ回路は以上のように構成されていた
ので、出力ノイズを抑えるといった対策と、Ｖｏｎの下
限マージンを大きくするといった対策が互いに相反する
という問題点があった。
ので、出力ノイズを抑えるといった対策と、Ｖｏｎの下
限マージンを大きくするといった対策が互いに相反する
という問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、Ｖｏｎの下限マージンを大きくするとともに１
．出力ノイズを低減できる出力バッファ回路を得ること
を目的とする。
もので、Ｖｏｎの下限マージンを大きくするとともに１
．出力ノイズを低減できる出力バッファ回路を得ること
を目的とする。
この発明に係る出力バッフ１回路は、Ｐ−Ｎ型出力駆動
回路に電圧降下回路を入れることにより、出力ノイズを
低減させるとともに、Ｖｏａの下限マージンが小さくな
らないようにしたものである。
回路に電圧降下回路を入れることにより、出力ノイズを
低減させるとともに、Ｖｏａの下限マージンが小さくな
らないようにしたものである。
この発明における出力バッファ回路は、ｖｏｏが低い時
はＶＯＲはＶｏｏと等しくなりＶＯＲの下限マージンが
保障され、Ｖｏｏが高い時は電圧降下回路が作用し出力
は一定の電圧となり、出力ノイズを低減させる。
はＶＯＲはＶｏｏと等しくなりＶＯＲの下限マージンが
保障され、Ｖｏｏが高い時は電圧降下回路が作用し出力
は一定の電圧となり、出力ノイズを低減させる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体記憶装置の出力バ
ッファ回路である。図において、前記従来のものと同一
符号は同一のものを示し、従来の出力バッファ回路と異
なる点を次に記す。
図はこの発明の一実施例による半導体記憶装置の出力バ
ッファ回路である。図において、前記従来のものと同一
符号は同一のものを示し、従来の出力バッファ回路と異
なる点を次に記す。
（９）はＶｏｏが高い場合、Ｈレベル出力電圧■ｏ１１
の電位を降下させる電圧降下回路、（６）はチップセレ
クト信号（Ｑ）と出力制御電圧（ＶＲ）を入力とするＮ
０ＲＩＩｌ！ｌ路、（７）はＮ （ＪＲｌａｌＭ（６Ｊ
（７）出力ヲ入力、！−スル（ンバータ回路で、その出
力はＶｏｏど出力トランジスタ（Ｑ、）との間に接続さ
れているＰＭＯ５Ｔ （Ｑｓ）のゲートに入力される。
の電位を降下させる電圧降下回路、（６）はチップセレ
クト信号（Ｑ）と出力制御電圧（ＶＲ）を入力とするＮ
０ＲＩＩｌ！ｌ路、（７）はＮ （ＪＲｌａｌＭ（６Ｊ
（７）出力ヲ入力、！−スル（ンバータ回路で、その出
力はＶｏｏど出力トランジスタ（Ｑ、）との間に接続さ
れているＰＭＯ５Ｔ （Ｑｓ）のゲートに入力される。
（Ｑ、）はチップが選択されてる場合は常にＯＮ状態で
あるＰＭＯ３Ｔ、（ＱｓＪは■がＧＮＤ電位より高い時
は常にＯＮ状態のＮＭＯ５Ｔである。（８）は高周波で
の発振を抑えるための容量である。
あるＰＭＯ３Ｔ、（ＱｓＪは■がＧＮＤ電位より高い時
は常にＯＮ状態のＮＭＯ５Ｔである。（８）は高周波で
の発振を抑えるための容量である。
次に上記実施例の動作について説明する。第２図ｉｔ
Ｖｎ 、 Ｖｏｎ 、 Ｎ ＯＲｌｌｉｌ％ （６）
（Ｄ Ｌ／きい値電圧の助依存性の状態を示す。図でＶ
ｏｏが低い時、ＶＢがＮＯＲ回路（６）のしきい値を超
えるまでは、ＮＯＲ回路（６）は入力される信号にをＬ
レベルの信号とみなすので、ＮＯＲ回路（６）の出力は
Ｌレベルになり、インバータ回路（７〉を介してＰ Ｍ
ＯＳ Ｔ （Ｑｓ）のゲートにＨレベルの信号が入力
されＰ ＭＯＳ Ｔ （Ｑｓ）はＯＮ状態となり第３図
に示すようにＶｏｕはＶｏｏに比例する。■がＮＯＲ回
路（６）のしきい値を超えるとＮＯＲ回路（６）の出力
はＨレベルになり、インバータ回！１６ （ｎを介して
）’ＭＯ５Ｔ（ＬＪｍ）のゲートにＬレベルの信号が入
力されるのでＰＭＯＳ Ｔ （Ｑ３）はＯＦＦ状態とな
り、ｖＯＲはそれ以上電圧が上昇せず一定の電圧となる
。
Ｖｎ 、 Ｖｏｎ 、 Ｎ ＯＲｌｌｉｌ％ （６）
（Ｄ Ｌ／きい値電圧の助依存性の状態を示す。図でＶ
ｏｏが低い時、ＶＢがＮＯＲ回路（６）のしきい値を超
えるまでは、ＮＯＲ回路（６）は入力される信号にをＬ
レベルの信号とみなすので、ＮＯＲ回路（６）の出力は
Ｌレベルになり、インバータ回路（７〉を介してＰ Ｍ
ＯＳ Ｔ （Ｑｓ）のゲートにＨレベルの信号が入力
されＰ ＭＯＳ Ｔ （Ｑｓ）はＯＮ状態となり第３図
に示すようにＶｏｕはＶｏｏに比例する。■がＮＯＲ回
路（６）のしきい値を超えるとＮＯＲ回路（６）の出力
はＨレベルになり、インバータ回！１６ （ｎを介して
）’ＭＯ５Ｔ（ＬＪｍ）のゲートにＬレベルの信号が入
力されるのでＰＭＯＳ Ｔ （Ｑ３）はＯＦＦ状態とな
り、ｖＯＲはそれ以上電圧が上昇せず一定の電圧となる
。
以上の動作で、Ｖｏｏが低い場合ＶＯＲはＶｏｏのレベ
ルそのままを出力してＶＯＲの下限マージンを作り、Ｖ
ｏｏが高い場合はＶｏｏと出力Ｔｒ （Ｑρの間に接続
されたＰＭＯ３Ｔが供給されるｗｔａをカットするので
、必要以上にＶｏｎを上昇させて、出力ノイズが大きく
なることを避けている。
ルそのままを出力してＶＯＲの下限マージンを作り、Ｖ
ｏｏが高い場合はＶｏｏと出力Ｔｒ （Ｑρの間に接続
されたＰＭＯ３Ｔが供給されるｗｔａをカットするので
、必要以上にＶｏｎを上昇させて、出力ノイズが大きく
なることを避けている。
尚、上記実施例では電圧降下回路（９）はＮＯＲ回路（
６）のしきい値で出力が制御される場合を示したが、第
４図に示すようにＮＡＮＤ回路α回路α色い値で制御さ
れる電圧降下回路（９）を用いてもよい。
６）のしきい値で出力が制御される場合を示したが、第
４図に示すようにＮＡＮＤ回路α回路α色い値で制御さ
れる電圧降下回路（９）を用いてもよい。
以上のようにこの発明によれば、電源電圧（Ｖａｏ）が
低い時にはＨレベル出力電圧（Ｖｏｕ）をＶｏｏまで上
昇させることにより、ＶＯ■下限マージンを保障し、
Ｖｃａか丸い時にはＶｏａを、一定の電圧までしか上昇
させず出力ノイズを低減させる効果がある。
低い時にはＨレベル出力電圧（Ｖｏｕ）をＶｏｏまで上
昇させることにより、ＶＯ■下限マージンを保障し、
Ｖｃａか丸い時にはＶｏａを、一定の電圧までしか上昇
させず出力ノイズを低減させる効果がある。
第１図はこの発明の一実施例による半導体記憶装置の出
力バッファ回路回路図、＠２図は第１図の電圧降下回路
に係る主な信号のＶｏｏ依存性を示した特性図、第４図
はこの発明の他の実施例を示す出力パッフ１回路の回路
図、第５図は従来の出力バッファ回路の回路図、第６図
は第５図の入力信号と出力信号の関係を示した特性図、
第７図はノイズ対策をした従来の出力バッフ１回路の回
路図、第８図は第７図の入出力信号の関係を示した図、
第３図はＨレベル出力信号のＶｏｏ依存性を示した特性
図である。 図において、（２）は出力端子、（３）はＰ−Ｎ型出力
駆動回路、（６）はＮＯＲ回路、（７）はインバータ回
路、（８）はコンデンサ、（９）は電圧降下回路、Ｑ（
ＪはＮＡＮＤ回路、Ｑｔ Ｑｓ Ｑ−はＰ Ｍ ＯＳ
Ｔ 、 Ｑ！ Ｑ５ ＱｓはＮＭＯＳＴ、（ａ）は出カ
バソファからの出力信号、（ｂ）は出力端の信号、Ｖｏ
ｏは電源電圧、ＶｏｎはＨレベルの出力電圧、Ｖｎは出
力制御電圧を示す。 尚、図中、同一符号は同一、又は相当部分を示す。
力バッファ回路回路図、＠２図は第１図の電圧降下回路
に係る主な信号のＶｏｏ依存性を示した特性図、第４図
はこの発明の他の実施例を示す出力パッフ１回路の回路
図、第５図は従来の出力バッファ回路の回路図、第６図
は第５図の入力信号と出力信号の関係を示した特性図、
第７図はノイズ対策をした従来の出力バッフ１回路の回
路図、第８図は第７図の入出力信号の関係を示した図、
第３図はＨレベル出力信号のＶｏｏ依存性を示した特性
図である。 図において、（２）は出力端子、（３）はＰ−Ｎ型出力
駆動回路、（６）はＮＯＲ回路、（７）はインバータ回
路、（８）はコンデンサ、（９）は電圧降下回路、Ｑ（
ＪはＮＡＮＤ回路、Ｑｔ Ｑｓ Ｑ−はＰ Ｍ ＯＳ
Ｔ 、 Ｑ！ Ｑ５ ＱｓはＮＭＯＳＴ、（ａ）は出カ
バソファからの出力信号、（ｂ）は出力端の信号、Ｖｏ
ｏは電源電圧、ＶｏｎはＨレベルの出力電圧、Ｖｎは出
力制御電圧を示す。 尚、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 出力信号に従い出力端子にＨレベルまたはＬレベルの信
号を出力するためのＰチャネルＭＯＳトランジスタ及び
ｎチャネルＭＯＳトランジスタからなる半導体記憶装置
の出力駆動回路において、この出力駆動回路の電源電圧
を降下させる回路を具備したことを特徴とする出力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170262A JPH0335497A (ja) | 1989-06-30 | 1989-06-30 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170262A JPH0335497A (ja) | 1989-06-30 | 1989-06-30 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335497A true JPH0335497A (ja) | 1991-02-15 |
Family
ID=15901680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170262A Pending JPH0335497A (ja) | 1989-06-30 | 1989-06-30 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335497A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564553B1 (ko) * | 1999-06-22 | 2006-03-28 | 삼성전자주식회사 | 톨러런트 형 출력 드라이버 |
| KR100937393B1 (ko) * | 2009-02-21 | 2010-01-18 | 주식회사 대성지티 | Ｒ면취용 인서트 팁 |
| CN102608221A (zh) * | 2012-03-02 | 2012-07-25 | 中国航空工业集团公司北京航空制造工程研究所 | 用于复合材料检测的超声探头的换能传感器 |
| JP2015526979A (ja) * | 2012-07-09 | 2015-09-10 | フィニサー コーポレイション | ドライバ回路 |
-
1989
- 1989-06-30 JP JP1170262A patent/JPH0335497A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564553B1 (ko) * | 1999-06-22 | 2006-03-28 | 삼성전자주식회사 | 톨러런트 형 출력 드라이버 |
| KR100937393B1 (ko) * | 2009-02-21 | 2010-01-18 | 주식회사 대성지티 | Ｒ면취용 인서트 팁 |
| CN102608221A (zh) * | 2012-03-02 | 2012-07-25 | 中国航空工业集团公司北京航空制造工程研究所 | 用于复合材料检测的超声探头的换能传感器 |
| JP2015526979A (ja) * | 2012-07-09 | 2015-09-10 | フィニサー コーポレイション | ドライバ回路 |
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