JPH0613866A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0613866A JPH0613866A JP16963492A JP16963492A JPH0613866A JP H0613866 A JPH0613866 A JP H0613866A JP 16963492 A JP16963492 A JP 16963492A JP 16963492 A JP16963492 A JP 16963492A JP H0613866 A JPH0613866 A JP H0613866A
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- power
- mos transistor
- current
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Abstract
(57)【要約】
【目的】 パワーオンリセット回路において、電源電圧
の立ち上がり時間が大きい場合でも、確実にリセット信
号を出力することができて、そのリセット信号を受ける
回路を確実に初期化する。 【構成】 ＰチャネルＭＯＳトランジスタ１２，１３
は、カレントミラー回路を構成している。ディプレッシ
ョン型ＮチャネルＭＯＳトランジスタ１４，１５は、定
電流源として動作する。ディプレッション型Ｎチャネル
ＭＯＳトランジスタ１４の電流駆動能力は、ディプレッ
ション型ＮチャネルＭＯＳトランジスタ１５の電流駆動
能力よりも大きく設定してあるので、前記カレントミラ
ー回路の出力電流は、ディプレッション型ＮチャネルＭ
ＯＳトランジスタ１５の駆動電流よりも大きくなる。接
続点４の電位を入力とするインバータ１０の出力がリセ
ット信号となる。
の立ち上がり時間が大きい場合でも、確実にリセット信
号を出力することができて、そのリセット信号を受ける
回路を確実に初期化する。 【構成】 ＰチャネルＭＯＳトランジスタ１２，１３
は、カレントミラー回路を構成している。ディプレッシ
ョン型ＮチャネルＭＯＳトランジスタ１４，１５は、定
電流源として動作する。ディプレッション型Ｎチャネル
ＭＯＳトランジスタ１４の電流駆動能力は、ディプレッ
ション型ＮチャネルＭＯＳトランジスタ１５の電流駆動
能力よりも大きく設定してあるので、前記カレントミラ
ー回路の出力電流は、ディプレッション型ＮチャネルＭ
ＯＳトランジスタ１５の駆動電流よりも大きくなる。接
続点４の電位を入力とするインバータ１０の出力がリセ
ット信号となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路に有
用なパワーオンリセット回路に関する。
用なパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路として
は、例えば、特開昭６１−２９６８１７号に記載の回路
が広く知られているが、その一例を図４に示す。図４に
示すパワーオンリセット回路は、インバータ１０，抵抗
２０及び容量２１から構成されている。抵抗２０の一端
は電源端子１に、抵抗２０の他端はインバータ１０の入
力端及び容量２１の一端に接続されている。また、容量
２１の他端は接地点２に、インバータ１０の出力端は出
力端子３に接続されている。
は、例えば、特開昭６１−２９６８１７号に記載の回路
が広く知られているが、その一例を図４に示す。図４に
示すパワーオンリセット回路は、インバータ１０，抵抗
２０及び容量２１から構成されている。抵抗２０の一端
は電源端子１に、抵抗２０の他端はインバータ１０の入
力端及び容量２１の一端に接続されている。また、容量
２１の他端は接地点２に、インバータ１０の出力端は出
力端子３に接続されている。
【０００３】次に、上述の如く構成された従来のパワー
オンリセット回路の動作について説明する。電源端子１
が電源投入されると、抵抗２０と容量２１との接続点４
の電位は、抵抗２０と容量２１とで構成される積分回路
の時定数によって決まる速度で上昇する。また、接続点
４の電位がインバータ１０のスレショルド電圧を超える
と、インバータ１０は反転動作をする。従って、出力端
子３からは、電源投入時から前記積分回路の時定数によ
って決まる時間を経過するまでの期間だけリセット信号
が出力する。
オンリセット回路の動作について説明する。電源端子１
が電源投入されると、抵抗２０と容量２１との接続点４
の電位は、抵抗２０と容量２１とで構成される積分回路
の時定数によって決まる速度で上昇する。また、接続点
４の電位がインバータ１０のスレショルド電圧を超える
と、インバータ１０は反転動作をする。従って、出力端
子３からは、電源投入時から前記積分回路の時定数によ
って決まる時間を経過するまでの期間だけリセット信号
が出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のパワーオンリセット回路では、電源電圧の立ち
上がり時間が積分回路の時定数よりも大きくなった場合
は、接続点４の電位が常に電源電圧に等しくなるので、
インバータ１０の出力は常にロウレベルとなり、出力端
子３にリセット信号が出力されなくなってしまうという
問題点がある。
た従来のパワーオンリセット回路では、電源電圧の立ち
上がり時間が積分回路の時定数よりも大きくなった場合
は、接続点４の電位が常に電源電圧に等しくなるので、
インバータ１０の出力は常にロウレベルとなり、出力端
子３にリセット信号が出力されなくなってしまうという
問題点がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、ＣＭＯＳ集積回路に有用なパワーオンリセ
ット回路において、電源電圧の立ち上がり時間が大きい
場合でも、確実にリセット信号を出力することができる
パワーオンリセット回路を提供することを目的とする。
のであって、ＣＭＯＳ集積回路に有用なパワーオンリセ
ット回路において、電源電圧の立ち上がり時間が大きい
場合でも、確実にリセット信号を出力することができる
パワーオンリセット回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るパワーオン
リセット回路は、第１の電源に接続されたカレントミラ
ー回路と、そのソースが第２の電源に接続され定電流源
として動作する第１のディプレッショントランジスタ
と、そのドレインが前記カレントミラー回路の出力端に
接続されソースが前記第２の電源に接続され定電流源と
して動作する第２のディプレッショントランジスタと、
その一端が前記カレントミラー回路の出力端に接続され
他端が前記第２の電源に接続された積分容量と、その一
端が前記カレントミラー回路の入力端に接続され他端が
前記第１のディプレッショントランジスタのドレインに
接続されて前記第１及び第２の電源間電圧に応じたゲー
ト・ソース間電圧が印加される１つ又は複数のＭＯＳト
ランジスタとを有するパワーオンリセット回路におい
て、前記カレントミラー回路の出力電流は、前記第２の
ディプレッショントランジスタの駆動電流よりも大きい
ことを特徴とする。
リセット回路は、第１の電源に接続されたカレントミラ
ー回路と、そのソースが第２の電源に接続され定電流源
として動作する第１のディプレッショントランジスタ
と、そのドレインが前記カレントミラー回路の出力端に
接続されソースが前記第２の電源に接続され定電流源と
して動作する第２のディプレッショントランジスタと、
その一端が前記カレントミラー回路の出力端に接続され
他端が前記第２の電源に接続された積分容量と、その一
端が前記カレントミラー回路の入力端に接続され他端が
前記第１のディプレッショントランジスタのドレインに
接続されて前記第１及び第２の電源間電圧に応じたゲー
ト・ソース間電圧が印加される１つ又は複数のＭＯＳト
ランジスタとを有するパワーオンリセット回路におい
て、前記カレントミラー回路の出力電流は、前記第２の
ディプレッショントランジスタの駆動電流よりも大きい
ことを特徴とする。
【０００７】
【作用】本発明に係るパワーオンリセット回路において
は、カレントミラー回路を構成するトランジスタの電流
駆動能力を第２のディプレッショントランジスタの駆動
電流よりも大きな値に設定しておくことにより、カレン
トミラー回路の出力電流が第２のディプレッショントラ
ンジスタの駆動電流よりも大きくなるように構成してい
る。これにより、電源投入時から、その一端がカレント
ミラー回路の入力端に接続され他端が第１のディプレッ
ショントランジスタのドレインに接続された１つ又は複
数のＭＯＳトランジスタのスレショルド電圧を電源電圧
が超えるまで、積分容量の一端の電位を反転した信号で
あるリセット信号は、出力され続ける。従って、本発明
に係るパワーオンリセット回路は、電源電圧の立ち上が
り時間が大きい場合でも、本パワーオンリセット回路の
リセット信号を受けるＣＭＯＳ回路等が安定した動作を
始めるまでリセット信号を出力し続けることができるの
で、本パワーオンリセット回路のリセット信号を受ける
回路を確実に初期化することができる。
は、カレントミラー回路を構成するトランジスタの電流
駆動能力を第２のディプレッショントランジスタの駆動
電流よりも大きな値に設定しておくことにより、カレン
トミラー回路の出力電流が第２のディプレッショントラ
ンジスタの駆動電流よりも大きくなるように構成してい
る。これにより、電源投入時から、その一端がカレント
ミラー回路の入力端に接続され他端が第１のディプレッ
ショントランジスタのドレインに接続された１つ又は複
数のＭＯＳトランジスタのスレショルド電圧を電源電圧
が超えるまで、積分容量の一端の電位を反転した信号で
あるリセット信号は、出力され続ける。従って、本発明
に係るパワーオンリセット回路は、電源電圧の立ち上が
り時間が大きい場合でも、本パワーオンリセット回路の
リセット信号を受けるＣＭＯＳ回路等が安定した動作を
始めるまでリセット信号を出力し続けることができるの
で、本パワーオンリセット回路のリセット信号を受ける
回路を確実に初期化することができる。
【０００８】なお、本発明に係るパワーオンリセット回
路は、前記第１及び第２の電源間電圧に応じたゲート・
ソース間電圧が印加される１つ又は複数のＭＯＳトラン
ジスタを、そのゲートが前記第１の電源に接続されるＮ
チャネルＭＯＳトランジスタと、そのゲートが前記第２
の電源に接続されドレインが前記ＮチャネルＭＯＳトラ
ンジスタのドレインに接続されたＰチャネルＭＯＳトラ
ンジスタとで構成したことを特徴とする回路に置き換え
ても良い。また、前記第１及び第２の電源間電圧に応じ
たゲート・ソース間電圧が印加される１つ又は複数のＭ
ＯＳトランジスタは、ゲートを前記第２の電源に接続さ
れたＭＯＳトランジスタで構成したことを特徴とする回
路に置き換えても良い。更に、前記第１及び第２の電源
間電圧に応じたゲート・ソース間電圧が印加される１つ
又は複数のＭＯＳトランジスタは、ゲートとドレインと
を短絡したＭＯＳトランジスタで構成したことを特徴と
する回路に置き換えても良い。
路は、前記第１及び第２の電源間電圧に応じたゲート・
ソース間電圧が印加される１つ又は複数のＭＯＳトラン
ジスタを、そのゲートが前記第１の電源に接続されるＮ
チャネルＭＯＳトランジスタと、そのゲートが前記第２
の電源に接続されドレインが前記ＮチャネルＭＯＳトラ
ンジスタのドレインに接続されたＰチャネルＭＯＳトラ
ンジスタとで構成したことを特徴とする回路に置き換え
ても良い。また、前記第１及び第２の電源間電圧に応じ
たゲート・ソース間電圧が印加される１つ又は複数のＭ
ＯＳトランジスタは、ゲートを前記第２の電源に接続さ
れたＭＯＳトランジスタで構成したことを特徴とする回
路に置き換えても良い。更に、前記第１及び第２の電源
間電圧に応じたゲート・ソース間電圧が印加される１つ
又は複数のＭＯＳトランジスタは、ゲートとドレインと
を短絡したＭＯＳトランジスタで構成したことを特徴と
する回路に置き換えても良い。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は、本発明の第１の実施例に係るパワ
ーオンリセット回路を示す回路図である。なお、図１に
おいて、図４に示す従来のパワーオンリセット回路と同
一の構成部には、同一符号を付してその詳しい説明を省
略する。図１に示すパワーオンリセット回路は、インバ
ータ１０、容量１１、ＰチャネルＭＯＳトランジスタ１
２，１３，１７、ディプレッション型ＮチャネルＭＯＳ
トランジスタ１４，１５及びＮチャネルＭＯＳトランジ
スタ１６から構成されている。
ーオンリセット回路を示す回路図である。なお、図１に
おいて、図４に示す従来のパワーオンリセット回路と同
一の構成部には、同一符号を付してその詳しい説明を省
略する。図１に示すパワーオンリセット回路は、インバ
ータ１０、容量１１、ＰチャネルＭＯＳトランジスタ１
２，１３，１７、ディプレッション型ＮチャネルＭＯＳ
トランジスタ１４，１５及びＮチャネルＭＯＳトランジ
スタ１６から構成されている。
【００１１】インバータ１０の出力端は出力端子３に接
続されている。容量１１の一端は接地点２に、容量１１
の他端はインバータ１０の入力端とＰチャネルＭＯＳト
ランジスタ１２のドレインとディプレッション型Ｎチャ
ネルＭＯＳトランジスタ１５のドレインとに接続されて
いる。また、ＰチャネルＭＯＳトランジスタ１２のゲー
トはＰチャネルＭＯＳトランジスタ１３のゲート及びド
レインとＮチャネルＭＯＳトランジスタ１６のドレイン
に、ＰチャネルＭＯＳトランジスタ１２のソースとＰチ
ャネルＭＯＳトランジスタ１３のソースとは電源端子１
に接続されている。更に、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の各ゲート及び各ソー
スとＰチャネルＭＯＳトランジスタ１７のゲートとは接
地点２に接続されている。更にまた、ディプレッション
型ＮチャネルＭＯＳトランジスタ１４のドレインはＰチ
ャネルＭＯＳトランジスタ１７のドレインに、Ｐチャネ
ルＭＯＳトランジスタ１７のソースはＮチャネルＭＯＳ
トランジスタ１６のソースに接続されている。
続されている。容量１１の一端は接地点２に、容量１１
の他端はインバータ１０の入力端とＰチャネルＭＯＳト
ランジスタ１２のドレインとディプレッション型Ｎチャ
ネルＭＯＳトランジスタ１５のドレインとに接続されて
いる。また、ＰチャネルＭＯＳトランジスタ１２のゲー
トはＰチャネルＭＯＳトランジスタ１３のゲート及びド
レインとＮチャネルＭＯＳトランジスタ１６のドレイン
に、ＰチャネルＭＯＳトランジスタ１２のソースとＰチ
ャネルＭＯＳトランジスタ１３のソースとは電源端子１
に接続されている。更に、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の各ゲート及び各ソー
スとＰチャネルＭＯＳトランジスタ１７のゲートとは接
地点２に接続されている。更にまた、ディプレッション
型ＮチャネルＭＯＳトランジスタ１４のドレインはＰチ
ャネルＭＯＳトランジスタ１７のドレインに、Ｐチャネ
ルＭＯＳトランジスタ１７のソースはＮチャネルＭＯＳ
トランジスタ１６のソースに接続されている。
【００１２】ＰチャネルＭＯＳトランジスタ１２，１３
で構成されたカレントミラー回路の電流駆動能力比は１
対１に設定されており、ディプレッション型Ｎチャネル
ＭＯＳトランジスタ１４の電流駆動能力はディプレッシ
ョン型ＮチャネルＭＯＳトランジスタ１５の電流駆動能
力よりも大きな能力に設定されている。
で構成されたカレントミラー回路の電流駆動能力比は１
対１に設定されており、ディプレッション型Ｎチャネル
ＭＯＳトランジスタ１４の電流駆動能力はディプレッシ
ョン型ＮチャネルＭＯＳトランジスタ１５の電流駆動能
力よりも大きな能力に設定されている。
【００１３】なお、説明を容易にするために、インバー
タ１０の入力端を接続点４とし、ＰチャネルＭＯＳトラ
ンジスタ１２及び１３の各ゲートの接続点を接続点５と
し、ディプレッション型ＮチャネルＭＯＳトランジスタ
１４のドレインとＰチャネルＭＯＳトランジスタ１７の
ドレインとの接続点を接続点６とし、ＰチャネルＭＯＳ
トランジスタ１７のソースとＮチャネルＭＯＳトランジ
スタ１６のソースとの接続点を接続点７とする。
タ１０の入力端を接続点４とし、ＰチャネルＭＯＳトラ
ンジスタ１２及び１３の各ゲートの接続点を接続点５と
し、ディプレッション型ＮチャネルＭＯＳトランジスタ
１４のドレインとＰチャネルＭＯＳトランジスタ１７の
ドレインとの接続点を接続点６とし、ＰチャネルＭＯＳ
トランジスタ１７のソースとＮチャネルＭＯＳトランジ
スタ１６のソースとの接続点を接続点７とする。
【００１４】次に、上述の如く構成された本第１の実施
例に係るパワーオンリセット回路の動作について説明す
る。先ず、電源端子１に電圧が急激に印加された場合を
考える。電源端子１に電圧が印加されると、接続点５の
電位は電源電圧まで上昇するので、ＰチャネルＭＯＳト
ランジスタ１２，１３はオフし、ＮチャネルＭＯＳトラ
ンジスタ１６はオンする。ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５は、ソース及びゲート
が接地されているので電流源として機能し、接続点４，
６をロウレベルにする。従って、ＰチャネルＭＯＳトラ
ンジスタ１７はオンし、インバータ１０の出力が印加さ
れる出力端子３の電位はハイレベルとなる。そして、電
源投入後は、ＮチャネルＭＯＳトランジスタ１６及びＰ
チャネルＭＯＳトランジスタ１７はオンしているので、
ディプレッション型ＮチャネルＭＯＳトランジスタ１４
の電流駆動能力によって決まる電流がディプレッション
型ＮチャネルＭＯＳトランジスタ１４を流れて、接続点
５の電位は直ちに下がり、ＰチャネルＭＯＳトランジス
タ１２，１３はオンする。更に、ＰチャネルＭＯＳトラ
ンジスタ１２，１３は電流駆動能力比が１対１のカレン
トミラー回路を形成しているので、ＰチャネルＭＯＳト
ランジスタ１２を流れる電流は、ディプレッション型Ｎ
チャネルＭＯＳトランジスタ１４の電流駆動能力によっ
て決まる電流と等しいものとなる。ここで、ディプレッ
ション型ＮチャネルＭＯＳトランジスタ１４の電流駆動
能力がディプレッション型ＮチャネルＭＯＳトランジス
タ１５の電流駆動能力よりも大きな能力に設定されてい
るので、ディプレッション型ＮチャネルＭＯＳトランジ
スタ１４の電流駆動能力によって決まる電流とディプレ
ッション型ＮチャネルＭＯＳトランジスタ１５の電流駆
動能力によって決まる電流との差分が容量１１に流れ込
み、容量１１によって電荷がチャージされるので、接続
点４の電位はロウレベルからハイレベルへと変化し、イ
ンバータ１０の出力が印加される出力端子３の電位はハ
イレベルからロウレベルへと変化する。
例に係るパワーオンリセット回路の動作について説明す
る。先ず、電源端子１に電圧が急激に印加された場合を
考える。電源端子１に電圧が印加されると、接続点５の
電位は電源電圧まで上昇するので、ＰチャネルＭＯＳト
ランジスタ１２，１３はオフし、ＮチャネルＭＯＳトラ
ンジスタ１６はオンする。ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５は、ソース及びゲート
が接地されているので電流源として機能し、接続点４，
６をロウレベルにする。従って、ＰチャネルＭＯＳトラ
ンジスタ１７はオンし、インバータ１０の出力が印加さ
れる出力端子３の電位はハイレベルとなる。そして、電
源投入後は、ＮチャネルＭＯＳトランジスタ１６及びＰ
チャネルＭＯＳトランジスタ１７はオンしているので、
ディプレッション型ＮチャネルＭＯＳトランジスタ１４
の電流駆動能力によって決まる電流がディプレッション
型ＮチャネルＭＯＳトランジスタ１４を流れて、接続点
５の電位は直ちに下がり、ＰチャネルＭＯＳトランジス
タ１２，１３はオンする。更に、ＰチャネルＭＯＳトラ
ンジスタ１２，１３は電流駆動能力比が１対１のカレン
トミラー回路を形成しているので、ＰチャネルＭＯＳト
ランジスタ１２を流れる電流は、ディプレッション型Ｎ
チャネルＭＯＳトランジスタ１４の電流駆動能力によっ
て決まる電流と等しいものとなる。ここで、ディプレッ
ション型ＮチャネルＭＯＳトランジスタ１４の電流駆動
能力がディプレッション型ＮチャネルＭＯＳトランジス
タ１５の電流駆動能力よりも大きな能力に設定されてい
るので、ディプレッション型ＮチャネルＭＯＳトランジ
スタ１４の電流駆動能力によって決まる電流とディプレ
ッション型ＮチャネルＭＯＳトランジスタ１５の電流駆
動能力によって決まる電流との差分が容量１１に流れ込
み、容量１１によって電荷がチャージされるので、接続
点４の電位はロウレベルからハイレベルへと変化し、イ
ンバータ１０の出力が印加される出力端子３の電位はハ
イレベルからロウレベルへと変化する。
【００１５】従って、出力端子３からは、電源投入時か
ら、容量１１の容量値と、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の差電流と、インバー
タ１０のスレショルド電圧とによって決まる時間を経過
するまで期間だけ、リセット信号が出力される。
ら、容量１１の容量値と、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の差電流と、インバー
タ１０のスレショルド電圧とによって決まる時間を経過
するまで期間だけ、リセット信号が出力される。
【００１６】次に、電源端子１に電圧が緩やかに印加さ
れた場合を考える。電源電圧が｛（ＮチャネルＭＯＳト
ランジスタ１６のスレショルド電圧）＋（ＰチャネルＭ
ＯＳトランジスタ１７のスレショルド電圧）｝を超える
までは、ＰチャネルＭＯＳトランジスタ１２，１３，１
７及びＮチャネルＭＯＳトランジスタ１６はオフしてお
り、ディプレッション型ＮチャネルＭＯＳトランジスタ
１５は電流源として機能するので、接続点４の電位はロ
ウレベルになっている。電源電圧の立ち上がり時間が積
分回路の時定数よりも大きい場合は、電源電圧が｛（Ｎ
チャネルＭＯＳトランジスタ１６のスレショルド電圧）
＋（ＰチャネルＭＯＳトランジスタ１７のスレショルド
電圧）｝を超えると、ＰチャネルＭＯＳトランジスタ１
２，１３，１７及びＮチャネルＭＯＳトランジスタ１６
はオンする。ここで、ディプレッション型ＮチャネルＭ
ＯＳトランジスタ１４の電流駆動能力がディプレッショ
ン型ＮチャネルＭＯＳトランジスタ１５の電流駆動能力
よりも大きな能力に設定されているので、接続点４の電
位はロウレベルからハイレベルへと変化し、インバータ
１０の出力が印加される出力端子３の電位はハイレベル
からロウレベルへと変化する。
れた場合を考える。電源電圧が｛（ＮチャネルＭＯＳト
ランジスタ１６のスレショルド電圧）＋（ＰチャネルＭ
ＯＳトランジスタ１７のスレショルド電圧）｝を超える
までは、ＰチャネルＭＯＳトランジスタ１２，１３，１
７及びＮチャネルＭＯＳトランジスタ１６はオフしてお
り、ディプレッション型ＮチャネルＭＯＳトランジスタ
１５は電流源として機能するので、接続点４の電位はロ
ウレベルになっている。電源電圧の立ち上がり時間が積
分回路の時定数よりも大きい場合は、電源電圧が｛（Ｎ
チャネルＭＯＳトランジスタ１６のスレショルド電圧）
＋（ＰチャネルＭＯＳトランジスタ１７のスレショルド
電圧）｝を超えると、ＰチャネルＭＯＳトランジスタ１
２，１３，１７及びＮチャネルＭＯＳトランジスタ１６
はオンする。ここで、ディプレッション型ＮチャネルＭ
ＯＳトランジスタ１４の電流駆動能力がディプレッショ
ン型ＮチャネルＭＯＳトランジスタ１５の電流駆動能力
よりも大きな能力に設定されているので、接続点４の電
位はロウレベルからハイレベルへと変化し、インバータ
１０の出力が印加される出力端子３の電位はハイレベル
からロウレベルへと変化する。
【００１７】従って、出力端子３からは、電源投入時か
ら、電源電圧が｛（ＮチャネルＭＯＳトランジスタ１６
のスレショルド電圧）＋（ＰチャネルＭＯＳトランジス
タ１７のスレショルド電圧）｝を超えるまでの期間だ
け、リセット信号が出力される。
ら、電源電圧が｛（ＮチャネルＭＯＳトランジスタ１６
のスレショルド電圧）＋（ＰチャネルＭＯＳトランジス
タ１７のスレショルド電圧）｝を超えるまでの期間だ
け、リセット信号が出力される。
【００１８】これらにより、本第１の実施例に係るパワ
ーオンリセット回路は、電源電圧の立ち上がり時間が積
分回路の時定数よりも大きい場合において、本パワーオ
ンリセット回路のリセット信号は、電源電圧がＮチャネ
ルＭＯＳトランジスタのスレショルド電圧とＰチャネル
ＭＯＳトランジスタのスレショルド電圧との和と等しく
なるとき即ちリセット信号を受ける回路におけるＣＭＯ
Ｓ回路が安定した動作を始めるときまでの期間出力され
るので、本パワーオンリセット回路のリセット信号を受
ける回路を確実に初期化することができる。
ーオンリセット回路は、電源電圧の立ち上がり時間が積
分回路の時定数よりも大きい場合において、本パワーオ
ンリセット回路のリセット信号は、電源電圧がＮチャネ
ルＭＯＳトランジスタのスレショルド電圧とＰチャネル
ＭＯＳトランジスタのスレショルド電圧との和と等しく
なるとき即ちリセット信号を受ける回路におけるＣＭＯ
Ｓ回路が安定した動作を始めるときまでの期間出力され
るので、本パワーオンリセット回路のリセット信号を受
ける回路を確実に初期化することができる。
【００１９】図２は、本発明の第２の実施例に係るパワ
ーオンリセット回路を示す回路図である。図２に示す本
第２の実施例に係るパワーオンリセット回路において、
図１に示す第１の実施例に係るパワーオンリセット回路
と異なる構成部分は、図１におけるＮチャネルＭＯＳト
ランジスタ１６及びＰチャネルＭＯＳトランジスタ１７
の部分がＰチャネルＭＯＳトランジスタ１８に変更され
ている部分である。このＰチャネルＭＯＳトランジスタ
１８は、ソースが接続点５に、ドレインが接続点６に、
ゲートが接地点に接続されている。なお、図２におい
て、図１に示すパワーオンリセット回路と同一の構成部
には、同一符号を付してその詳しい説明を省略する。
ーオンリセット回路を示す回路図である。図２に示す本
第２の実施例に係るパワーオンリセット回路において、
図１に示す第１の実施例に係るパワーオンリセット回路
と異なる構成部分は、図１におけるＮチャネルＭＯＳト
ランジスタ１６及びＰチャネルＭＯＳトランジスタ１７
の部分がＰチャネルＭＯＳトランジスタ１８に変更され
ている部分である。このＰチャネルＭＯＳトランジスタ
１８は、ソースが接続点５に、ドレインが接続点６に、
ゲートが接地点に接続されている。なお、図２におい
て、図１に示すパワーオンリセット回路と同一の構成部
には、同一符号を付してその詳しい説明を省略する。
【００２０】次に、上述の如く構成された本第２の実施
例に係るパワーオンリセット回路の動作について説明す
る。電源電圧の立ち上がり時間が積分回路の時定数より
も小さい場合は、本第２の実施例に係るパワーオンリセ
ット回路は、第１の実施例に係るパワーオンリセット回
路と同様の動作をする。
例に係るパワーオンリセット回路の動作について説明す
る。電源電圧の立ち上がり時間が積分回路の時定数より
も小さい場合は、本第２の実施例に係るパワーオンリセ
ット回路は、第１の実施例に係るパワーオンリセット回
路と同様の動作をする。
【００２１】一方、電源電圧の立ち上がり時間が積分回
路の時定数よりも大きい場合は、電源電圧が｛（Ｐチャ
ネルＭＯＳトランジスタ１３のスレショルド電圧）＋
（ＰチャネルＭＯＳトランジスタ１８のスレショルド電
圧）｝を超えると、ＰチャネルＭＯＳトランジスタ１
２，１３，１８がオンする。ここで、ディプレッション
型ＮチャネルＭＯＳトランジスタ１４の電流駆動能力が
ディプレッション型ＮチャネルＭＯＳトランジスタ１５
の電流駆動能力よりも大きな能力に設定されているの
で、接続点４の電位はロウレベルからハイレベルへと変
化し、インバータ１０の出力が印加される出力端子３の
電位はハイレベルからロウレベルへと変化する。
路の時定数よりも大きい場合は、電源電圧が｛（Ｐチャ
ネルＭＯＳトランジスタ１３のスレショルド電圧）＋
（ＰチャネルＭＯＳトランジスタ１８のスレショルド電
圧）｝を超えると、ＰチャネルＭＯＳトランジスタ１
２，１３，１８がオンする。ここで、ディプレッション
型ＮチャネルＭＯＳトランジスタ１４の電流駆動能力が
ディプレッション型ＮチャネルＭＯＳトランジスタ１５
の電流駆動能力よりも大きな能力に設定されているの
で、接続点４の電位はロウレベルからハイレベルへと変
化し、インバータ１０の出力が印加される出力端子３の
電位はハイレベルからロウレベルへと変化する。
【００２２】従って、出力端子３からは、電源投入時か
ら、電源電圧が｛（ＰチャネルＭＯＳトランジスタ１３
のスレショルド電圧）＋（ＰチャネルＭＯＳトランジス
タ１８のスレショルド電圧）｝を超えるまでの期間だ
け、リセット信号が出力される。
ら、電源電圧が｛（ＰチャネルＭＯＳトランジスタ１３
のスレショルド電圧）＋（ＰチャネルＭＯＳトランジス
タ１８のスレショルド電圧）｝を超えるまでの期間だ
け、リセット信号が出力される。
【００２３】これらにより、本第２の実施例に係るパワ
ーオンリセット回路は、第１の実施例と同様に、電源電
圧の立ち上がり時間が積分回路の時定数よりも大きい場
合において、本パワーオンリセット回路のリセット信号
は、電源投入時から、電源電圧がＰチャネルＭＯＳトラ
ンジスタのスレショルド電圧の２倍の値と等しくなりリ
セット信号を受けるＣＭＯＳ回路等が安定した動作を始
めるまでの期間出力されるので、第１の実施例と同様
に、本パワーオンリセット回路のリセット信号を受ける
回路を確実に初期化することができる。
ーオンリセット回路は、第１の実施例と同様に、電源電
圧の立ち上がり時間が積分回路の時定数よりも大きい場
合において、本パワーオンリセット回路のリセット信号
は、電源投入時から、電源電圧がＰチャネルＭＯＳトラ
ンジスタのスレショルド電圧の２倍の値と等しくなりリ
セット信号を受けるＣＭＯＳ回路等が安定した動作を始
めるまでの期間出力されるので、第１の実施例と同様
に、本パワーオンリセット回路のリセット信号を受ける
回路を確実に初期化することができる。
【００２４】図３は、本発明の第３の実施例に係るパワ
ーオンリセット回路を示す回路図である。図３に示す本
第３の実施例に係るパワーオンリセット回路において、
図２に示す第２の実施例に係るパワーオンリセット回路
と異なる構成部分は、図２におけるＰチャネルＭＯＳト
ランジスタ１８がＮチャネルＭＯＳトランジスタ１９に
置き換えられている部分である。なお、図３において、
図２に示すパワーオンリセット回路と同一の構成部に
は、同一符号を付してその詳しい説明を省略する。
ーオンリセット回路を示す回路図である。図３に示す本
第３の実施例に係るパワーオンリセット回路において、
図２に示す第２の実施例に係るパワーオンリセット回路
と異なる構成部分は、図２におけるＰチャネルＭＯＳト
ランジスタ１８がＮチャネルＭＯＳトランジスタ１９に
置き換えられている部分である。なお、図３において、
図２に示すパワーオンリセット回路と同一の構成部に
は、同一符号を付してその詳しい説明を省略する。
【００２５】次に、上述の如く構成された本第３の実施
例に係るパワーオンリセット回路の動作について説明す
る。本第３の実施例に係るパワーオンリセット回路は、
電源電圧の立ち上がり時間が積分回路の時定数よりも大
きい場合において、電源投入時から、電源電圧が｛（Ｐ
チャネルＭＯＳトランジスタ１３のスレショルド電圧）
＋（ＮチャネルＭＯＳトランジスタ１９のスレショルド
電圧）｝と等しくなるまでの期間だけ、リセット信号を
出力する。他の動作は、第２の実施例と同様である。従
って、本第３の実施例に係るパワーオンリセット回路に
おいても、上述の第１及び第２の実施例に係るパワーオ
ンリセット回路と同様な効果が得られる。
例に係るパワーオンリセット回路の動作について説明す
る。本第３の実施例に係るパワーオンリセット回路は、
電源電圧の立ち上がり時間が積分回路の時定数よりも大
きい場合において、電源投入時から、電源電圧が｛（Ｐ
チャネルＭＯＳトランジスタ１３のスレショルド電圧）
＋（ＮチャネルＭＯＳトランジスタ１９のスレショルド
電圧）｝と等しくなるまでの期間だけ、リセット信号を
出力する。他の動作は、第２の実施例と同様である。従
って、本第３の実施例に係るパワーオンリセット回路に
おいても、上述の第１及び第２の実施例に係るパワーオ
ンリセット回路と同様な効果が得られる。
【００２６】なお、上述の本発明の実施例において、Ｍ
ＯＳトランジスタの極性を反転し、電源端子と接地端子
とを入れ替えた回路構成にしても、上述と同様の効果を
得ることができる。また、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の電流駆動能力を等し
くし、カレントミラー回路の出力電流／入力電流比を大
きくすることによっても、上述と同様の効果を得ること
ができるのは明らかである。
ＯＳトランジスタの極性を反転し、電源端子と接地端子
とを入れ替えた回路構成にしても、上述と同様の効果を
得ることができる。また、ディプレッション型Ｎチャネ
ルＭＯＳトランジスタ１４，１５の電流駆動能力を等し
くし、カレントミラー回路の出力電流／入力電流比を大
きくすることによっても、上述と同様の効果を得ること
ができるのは明らかである。
【００２７】
【発明の効果】以上説明したように本発明に係るパワー
オンリセット回路によれば、電源投入時から、電源電圧
がＮチャネルＭＯＳトランジスタのスレショルド電圧と
ＰチャネルＭＯＳトランジスタのスレショルド電圧との
和と等しくなるときまで、リセット信号を出力すること
ができるので、電源電圧の立ち上がり時間が大きい場合
でも、確実にリセット信号を出力することができ、本発
明に係るパワーオンリセット回路のリセット信号を受け
る回路を確実に初期化することができる。
オンリセット回路によれば、電源投入時から、電源電圧
がＮチャネルＭＯＳトランジスタのスレショルド電圧と
ＰチャネルＭＯＳトランジスタのスレショルド電圧との
和と等しくなるときまで、リセット信号を出力すること
ができるので、電源電圧の立ち上がり時間が大きい場合
でも、確実にリセット信号を出力することができ、本発
明に係るパワーオンリセット回路のリセット信号を受け
る回路を確実に初期化することができる。
【図１】本発明の第１の実施例に係るパワーオンリセッ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図２】本発明の第２の実施例に係るパワーオンリセッ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図３】本発明の第３の実施例に係るパワーオンリセッ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図４】従来のパワーオンリセット回路の一例を示す回
路図である。
路図である。
１；電源端子 ２；接地端子 １０；インバータ １１；容量 １２，１３，１７；ＰチャネルＭＯＳトランジスタ １４，１５；ディプレッション型ＮチャネルＭＯＳトラ
ンジスタ １６；ＮチャネルＭＯＳトランジスタ
ンジスタ １６；ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 第１の電源に接続されたカレントミラー
回路と、そのソースが第２の電源に接続され定電流源と
して動作する第１のディプレッショントランジスタと、
そのドレインが前記カレントミラー回路の出力端に接続
されソースが前記第２の電源に接続され定電流源として
動作する第２のディプレッショントランジスタと、その
一端が前記カレントミラー回路の出力端に接続され他端
が前記第２の電源に接続された積分容量と、その一端が
前記カレントミラー回路の入力端に接続され他端が前記
第１のディプレッショントランジスタのドレインに接続
されて前記第１及び第２の電源間電圧に応じたゲート・
ソース間電圧が印加される１つ又は複数のＭＯＳトラン
ジスタとを有するパワーオンリセット回路において、前
記カレントミラー回路の出力電流は、前記第２のディプ
レッショントランジスタの駆動電流よりも大きいことを
特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16963492A JP2877178B2 (ja) | 1992-06-26 | 1992-06-26 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16963492A JP2877178B2 (ja) | 1992-06-26 | 1992-06-26 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613866A true JPH0613866A (ja) | 1994-01-21 |
| JP2877178B2 JP2877178B2 (ja) | 1999-03-31 |
Family
ID=15890138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16963492A Expired - Fee Related JP2877178B2 (ja) | 1992-06-26 | 1992-06-26 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877178B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011644A (en) * | 1994-07-29 | 2000-01-04 | Corning Incorporated | Hybrid fiber amplifier |
| KR100488584B1 (ko) * | 1998-10-19 | 2005-08-02 | 삼성전자주식회사 | 파워 온 리셋회로 |
| KR100630977B1 (ko) * | 2000-02-18 | 2006-10-04 | 매그나칩 반도체 유한회사 | 파워온 리셋 회로 |
-
1992
- 1992-06-26 JP JP16963492A patent/JP2877178B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011644A (en) * | 1994-07-29 | 2000-01-04 | Corning Incorporated | Hybrid fiber amplifier |
| KR100488584B1 (ko) * | 1998-10-19 | 2005-08-02 | 삼성전자주식회사 | 파워 온 리셋회로 |
| KR100630977B1 (ko) * | 2000-02-18 | 2006-10-04 | 매그나칩 반도체 유한회사 | 파워온 리셋 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2877178B2 (ja) | 1999-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |