JPH01212024A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、電源投入時にリセット信号を出力するパワー
オンリセット回路番こ関する。

（ロ）従来の技術 第３図は従来のパワーオンリセット回路を示す回路図で
ある。この図に於いて、（１）はＰチャネル型トランジ
スタ（１？）とＮチャネル型トランジスタ（ＩＮ）から
なるＣＭＯＳインバータ、（３）（４）は電位の立上り
を遅らせるための抵抗及びコンデンサである。抵抗（３
）の一方の端子は電源端子に、他方の端子はインバータ
（１）の入力端子に夫々接続されている。また、コンデ
ンサ（４）の一方の端子はインバータ（１）の入力端子
に接続きれ、他方の端子は接地されている。このような
パワー才ンリセット回路は、例えば特開昭６２−８２７
１８号公報に開示されている。

斯る構成に於いて、電源が投入されて抵抗（３）の一端
（０点）に電圧ｖｃｃが印加されると、インバータ（１
）の入力端（０点）の電位は抵抗（３）とコンデンサ（
４）との時定数に従い０点の電位に遅れてゆっくりと立
上る。このとき、インバータ（１）の出力端（０点）の
電位は、０点の電位と同様に立上り、リセット信号とし
て出力きれる。そして、０点の電位がインバータ（１）
の閾値電圧ｖ１を超えたとき、Ｎチャネル型トランジス
タ（ＩＮ）がオン状態となって０点が接地されるため、
０点の電位は降下する。リセット信号は、立上り時に電
圧Ｖ、を超えた時点から、再び電圧Ｖ、より下がるまで
の期間に於いて、リセット動作を行う、ここで電圧ｖｌ
ｌは、回路を構成する素子がリセットされるための閾値
電圧を示す、上述のリセット期間の長さは、抵抗（３）
の抵抗値とコンデンサ（４）の容量−とによって設定さ
れる。即ち、抵抗値及び容量を大きくすると、０点の電
位の立上りがより緩やかになり、リセット期間は長くな
る。

（ハ）発明が解決しようとする課題 しかしながら、抵抗値の高い抵抗や、容量の大きいコン
デンサは、トランジスタに比してひじょうに広い面積が
必要であり、これを回°路基板上に組み込むことは、回
路の集積度を低下させることとなった。このため、抵抗
の抵抗値及びコンデンサの容量をあまり大きくすること
ができず、リセット期間の設定は限られた範囲で行われ
た。そこで本発明は、抵抗値の大きな抵抗や、容量の大
きなコンデンサが不要で、リセット期間を必要に応じて
設定することのできるパワーオンリセット回路の提供を
目的とする。

（ニ）課題を解決するための手段 本発明は、上述の課題を解決するためになされたもので
、ゲート及びドレインどうしが夫々接続されていると共
に、ゲート・ドレイン間が短絡されたＰチャネル型及び
Ｎチャネル型のトランジスタと、一方の端子が上記Ｎチ
ャネル型トランジスタのソースに接続され他方の端子が
接地された第１のコンデンサと、入力端子が上記Ｎチャ
ネル型トランジスタのソースに接続された第１のＣＭＯ
Ｓインバータと、このインバータに並列で且つ逆方向に
接続され上記第１インバータより閾値電圧が大なる第２
のＣＭＯＳインバータと、一方の端子が上記第１インバ
ータの出力端子に接続された第２のコンデンサとを備え
、上記Ｐチャネル型トランジスタのソース及び上記第２
コンデンサの他方の端子に電圧が印加されると、一定期
間リセット信号を発生することを特徴とする。

（＊）作用 本発明に依れば、インバータの入力端に於ける電位の立
上りを遅らせるために、Ｐチャネル型及びＮチャネル型
の２つのトランジスタを用いると・とにより、コンデン
サの容量を小さくすることができると共に、所要面積の
大きい抵抗を用いる必要がなくなる。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図は本発明のパワーオンリセラ、ト回路を示す回路
図である。この図に於いて、（１０Ｐバ１ＯＮ）は夫々
Ｐチャネル型及びＮチャネル型のトランジスタ、（１１
）は第１のＣＭＯＳインバータ、（１２）は第１インバ
ータに比して閾値電圧が高く設定された第２のＣＭＯＳ
インバータ、（１３）（１４）はコンデンサである。Ｐ
チャネル型トランジスタ（ＩＯＦ）とＮチャネル型トラ
ンジスタ（１０Ｍ＞とは、ゲート及びドレインどうしが
夫々接続されて且つゲート・ドレイン間が短絡されてい
る。そして、Ｐチャネル型トランジスタ（ＩＯＦ）のソ
ースは電源端子に接続され、Ｎチャネル型トランジスタ
（１０−のソース　　゛はコンデンサ（１３）を介して
接地されている。また、第１インバータ（１１）の入力
端子及び第２インバータ（１２）の出力端子は、Ｎチャ
ネル型トランジスタ（１０−とコンデンサ（１３）との
間に接続きれ、さらに第１インバータ（１１）の出力端
子と、第２インバータ（１２）の入力端子とが接続され
てリセット信号の出力端子（１５）が設けられている。

このリセット信号の出力端子（１５）には、コンデンサ
（１４）を介して電源端子が接続されている。

第２図は第１図に示す０点及び０点に於ける電位の経時
変化を示す図である。第１図に示す０点に電圧ｖＤＤを
印加すると０点の電位は第２図に示すように０点の電位
に対して電圧ｖＴ′だけ遅れて時間Ｔ０から立上る。こ
こでＶ？は、Ｐチャネル型トランジスタ（ＩＯＦ）及び
Ｎチャネル型トランジスタ（１ＯＮ）による電圧ドロッ
プの値を示すもので、夫々のトランジスタ（ＩＯＦ）（
１０Ｉｌ）の閾値電圧の平均と略等しくなる。このとき
、０点の電位は０点の電位に等しく、従ってリセット信
号のレベルは電源の立上りと同様にして立上る。

そして、時間Ｔ、に於いて０点の電位が第１インバータ
（１１）の閾値電圧ＶＴＬに達すると、第１インバータ
（１１）のＮチャネル型トランジスタ（１１Ｎ）がオン
状態となり、第２図に示すように０点の電位、即ちリセ
ット信号のレベルが下り始める０次に時間Ｔ、に於いて
０点の電位と電源の電位との差が第２インバータ（１２
）の閾値電圧Ｖ？ＩＩより大きくなると、第２インバー
タ（１２）のＰｆ〜チャネル型トランジスタ２Ｆ）がオ
ン状態となり、０点の電位が第２図に示すように電源の
電位Ｖゎ、に引き上げられる。ただし、第１インバータ
（１１）の閾値電圧ｖ０と第２インバータ（１２）の閾
値電圧Ｖ□との差が小さく設定されていると、０点の電
位が閾値電圧ｖ？Ｌに達するよりも先に、０点の電位が
閾値電圧ｖ０に達して回路が誤動作するため、閾値電圧
Ｖ？Ｌと閾値電圧Ｖ□との差は、少なくともトランジス
タ（ＩＯＦ）（１０−によって決まる電圧ｖ？′より大
きく設定する必要がある。

（ト）発明の効果 本発明にあっては、インバータの入力端の電位の立上り
をＰチャネル型及びＮチャネル型の２つのトランジスタ
の組合せによって遅らせるように構成されており、所要
面積の大きい抵抗が不要になるため、回路面積を小さく
形成することができる。また、トランジスタの閾値電圧
に依って電位の立上りを制御するため、抵抗とコンデン
サとを用いた場合に比してより広い範囲に於いて、電位
の立上りを制御することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示し、第１図は
回路図、第２図は電位変化を示す図である。第３図は、
従来例の回路図である。 （ＩＯＦ＞・・・Ｐチャネル型トランジスタ、　（１０
％）・・・Ｎチャネル型トランジスタ、（１１）・・・
第１インバータ、　（１２）・・・第２インバータ、　
（１３）（１４）・・・コンデンサ。

Claims (2)

【特許請求の範囲】
1. （１）ゲート及びドレインどうしが夫々接続されている
   と共に、ゲート・ドレイン間が短絡されたＰチャネル型
   及びＮチャネル型のトランジスタと、一方の端子が上記
   Ｎチャネル型トランジスタのソースに接続され他方の端
   子が接地された第１のコンデンサと、入力端子が上記Ｎ
   チャネル型トランジスタのソースに接続された第１のＣ
   ＭＯＳインバータと、このインバータに並列で且つ逆方
   向に接続され上記第１インバータより閾値電圧が大なる
   第２のＣＭＯＳインバータと、一方の端子が上記第１イ
   ンバータの出力端子に接続された第２のコンデンサとを
   備え、上記Ｐチャネル型トランジスタのソース及び上記
   第２コンデンサの他方の端子に電圧が印加されると、一
   定期間リセット信号を発生することを特徴とするパワー
   オンリセット回路。
2. （２）上記第１インバータと第２インバータとの閾値電
   圧の差を上記Ｐチャネル型及びＮチャネル型のトランジ
   スタの閾値電圧より大きく設定したことを特徴とする請
   求項第１項記載のパワーオンリセット回路。