JPS63139425A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS63139425A JPS63139425A JP61287333A JP28733386A JPS63139425A JP S63139425 A JPS63139425 A JP S63139425A JP 61287333 A JP61287333 A JP 61287333A JP 28733386 A JP28733386 A JP 28733386A JP S63139425 A JPS63139425 A JP S63139425A
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- mos transistor
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- inverter circuit
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Links
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 230000007423 decrease Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はインバータ回路に関し、特に入力信号に対す
る出力信号の波形を任意に変えることができるインバー
タ回路に関するものである。
る出力信号の波形を任意に変えることができるインバー
タ回路に関するものである。
［従来の技術］
第７図は、従来のＣＭ ＯＳインバータ回路の回路図で
ある。
ある。
初めにこのＣＮ−１ＯＳインバータ回路のｆ！Ｉ成につ
いて説明する。
いて説明する。
図において、ｎチャンネルＭＯＳトランジスタｎ１のソ
ースは電源Ｖｃｃに接続され、そのドレインはｎチャン
ネルＭＯＳトランジスタｎ１のドレインに接続される。
ースは電源Ｖｃｃに接続され、そのドレインはｎチャン
ネルＭＯＳトランジスタｎ１のドレインに接続される。
ｎチャンネルＭＯＳトランジスタｎ１のソースは接地に
接続され、そのゲートはｎチャンネルＭＯＳトランジス
タｎ１のゲートに接続される。Ｎ１は入力端子であるノ
ードであり、Ｎ２は出力端子であるノードである。
接続され、そのゲートはｎチャンネルＭＯＳトランジス
タｎ１のゲートに接続される。Ｎ１は入力端子であるノ
ードであり、Ｎ２は出力端子であるノードである。
次にこのＣＭＯＳインバータ回路の動作について説明す
る。
る。
第８図は、従来のＣＭＯＳインバータ回路の出力特性を
示す図である。
示す図である。
入力端子（ノードＮｐの電圧が“Ｈ″Ｎレベルときはｐ
チャンネルＭＯＳトランジスタｐ１はオフ状態、ｎチャ
ンネルＭＯＳトランジスタｎ１はオン状態であるので、
出力端子（ノードＮ２＞の電圧は“Ｌ １１レベルとな
る。入力端子の電圧が１１ Ｌ Ｎレベルのときはｐチ
ャンネルＭＯＳトランジスタｐ１はオン状態、ｎチャン
ネルＭＯＳトランジスタｎ１はオフ状態であるので、出
力端子の電圧は“Ｈ”レベルになる。入力端子の電圧が
“Ｈ”レベル→″Ｌ”レベルへ変化する場合は、出力端
子の電圧は“Ｌ”レベル→１１ ＨＮレベルへ変化する
が、その変化するスピードは主に出力端子の負荷容量と
ｎチャンネルＭＯＳトランジスタｎ１の特性により決ま
る。成る一定の出力端子の負荷容量に対しｎチャンネル
ＭＯＳトランジスタｎ１のコンダクタシスが大きい場合
は、出力端子の電圧の“Ｌ”レベル→“ＨＮレベルへの
変化するスピードが速く、逆に小さい場合は出力端子の
電圧の変化するスピードが遅くなる。同様に、入力端子
の電圧が“し”レベル→″Ｈ″レベルへ変化する場合は
、出力端子の電圧は“Ｈ”レベル→″Ｌ″レベルへ変化
するが、その変化するスピードは主に出力端子の負荷容
量とｎチャンネルＭＯＳトランジスタｎ１の特性により
決まる。成る一定の出力端子の負荷容量に対しｎチャン
ネルＭＯＳトランジスタｎ１のコンダクタシスが大きい
場合は、出力端子の電圧の“Ｈルベル→“Ｌ”レベルへ
の変化するスピードが速く、逆に小さい場合は出力端子
の電圧の変化するスピードが遅くなる。
チャンネルＭＯＳトランジスタｐ１はオフ状態、ｎチャ
ンネルＭＯＳトランジスタｎ１はオン状態であるので、
出力端子（ノードＮ２＞の電圧は“Ｌ １１レベルとな
る。入力端子の電圧が１１ Ｌ Ｎレベルのときはｐチ
ャンネルＭＯＳトランジスタｐ１はオン状態、ｎチャン
ネルＭＯＳトランジスタｎ１はオフ状態であるので、出
力端子の電圧は“Ｈ”レベルになる。入力端子の電圧が
“Ｈ”レベル→″Ｌ”レベルへ変化する場合は、出力端
子の電圧は“Ｌ”レベル→１１ ＨＮレベルへ変化する
が、その変化するスピードは主に出力端子の負荷容量と
ｎチャンネルＭＯＳトランジスタｎ１の特性により決ま
る。成る一定の出力端子の負荷容量に対しｎチャンネル
ＭＯＳトランジスタｎ１のコンダクタシスが大きい場合
は、出力端子の電圧の“Ｌ”レベル→“ＨＮレベルへの
変化するスピードが速く、逆に小さい場合は出力端子の
電圧の変化するスピードが遅くなる。同様に、入力端子
の電圧が“し”レベル→″Ｈ″レベルへ変化する場合は
、出力端子の電圧は“Ｈ”レベル→″Ｌ″レベルへ変化
するが、その変化するスピードは主に出力端子の負荷容
量とｎチャンネルＭＯＳトランジスタｎ１の特性により
決まる。成る一定の出力端子の負荷容量に対しｎチャン
ネルＭＯＳトランジスタｎ１のコンダクタシスが大きい
場合は、出力端子の電圧の“Ｈルベル→“Ｌ”レベルへ
の変化するスピードが速く、逆に小さい場合は出力端子
の電圧の変化するスピードが遅くなる。
［発明が解決しようとする問題点］
従来のＣＭＯＳインバータ回路においては、成る１つの
入力信号波形に対する出力信号波形の立ち上がりおよび
立ち下がりのスピードは、出力端子の負荷容量と、ｎチ
ャンネルＭＯＳトランジスタｎ１およびｎチャンネルＭ
Ｏ５トランジスタｎ１のコンダクタシスによって一義的
に決まってしまうため、成る１つのＣＭＯＳインバータ
回路を作った優に、出力信号波形の立ち下がりスピード
だけをまたは立ち上がりスピードだけを遅くすることは
できないという問題点があった。
入力信号波形に対する出力信号波形の立ち上がりおよび
立ち下がりのスピードは、出力端子の負荷容量と、ｎチ
ャンネルＭＯＳトランジスタｎ１およびｎチャンネルＭ
Ｏ５トランジスタｎ１のコンダクタシスによって一義的
に決まってしまうため、成る１つのＣＭＯＳインバータ
回路を作った優に、出力信号波形の立ち下がりスピード
だけをまたは立ち上がりスピードだけを遅くすることは
できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、出力信号波形の立ち上がりスピードだけを、
または立ち下がりスピードだけを、さらには両方を任意
に遅くすることができるインバータ回路を得ることを目
的とする。
たもので、出力信号波形の立ち上がりスピードだけを、
または立ち下がりスピードだけを、さらには両方を任意
に遅くすることができるインバータ回路を得ることを目
的とする。
Ｅ問題点を解決するための手段］
この発明に係るインバータ回路は、従来の第１ｐチャン
ネルＭＯＳトランジスタと第２ｎチャンネルＭＯＳトラ
ンジスタとを備えたＣＭＯＳインバータ回路において、
電源と、ｍｍに接続される第１ＤチャンネルＭＯＳトラ
ンジスタの電極間、または接地と、接地に接続される第
２ｎチャンネルＭＯＳトランジスタの電極間の少なくと
もいずれか一方に第３ｐチャンネルＭＯＳトランジスタ
または第３ｎチャンネルＭＯＳトランジスタを介挿し、
第３ｐチャンネルＭＯＳトランジスタのゲートと接地間
、または第３ｎチャンネルＭＯＳトランジスタのゲート
と電源間に抵抗を接続し、第３ｐチャンネルＭＯＳトラ
ンジスタのゲートと抵抗との接続点、または第３ｎチャ
ンネルＭＯＳトランジスタのゲートと抵抗との接続点に
所定電圧を入力するためのバッドを接続したものである
。
ネルＭＯＳトランジスタと第２ｎチャンネルＭＯＳトラ
ンジスタとを備えたＣＭＯＳインバータ回路において、
電源と、ｍｍに接続される第１ＤチャンネルＭＯＳトラ
ンジスタの電極間、または接地と、接地に接続される第
２ｎチャンネルＭＯＳトランジスタの電極間の少なくと
もいずれか一方に第３ｐチャンネルＭＯＳトランジスタ
または第３ｎチャンネルＭＯＳトランジスタを介挿し、
第３ｐチャンネルＭＯＳトランジスタのゲートと接地間
、または第３ｎチャンネルＭＯＳトランジスタのゲート
と電源間に抵抗を接続し、第３ｐチャンネルＭＯＳトラ
ンジスタのゲートと抵抗との接続点、または第３ｎチャ
ンネルＭＯＳトランジスタのゲートと抵抗との接続点に
所定電圧を入力するためのバッドを接続したものである
。
［作用］
この発明においては、第３ｐチャンネルＭＯＳトランジ
スタのゲートが抵抗を介して接地に接続され、第３ｐチ
ャンネルＭＯＳトランジスタのゲートと抵抗との接続点
にバッドが接続されるので、また、第３ｎチャンネルＭ
ＯＳトランジスタのゲートが抵抗を介して電源に接続さ
れ、第３ｎチャンネルＭＯＳトランジスタのゲートと抵
抗との接続点にバッドが接続されるので、バッドに所定
電圧を入力したとき、第３ｐチャンネルＭＯＳトランジ
スタ、第３ｎチャンネルＭＯＳトランジスタは弱くオン
している状態となり、それらのコンダクタンスは低くな
る。このため、第１ｐチャンネルＭＯＳトランジスタと
、第３ｐチャンネルＭＯＳトランジスタまたは第３ｎチ
ャンネルＭＯＳトランジスタとの全体のコンダクタンス
、第２ｎチャンネルＭＯＳトランジスタと、第３ｐチャ
ンネルＭＯＳトランジスタまたは第３ｎチャンネルＭＯ
Ｓトランジスタとの全体のコンダクタンスが下がり、こ
れによって、出力信号波形の立ち上がりスピードおよび
立ち下がりスピードを任意に遅くすることができる。
スタのゲートが抵抗を介して接地に接続され、第３ｐチ
ャンネルＭＯＳトランジスタのゲートと抵抗との接続点
にバッドが接続されるので、また、第３ｎチャンネルＭ
ＯＳトランジスタのゲートが抵抗を介して電源に接続さ
れ、第３ｎチャンネルＭＯＳトランジスタのゲートと抵
抗との接続点にバッドが接続されるので、バッドに所定
電圧を入力したとき、第３ｐチャンネルＭＯＳトランジ
スタ、第３ｎチャンネルＭＯＳトランジスタは弱くオン
している状態となり、それらのコンダクタンスは低くな
る。このため、第１ｐチャンネルＭＯＳトランジスタと
、第３ｐチャンネルＭＯＳトランジスタまたは第３ｎチ
ャンネルＭＯＳトランジスタとの全体のコンダクタンス
、第２ｎチャンネルＭＯＳトランジスタと、第３ｐチャ
ンネルＭＯＳトランジスタまたは第３ｎチャンネルＭＯ
Ｓトランジスタとの全体のコンダクタンスが下がり、こ
れによって、出力信号波形の立ち上がりスピードおよび
立ち下がりスピードを任意に遅くすることができる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において従来の技術の説明と重
複する部分については適宜その説明を省略する。
複する部分については適宜その説明を省略する。
第１図は、この発明の実部例であるインバータ回路の回
路図である。
路図である。
この実施例の構成が第７図のＣＭＯＳインバータ回路の
構成と異なる点は以下の点である。すなわち、ｎチャン
ネルＭＯＳトランジスタｎ１のソースはｐチャンネル〜
１０Ｓトランジスタｐ２のドレインに接続され、ｎチャ
ンネルＭＯＳトランジスタｎ２のソースはｍ′ａｖｃ
ｃに接続される。ｎチャンネルＭＯＳトランジスタｎ２
のゲートは抵抗１ｉＲ１の抵抗１を介して接地に接続さ
れ、ｎチャンネルＭＯＳトランジスタｎ２のゲートと抵
抗１との接続点に、外部から所定電圧を入力するための
バッド３が接続されている。ｎチャンネルＭＯＳトラン
ジスタｎ１のソースはｎチャンネルＭＯＳトランジスタ
ｎ２のドレインに接続され、ｎチャンネルＭＯＳトラン
ジスタｎ２のソースは接地に接続される。ｎチャンネル
ＭＯＳトランジスタｎ２のゲートは抵抗１１Ｒ２の抵抗
２を介して電源Ｖｅｃに接続され、ｎチャンネルＭＯＳ
トランジスタｎ２のゲートと抵抗２との接続点に、外部
から所定電圧を入力するためのバッド４が接続されてい
る。Ｎ３．Ｎ４．Ｎ５．Ｎ６はノードである。そして、
ノードＮ３．Ｎ６に外部からバッド３．４を通して所定
電圧が印加されやすいように抵抗ＩＲ１およびＲ２を十
分大きくしである。また、ｎチャンネルＭＯＳトランジ
スタｎ１とｐ２とを同一サイズにし、ｎチャンネルＭＯ
Ｓトランジスタｎ１と０２とを同一サイズにしである。
構成と異なる点は以下の点である。すなわち、ｎチャン
ネルＭＯＳトランジスタｎ１のソースはｐチャンネル〜
１０Ｓトランジスタｐ２のドレインに接続され、ｎチャ
ンネルＭＯＳトランジスタｎ２のソースはｍ′ａｖｃ
ｃに接続される。ｎチャンネルＭＯＳトランジスタｎ２
のゲートは抵抗１ｉＲ１の抵抗１を介して接地に接続さ
れ、ｎチャンネルＭＯＳトランジスタｎ２のゲートと抵
抗１との接続点に、外部から所定電圧を入力するための
バッド３が接続されている。ｎチャンネルＭＯＳトラン
ジスタｎ１のソースはｎチャンネルＭＯＳトランジスタ
ｎ２のドレインに接続され、ｎチャンネルＭＯＳトラン
ジスタｎ２のソースは接地に接続される。ｎチャンネル
ＭＯＳトランジスタｎ２のゲートは抵抗１１Ｒ２の抵抗
２を介して電源Ｖｅｃに接続され、ｎチャンネルＭＯＳ
トランジスタｎ２のゲートと抵抗２との接続点に、外部
から所定電圧を入力するためのバッド４が接続されてい
る。Ｎ３．Ｎ４．Ｎ５．Ｎ６はノードである。そして、
ノードＮ３．Ｎ６に外部からバッド３．４を通して所定
電圧が印加されやすいように抵抗ＩＲ１およびＲ２を十
分大きくしである。また、ｎチャンネルＭＯＳトランジ
スタｎ１とｐ２とを同一サイズにし、ｎチャンネルＭＯ
Ｓトランジスタｎ１と０２とを同一サイズにしである。
次にこのインバータ回路の動作について説明する。ここ
では、説明の便宜上Ｒ１−Ｒ２とする。
では、説明の便宜上Ｒ１−Ｒ２とする。
まず、バッド３．４に所定電圧を入力しない場合につい
て説明する。
て説明する。
第２図は、この場合のインバータ回路の出力特性を示す
図である。
図である。
ノードＮ３は抵抗１を介して接地に接続されているため
ノードＮ３の電圧は接地レベルとなり、ｎチャンネルＭ
ＯＳトランジスタｎ２は完全にオン状態となっている。
ノードＮ３の電圧は接地レベルとなり、ｎチャンネルＭ
ＯＳトランジスタｎ２は完全にオン状態となっている。
また、ノードＮ６は抵抗Ｒ２を介して電源ＶＣＣに接続
されているためノードＮ６の電圧はＶｃｃレベルとなり
、ｎチャンネルＭＯＳトランジスタｎ２は完全にオン状
態となっている。このため、インバータ回路の出力信号
波形は従来のＣＭＯＳインバータ回路の出力信号波形と
同じになる。すなわち、入力端子（ノードＮｐの電圧が
゛Ｈ″レベルのとき出力端子（ノードＮ２）の電圧は“
Ｌ″レベル、入力端子の電圧が“Ｌ”レベルのとき出力
端子の電圧は“Ｈ”レベルとなる。また、入力端子の電
圧がＨ′”レベル→“Ｌ”レベルへ、または“Ｌ″レベ
ル→Ｈ”レベルへ変化する場合は、出力端子の負荷容量
とｐチャンネルＭＯＳトランジスタおよびｎチャンネル
ＭＯＳトランジスタのそれぞれのコンダクタンスから決
まる速さで出力端子の電圧が“し”レベル→“Ｈ”レベ
ルへ、またはＨ”レベル→゛Ｌ′″レベルへと変化する
。次に、バッド３のみに所定電圧を入力する場合につい
て説明する。
されているためノードＮ６の電圧はＶｃｃレベルとなり
、ｎチャンネルＭＯＳトランジスタｎ２は完全にオン状
態となっている。このため、インバータ回路の出力信号
波形は従来のＣＭＯＳインバータ回路の出力信号波形と
同じになる。すなわち、入力端子（ノードＮｐの電圧が
゛Ｈ″レベルのとき出力端子（ノードＮ２）の電圧は“
Ｌ″レベル、入力端子の電圧が“Ｌ”レベルのとき出力
端子の電圧は“Ｈ”レベルとなる。また、入力端子の電
圧がＨ′”レベル→“Ｌ”レベルへ、または“Ｌ″レベ
ル→Ｈ”レベルへ変化する場合は、出力端子の負荷容量
とｐチャンネルＭＯＳトランジスタおよびｎチャンネル
ＭＯＳトランジスタのそれぞれのコンダクタンスから決
まる速さで出力端子の電圧が“し”レベル→“Ｈ”レベ
ルへ、またはＨ”レベル→゛Ｌ′″レベルへと変化する
。次に、バッド３のみに所定電圧を入力する場合につい
て説明する。
第３図は、この場合のインバータ回路の出力特性を示す
図である。
図である。
バッド３にＶＣＣ（ＩＶＴＨＦＩ＋α）の電圧を入力す
る。ここで、ＶＴ ＨＦはｐチャンネルＭＯＳトランジ
スタのしきい値電圧を示す。このとき、ノードＮ３に上
記電圧が印加され、ｎチャンネルＭＯＳトランジスタｎ
２は弱くオンしている状態となる。このため、ｎチャン
ネルＭＯＳトランジスタｎ２のコンダクタンスは低くな
り、ｐチャンネルＭＯＳトランジスタル１およびｐ２を
通じたｎチャンネル側全体のコンダクタンスも低下する
。これによって、入力端子の電圧が“Ｈ″レベル→Ｌ”
レベルへ変化したとき、出力端子の電圧を“Ｌ″レベル
→Ｈ”レベルへ引き上げる能力が低下し、第２図で示し
たインバータ特性より立ち上がりスピードの遅い出力信
号波形が得られる。このとき、ノードＮ６の電圧はＶｃ
ｃレベルであるので、ｎチャンネルＭＯＳトランジスタ
ｎ２は完全にオン状態で、出力信号波形の立ち下がりス
ピードは第２図のものとほぼ同じになる。
る。ここで、ＶＴ ＨＦはｐチャンネルＭＯＳトランジ
スタのしきい値電圧を示す。このとき、ノードＮ３に上
記電圧が印加され、ｎチャンネルＭＯＳトランジスタｎ
２は弱くオンしている状態となる。このため、ｎチャン
ネルＭＯＳトランジスタｎ２のコンダクタンスは低くな
り、ｐチャンネルＭＯＳトランジスタル１およびｐ２を
通じたｎチャンネル側全体のコンダクタンスも低下する
。これによって、入力端子の電圧が“Ｈ″レベル→Ｌ”
レベルへ変化したとき、出力端子の電圧を“Ｌ″レベル
→Ｈ”レベルへ引き上げる能力が低下し、第２図で示し
たインバータ特性より立ち上がりスピードの遅い出力信
号波形が得られる。このとき、ノードＮ６の電圧はＶｃ
ｃレベルであるので、ｎチャンネルＭＯＳトランジスタ
ｎ２は完全にオン状態で、出力信号波形の立ち下がりス
ピードは第２図のものとほぼ同じになる。
次に、バッド４のみに所定電圧を入力する場合について
説明する。
説明する。
第４図は、この場合のインバータ回路の出力特性を示す
図である。
図である。
バッド４にＶＴＨＮ十αの電圧を入力する。ここで、Ｖ
ＴＨＮはｎチャンネルＭＯＳトランジスタのしきい値電
圧を示す。このとき、ノードＮ６に上記電圧が印加され
、ｎチャンネルＭＯＳトランジスタｎ２は弱くオンして
いる状態となる。このため、ｎチャンネルＭＯＳトラン
ジスタｎ２のコンダクタンスは低くなり、ｎチャンネル
ＭＯＳトランジスタｎ１およびｎ２を通じたｎチャンネ
ル側全体のコンダクタンスも低下する。これによって、
入力端子の電圧が″Ｌ′ルベル→″Ｈ″レベルへ変化し
たとき、出力端子の電圧を“Ｈ”レベル→″Ｌ”レベル
へ引き下げる能力が低下し、第２図で示したインバータ
特性より立ち下がりスピードの遅い出力信号波形が得ら
れる。このとき、ノードＮ３の電圧は接地レベルである
ので、ｎチャンネルＭＯＳトランジスタｎ２は完全にオ
ン状態で、出力信号波形の立ち下がりスピードは第２図
のものとほぼ同じになる。
ＴＨＮはｎチャンネルＭＯＳトランジスタのしきい値電
圧を示す。このとき、ノードＮ６に上記電圧が印加され
、ｎチャンネルＭＯＳトランジスタｎ２は弱くオンして
いる状態となる。このため、ｎチャンネルＭＯＳトラン
ジスタｎ２のコンダクタンスは低くなり、ｎチャンネル
ＭＯＳトランジスタｎ１およびｎ２を通じたｎチャンネ
ル側全体のコンダクタンスも低下する。これによって、
入力端子の電圧が″Ｌ′ルベル→″Ｈ″レベルへ変化し
たとき、出力端子の電圧を“Ｈ”レベル→″Ｌ”レベル
へ引き下げる能力が低下し、第２図で示したインバータ
特性より立ち下がりスピードの遅い出力信号波形が得ら
れる。このとき、ノードＮ３の電圧は接地レベルである
ので、ｎチャンネルＭＯＳトランジスタｎ２は完全にオ
ン状態で、出力信号波形の立ち下がりスピードは第２図
のものとほぼ同じになる。
次にバッド３および４に所定電圧を入力する場合につい
て説明する。第５図は、この場合のインバータ回路の出
力特性を示す図である。
て説明する。第５図は、この場合のインバータ回路の出
力特性を示す図である。
バッド３にＶｃｃ−（ｌＶｖ＋ｐ！＋α）の電圧を入力
し、バッド４にＶＴＨＮ＋αの電圧を入力する。このと
き、第３図および第４図で説明したのと同様に、ｎチャ
ンネルＭＯＳトランジスタｎ２およびｎチャンネルＭＯ
Ｓトランジスタｎ２はそれぞれ弱くオンしている状態と
なる。このため、ｎチャンネルＭＯＳトランジスタｎ２
およびｎチャンネルＭＯＳトランジスタｎ２のそれぞれ
のコンダクタンスは低くなり、ｐチャンネルＭＯＳトラ
ンジスタル１およびｐ２を通じたｎチャンネル側全体の
コンダクタンスと、ｎチャンネルＭＯＳトランジスタｎ
１およびｎ２を通じたｎチャンネル側全体のコンダクタ
ンスとが共に低下する。
し、バッド４にＶＴＨＮ＋αの電圧を入力する。このと
き、第３図および第４図で説明したのと同様に、ｎチャ
ンネルＭＯＳトランジスタｎ２およびｎチャンネルＭＯ
Ｓトランジスタｎ２はそれぞれ弱くオンしている状態と
なる。このため、ｎチャンネルＭＯＳトランジスタｎ２
およびｎチャンネルＭＯＳトランジスタｎ２のそれぞれ
のコンダクタンスは低くなり、ｐチャンネルＭＯＳトラ
ンジスタル１およびｐ２を通じたｎチャンネル側全体の
コンダクタンスと、ｎチャンネルＭＯＳトランジスタｎ
１およびｎ２を通じたｎチャンネル側全体のコンダクタ
ンスとが共に低下する。
これによって、出力端子の電圧を″゛Ｌ″Ｌ″レベル→
レベルへ引き上げる能力および°゛Ｈ”レベル→“１１
ルベルへ引き下げる能力が共に低下し、第２図で示した
インバータ特性より立ち上がりスピードおよび立ち下が
りスピードともに遅い出力信号波形が得られる。
レベルへ引き上げる能力および°゛Ｈ”レベル→“１１
ルベルへ引き下げる能力が共に低下し、第２図で示した
インバータ特性より立ち上がりスピードおよび立ち下が
りスピードともに遅い出力信号波形が得られる。
最後に、バッド３に種々の所定電圧を入力する場合につ
いて説明する。
いて説明する。
第６図は、この場合のインパーク回路の出力特性を示す
図である。
図である。
バッド３に、Ｖｃ ｃ ＝５Ｖ、 ｌ ＶＴ ＨＰ
ｌ −ＩＶとして、ＯＶ、２．５Ｖ、３．ＯＶ、３．
５Ｖを入力する。ノードＮ３の電圧がＯＶのときはｎチ
ャンネルＭＯＳトランジスタｎ２が完全にオン状態であ
るので、出力信号波形の立ち上がりスピードは速いが、
ノードＮ３の電圧２．５■→３゜Ｏ■→３．５■となる
に従ってｎチャンネルＭＯＳトランジスタｎ２のコンダ
クタンスが低下し、出力信号波形の立ち上がりスピード
が順次遅くなる。
ｌ −ＩＶとして、ＯＶ、２．５Ｖ、３．ＯＶ、３．
５Ｖを入力する。ノードＮ３の電圧がＯＶのときはｎチ
ャンネルＭＯＳトランジスタｎ２が完全にオン状態であ
るので、出力信号波形の立ち上がりスピードは速いが、
ノードＮ３の電圧２．５■→３゜Ｏ■→３．５■となる
に従ってｎチャンネルＭＯＳトランジスタｎ２のコンダ
クタンスが低下し、出力信号波形の立ち上がりスピード
が順次遅くなる。
なお、上記実施例において、バッド４に入力する電圧を
コントロールすることによってｎチャンネルＭＯＳトラ
ンジスタｎ２のコンダクタンスを変化させ、出力信号波
形の立ち下がりスピードを遅くすることも当然可能であ
る。
コントロールすることによってｎチャンネルＭＯＳトラ
ンジスタｎ２のコンダクタンスを変化させ、出力信号波
形の立ち下がりスピードを遅くすることも当然可能であ
る。
また、上記実施例において、ノードＮ３にＶＣｃｉＮ圧
を印加すると、出力端子（ノードＮ２）の電圧を“Ｈ”
レベルに引き上げる力がなくなり、入力端子に“Ｈ”レ
ベル←“Ｌ”レベルのクロックが入っても出力端子の電
圧は接地レベルに固定される。また、ノードＮ６に接地
電圧を印加すると、出力端子の電圧を“″Ｌ′″レベル
に引き下げる力がなくなり、入力端子に“Ｈ”レベル←
“Ｌ”レベルのりＯツクが入っても出力端子の電圧はＶ
。、レベルに固定される。このような動作は、たとえば
デバイス中で成るクロックを殺して接地レベルまたはＶ
ｃｃレベルに固定し、それによってデバイス特性がどの
ように変化するかなどを調べるときにも非常に有効であ
る。
を印加すると、出力端子（ノードＮ２）の電圧を“Ｈ”
レベルに引き上げる力がなくなり、入力端子に“Ｈ”レ
ベル←“Ｌ”レベルのクロックが入っても出力端子の電
圧は接地レベルに固定される。また、ノードＮ６に接地
電圧を印加すると、出力端子の電圧を“″Ｌ′″レベル
に引き下げる力がなくなり、入力端子に“Ｈ”レベル←
“Ｌ”レベルのりＯツクが入っても出力端子の電圧はＶ
。、レベルに固定される。このような動作は、たとえば
デバイス中で成るクロックを殺して接地レベルまたはＶ
ｃｃレベルに固定し、それによってデバイス特性がどの
ように変化するかなどを調べるときにも非常に有効であ
る。
また、上配実旅例では、インバータ回路単体についての
動作について説明したが、実際の使用例として、たとえ
ば、遅延の最遺ポイントがはっきりしない遅延用インバ
ータ回路や、出力信号波形の立ち上がりや立ち下がりの
スピードが重要な意味を持つ内部クロックの出力トラン
ジスタなどに、この発明のインバータ回路を入れること
によって遅延や出力信号波形を任意に変えることができ
、デバイスのマージン評価や消費電流の評価などに非常
に有効となる。
動作について説明したが、実際の使用例として、たとえ
ば、遅延の最遺ポイントがはっきりしない遅延用インバ
ータ回路や、出力信号波形の立ち上がりや立ち下がりの
スピードが重要な意味を持つ内部クロックの出力トラン
ジスタなどに、この発明のインバータ回路を入れること
によって遅延や出力信号波形を任意に変えることができ
、デバイスのマージン評価や消費電流の評価などに非常
に有効となる。
また、上記実施例では、電源とｎチャンネルＭＯＳトラ
ンジスタｎ１のソース間にｎチャンネルＭＯＳトランジ
スタｎ２を介挿し、ｎチャンネルＭＯＳトランジスタ０
２のソースと接地間にｎチャンネルＭＯＳトランジスタ
ｎ２を介挿する場合について示したが、電源とｎチャン
ネルＭＯＳトランジスタｎ１のソース間にｎチャンネル
ＭＯＳトランジスタを介挿し、ｎチャンネルＭＯＳトラ
ンジスタｎ１のソースと接地間にｐチャンネルＭＯＳト
ランジスタを介挿するようにしてもよく、また、電源と
ｎチャンネルＭＯＳトランジスタｎ１のソース間、また
はｎチャンネルＭＯＳトランジスタｎ１のソースと接地
間のいずれか一方にｐチャンネルＭＯＳトランジスタま
たはｎチャンネルＭｏＳトランジスタを介挿するように
してもよい。
ンジスタｎ１のソース間にｎチャンネルＭＯＳトランジ
スタｎ２を介挿し、ｎチャンネルＭＯＳトランジスタ０
２のソースと接地間にｎチャンネルＭＯＳトランジスタ
ｎ２を介挿する場合について示したが、電源とｎチャン
ネルＭＯＳトランジスタｎ１のソース間にｎチャンネル
ＭＯＳトランジスタを介挿し、ｎチャンネルＭＯＳトラ
ンジスタｎ１のソースと接地間にｐチャンネルＭＯＳト
ランジスタを介挿するようにしてもよく、また、電源と
ｎチャンネルＭＯＳトランジスタｎ１のソース間、また
はｎチャンネルＭＯＳトランジスタｎ１のソースと接地
間のいずれか一方にｐチャンネルＭＯＳトランジスタま
たはｎチャンネルＭｏＳトランジスタを介挿するように
してもよい。
［発明の効果］
以上のようにこの発明によれば、電源とＣＭＯＳインバ
ータ回路の第１ｐチャンネルＭＯＳトランジスタのソー
ス間、またはＣＭＯＳインバータ回路の第２ｎチャンネ
ルＭＯＳトランジスタのソースと接地間の少なくともい
ずれか一方に第３ｐチャンネルＭＯＳトランジスタまた
は第３ｎチャンネルＭＯＳトランジスタを介挿し、第３
ｐチャンネルＭＯＳトランジスタ、第３ｎチャンネルＭ
ＯＳトランジスタのそれぞれの特性を外部からコントロ
ールできるようにしたので、出力信号波形の立ち上がり
スピードだけを、または立ち下がりスピードだけを、ざ
らには両方を任意に遅くすることができるインバータ回
路を得ることができる。
ータ回路の第１ｐチャンネルＭＯＳトランジスタのソー
ス間、またはＣＭＯＳインバータ回路の第２ｎチャンネ
ルＭＯＳトランジスタのソースと接地間の少なくともい
ずれか一方に第３ｐチャンネルＭＯＳトランジスタまた
は第３ｎチャンネルＭＯＳトランジスタを介挿し、第３
ｐチャンネルＭＯＳトランジスタ、第３ｎチャンネルＭ
ＯＳトランジスタのそれぞれの特性を外部からコントロ
ールできるようにしたので、出力信号波形の立ち上がり
スピードだけを、または立ち下がりスピードだけを、ざ
らには両方を任意に遅くすることができるインバータ回
路を得ることができる。
また、デバイスにおける遅延の最適化あるいは様々な評
価に対し非常に有効なデータを容易に得ることができる
。
価に対し非常に有効なデータを容易に得ることができる
。
第１図は、この発明の実施例であるインバータ回路の回
路図である。 第２図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドおよびｎチャンネル側のバッドに所定電
圧を入力しない場合の出力特性を示す図である。 第３図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドに所定電圧を入力する場合の出力特性を
示す図である。 第４図は、第１図のインバータ回路においてｎチャンネ
ル側のバッドに所定電圧を入力する場合の出力特性を示
す図である。 第５図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドおよびｎチャンスル側のバッドに所定電
圧を入力する場合の出力特性を示す図である。 第６図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドに種々の所定電圧を入力する場合の出力
特性を示す図である。 第７図は、従来のＣＭＯＳインバータ回路の回路図であ
る。 第８図は、第７図のＣＭＯＳインバータ回路の出力特性
を示す図である。 図において、Ｉ）１．ｐ２はｐチャンネルＭＯＳトラン
ジスタ、ｎ １． ｎ ２はｎチャンネルＭＯＳトラン
ジスタ、１．２は抵抗、３．４はバッドである。 なお、各図中同一符号は同一または相当部分を示す。
路図である。 第２図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドおよびｎチャンネル側のバッドに所定電
圧を入力しない場合の出力特性を示す図である。 第３図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドに所定電圧を入力する場合の出力特性を
示す図である。 第４図は、第１図のインバータ回路においてｎチャンネ
ル側のバッドに所定電圧を入力する場合の出力特性を示
す図である。 第５図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドおよびｎチャンスル側のバッドに所定電
圧を入力する場合の出力特性を示す図である。 第６図は、第１図のインバータ回路において、ｐチャン
ネル側のバッドに種々の所定電圧を入力する場合の出力
特性を示す図である。 第７図は、従来のＣＭＯＳインバータ回路の回路図であ
る。 第８図は、第７図のＣＭＯＳインバータ回路の出力特性
を示す図である。 図において、Ｉ）１．ｐ２はｐチャンネルＭＯＳトラン
ジスタ、ｎ １． ｎ ２はｎチャンネルＭＯＳトラン
ジスタ、１．２は抵抗、３．４はバッドである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 その一方電極が電源に接続される第１ｐチャンネルＭＯ
Ｓトランジスタと、 その一方電極が前記第１ｐチャンネルＭＯＳトランジス
タの他方電極に接続され、その他方電極が接地に接続さ
れ、そのゲートが前記第１ｐチャンネルＭＯＳトランジ
スタのゲートに接続される第２ｎチャンネルＭＯＳトラ
ンジスタとを備えたＣＭＯＳインバータ回路において、 電源と前記第１ｐチャンネルＭＯＳトランジスタの一方
電極間、または前記第２ｎチャンネルＭＯＳトランジス
タの他方電極と接地間の少なくともいずれか一方に介挿
される第３ｐチャンネルＭＯＳトランジスタまたは第３
ｎチャンネルＭＯＳトランジスタと、 前記第３ｐチャンネルＭＯＳトランジスタのゲートと接
地間、または前記第３ｎチャンネルＭＯＳトランジスタ
のゲートと電源間に接続される抵抗と、 前記第３ｐチャンネルＭＯＳトランジスタのゲートと前
記抵抗との接続点、または前記第３ｎチャンネルＭＯＳ
トランジスタのゲートと前記抵抗との接続点に接続され
、所定電圧を入力するためのバッドとを備えたインバー
タ回路。 （２）前記バッドに入力される前記所定電圧は、電源電
圧と接地電圧との中間電圧である特許請求の範囲第１項
記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287333A JPS63139425A (ja) | 1986-12-01 | 1986-12-01 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287333A JPS63139425A (ja) | 1986-12-01 | 1986-12-01 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63139425A true JPS63139425A (ja) | 1988-06-11 |
Family
ID=17716009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287333A Pending JPS63139425A (ja) | 1986-12-01 | 1986-12-01 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63139425A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436280A1 (en) * | 1989-12-04 | 1991-07-10 | Altera Corporation | Integrated circuits with reduced switching noise |
| EP0439310A2 (en) * | 1990-01-19 | 1991-07-31 | Fujitsu Limited | Semiconductor device for preventing malfunction caused by a noise |
| JP2002217696A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Microelectronics Corp | 半導体集積回路 |
| JP2008010137A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | オーバードライブパルス発生器及びこれを備えるメモリ装置 |
-
1986
- 1986-12-01 JP JP61287333A patent/JPS63139425A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436280A1 (en) * | 1989-12-04 | 1991-07-10 | Altera Corporation | Integrated circuits with reduced switching noise |
| US5066873A (en) * | 1989-12-04 | 1991-11-19 | Altera Corporation | Integrated circuits with reduced switching noise |
| EP0439310A2 (en) * | 1990-01-19 | 1991-07-31 | Fujitsu Limited | Semiconductor device for preventing malfunction caused by a noise |
| JP2002217696A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Microelectronics Corp | 半導体集積回路 |
| JP2008010137A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | オーバードライブパルス発生器及びこれを備えるメモリ装置 |
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