KR920010984B1 - 출력버퍼회로 - Google Patents

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KR920010984B1
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시게루 구마가이
히로시 이와하시
히로토 나카이
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

출력버퍼회로
제1도는 본 발명에 따른 출력버퍼회로의 구성을 나타낸 회로도,
제2도는 MOS트랜지스터에서 게이트전압과 di/dt의 관계를 나타낸 특성도,
제3도는 상기 실시예 회로 및 종래회로에 있어서 대응하는 트랜지스터 각각의 드레인전압과 드레인전류의 관계를 나타낸 특성도,
제4도는 상기 실시예회로 및 종래회로에서 각 노드의 전압변화를 나타낸 특성도,
제5a도 내지 제5c도는 각각 상기 실시예회로의 변형례의 구성을 나타낸 회로도,
제6도는 제5a도에 나타낸 변형례회로를 사용한 경우의 트랜지스터의 드레인전압과 드레인전류의 관계를 나타낸 특성도,
제7도는 종래회로도,
제8도는 상기 종래회로의 각 노드의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력노드
12,14,16,18,20,21,23 : P챈널MOS트랜지스터(P트랜지스터)
13,15,17,19,22,24,25,42 : N챈널MOS트랜지스터(N트랜지스터)
26 : 신호출력노드 27 : 부하용량
28 : 저항 41 : 공핍형MOS트랜지스터
G1 : NOR게이트회로 G2 : NAND게이트회로
IN1,IN2 : CMOS인버터
[산업상의 이용분야]
본 발명은 반도체집적회로에 설치되어 내부데이터를 외부로 출력시키는 출력버퍼회로에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체집적회로에서는 그 출력에 따라 외부에 존재하는 큰 용량, 예컨대 100pF정도의 부하용량을 구동시킬 필요가 있기 때문에, 반도체집적회로의 내부데이터를 외부로 출력시키는 버퍼회로에서는 상기와 같은 큰 부하용량을 충분하게 구동시킬 수 있도록 출력단의 트랜지스터의 전류구동능력을 크게 설정하고 있다.
제7도는 종래 출력버퍼회로의 구성을 나타낸 회로도로서, 집적회로내부에서 형성된 데이터(Dout′)는 출력버퍼회로의 입력노드(11)에 공급된다. 여기서 상기 출력버퍼회로를 구동시키는 기간동안에는 제어신호(0D1)가“L”레벨 또는 제어신호(0D 2)가“H”레벨로 설정되는 바, 제어신호(0D1)가“L”레벨로 설정되면 P챈널MOS트랜지스터 (12 ; 이하 P트랜지스터로 칭함)가 온상태로 되고 N챈널MOS트랜지스터(13 ; 이하 N트랜지스터로 칭함)가 오프상태로 되어 노드(11)에 공급된 데이터(Dout′)가 P트랜지스터(14)와 N트랜지스터(15)로 이루어진 인버터 및 P트랜지스터(16)와 N트랜지 스터(17)로 이루어진 인버터를 차례로 매개해서 출력단의 P트랜지스터(18)의 게이트에 공급된다. 한편 제어신호(0D2)가“H”레벨로 설정되면, N트랜지스터(19)가 온상태로 되고 P트랜지스터(20)가 오프상태로 되어 노드(11)에 공급된 데이터( Dout′)가 P트랜지스터(21)와 N트랜지스터(22)로 이루어진 인버터 및 P트랜지스터(23)와 N트랜지스터(24)로 이루어진 인버터를 차례로 매개해서 출력단의 N트랜지스터(25)의 게이트에 공급된다. 여기서 출력단의 트랜지스터(18,25)의 각 소오스는 정극성의 전원전압 (VDD)의 노드와 접지전압(VSS)의 노드에 각각 접속되고, 드레인은 함께 출력노드( 26)에 접속되어 있다.
이와 같은 출력버퍼회로에서는 입력노드(11)에 공급되는 내부데이터(Dout′)의 레벨에 따라 출력단의 트랜지스터(18,25)중 어느 한쪽이 온상태로 되고, 이 온상태로 된 트랜지스터를 통해 출력노드(26)에 접속된 부하용량(27)이 전원전압(VDD)에 의해 충전되든가 접지전압(VSS)으로 방전된다.
그런데, 상기 부하용량(27)을 큰 전류로 충·방전시켜 출력노드(26)의 데이터 (Dout′)의 상승부 및 하강부를 급격하게 높이기 위해 트랜지스터(18,25)의 소자칫수, 예컨대 챈널폭(W)을 크게 만들어 각각의 콘덕턴스를 크게 설정하고 있다.
상기 구성으로 이루어진 출력버퍼회로를 구비한 반도체집적회로, 소위 IC를 시스템에다 조립시킨 경우, 전원전압(VDD)과 접지전압(VSS)은 도시한 바와 같이 각각 전원장치(30)로 부터 배선을 통해 출력버퍼회로에 공급되기 때문에, 전원전압(VDD)과 접지전압(VSS)의 배선에 존재하는 인덕턴스(31,32)의 영향을 받아 이들 배선에 큰 전류가 흘러 전압(VDD, VSS)에 큰 전위변동이 발생하게 된다. 즉 이들 배선에 존재하는 인덕턴스성분을 L로 하고, 배선에 흐르는 전류의 시간적변화율을 di/dt로 하면, 배선에는 다음식에서 나타낸 바와 같은 전위변화(△v)가 발생된다.
Figure kpo00001
제8도는 상기 출력버퍼회로에 대한 각 노드의 전압과 전류파형을 나타낸 파형도로서, 도면중 참조부호 Va는 출력단의 P트랜지스터(18)의 게이트노드(a)의 전압파형, Vb는 N트랜지스터(25)의 게이트노드(b)의 전압파형, Is는 P트랜지스터(18)의 드레인전류파형, It는 N트랜지스터(25)의 드레인전류파형이다.
도시한 바와 같이 내부데이터(Dout′)의 레벨이 변화된후, 트랜지스터(18,25)가 스위칭동작을 하게 됨으로써 P트랜지스터(18)의 드레인전류(Is) 또는 N트랜지 스터(25)의 드레인전류(It)가 흐르고, 이 전류에 의해 전압(VDD,VSS)에 전위변동이 발생된다.
이와 같이 출력버퍼회로로 부터 데이터가 출력될 때 출력단에 큰 전류가 흐르게 됨으로써 IC내부에서 전압(VDD,VSS)에 전위변동이 발생하고, 이 전위변동에 의해 IC에 오동작이 야기되는데, 이와 같이 부하용량에 대한 충·방전 전류에 의해 야기되는 오동작은 IC에 대해 고속성이 요구되고 보다 단시간으로 부하용량의 충·방전을 수행할 필요가 있는 경우, 보다 큰 전류를 흐르게 할 필요가 있기 때문에 더욱 더 일어나기 쉽게 된다.
이와 같은 오동작이 야기되는 매카니즘은 다음과 같다. 전압(VDD,VSS)의 전위변동은 데이터를 외부에 출력시키는 IC내부에서 발생되는데, 이 IC의 데이터입력부, 즉 입력버퍼회로(도시되지 않았음)는 여타 IC로 부터 공급되는 데이터를 내부에 취입하게 되므로 데이터를 출력시키는 IC내부에서의 전압(VDD,VSS)이 변동해도 그 IC에 대한 입력데이터의 레벨은 변화하지 않게 된다. 따라서 이것이 오동작의 원인으로 된다. 예컨대, 입력데이터로서“L”레벨이 공급되고 있는 것으로 하자. 이때 이 데이터가 공급되고 있는 IC의 전압(VSS)이 부극성(負極性)의 방향으로 변화하면, 이 전압(VSS)을 기준전압으로 사용하고 있는 상기 IC내부의 입력버퍼회로는 이“L”레벨의 입력데이터를 “H”레벨로 간주해 버리는 경우가 있다. 즉 전압(VSS)이 부극성의 방향으로 변화하기 때문에 입력데이터의“L”레벨과 전압(VSS)의 전위차가 크게 되어 전압(VSS)을 기준으로 고려하면 상대적으로 입력데이터의“0”레벨 전위가 상승한 것으로 된다. 이 때문에 입력버퍼회로는 입력데이터가“L”레벨임에도 불구하고 이것을“H”레벨로 판독하여 내부에 전달하게 됨으로써 IC가 오동작을 하게 된다. 또 이와는 반대로 전압(VSS)이 정극성의 방향으로 변화할 때 입력버퍼회로는“H”레벨의 입력데이터를 “L”레벨로 간주해 버리는 경우가 있는데, 이와 같은 오동작은 메모리셀로 부터 독출된 중간전위가 공급되는 감지증폭기회로등에서도 발생한다.
그런데 이와 같은 출력버퍼회로가 설치되어 있는 IC에 대해 예컨대, CMOS-IC로 부터 출력데이터가 공급되는 경우 이 입력데이터의“H”레벨은 P트랜지스터에 의해 충전되기 때문에 전원전압(VDD)과 거의 동일 레벨에 도달하게 된다. 따라서 입력데이터로서“H”레벨이 공급되고 있을 때 출력버퍼회로내에서 접지전압(VSS)이 정극성의 방향으로 변동해도 입력데이터의“H”레벨은 변동하고 있는 접지전압(VSS)보다도 충분하게 높기 때문에 입력버퍼회로등에서 오동작이 야기될 가능성은 낮아지게 된다. 한편 입력데이터의“L”레벨은 N트랜지스터에 의해 방전되기 때문에 접지전압(VSS)과 거의 동일레벨에 도달하게 된다. 그러나 TTL-IC의 출력으로 구동되는 경우 TTL출력의“H”레벨은 약 3.5V정도까지 밖에 출력되지 않고, 또 그“L”레벨은 0.25V정도이다. 따라서 CMOS-IC와 TTL-IC의 양쪽입력에 대해 동작하지 않으면 안되기 때문에 일반적으로 입력버퍼회로의 회로임계치전압은 1.5V정도로 결정되어 있어 CMOS-IC를 사용해도“L”레벨의 입력데이터가 공급될 경우 접지전압(VSS)이 부극성의 방향으로 변동하면 입력데이터의“L”레벨과 접지전압(VSS)간의 전위차가 크게되어 입력버퍼회로등에서 오동작이 야기될 가능성이 높아지게 된다.
이와 같이 종래의 출력버퍼회로에서는 출력데이터의 레벨이 변화할 경우 전원전압 및 접지전압에 전위변동이 야기되고, 특히 접지전압의 전위변동에 따라 다른 회로에 오동작이 야기된다고 하는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 출력데이터의 레벨변화에 따른 접지전압의 전위변동을 억제시킬 수 있는 출력버퍼회로를 제공하는데 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 소오스와 드레인중 한쪽이 제1전원에 접속되고 다른쪽이 신호출력노드에 접속된 한쪽 챈널의 제1MOS트랜지스터와, 소오스와 드레인중 한쪽이 제2전원에 접속되고 다른 쪽이 상기 신호출력노드에 접속된 다른쪽 챈널의 제2MOS트랜지스터, 소오스와 드레인중 한쪽이 제1전원에 접속되고 다른쪽이 상기 제1MOS트랜지스터의 게이트에 접속된 한쪽 채널의 제3MOS트랜지스터, 소오스와 드레인중 한쪽이 제2전원에 접속되고 다른쪽이 상기 제1MOS트랜지스터의 게이트에 접속되며 게이트가 상기 제3MOS트랜지스터와 공통으로 접속된 다른쪽 챈널의 제4MOS트랜지스터, 소오스와 드레인중 한쪽이 제1전원에 접속된 한쪽 챈널의 제5MOS트랜지스터, 일단이 상기 제5MOS트랜지스터의 소오스와 드레인의 다른쪽에 접속되고 타단이 상기 제2MOS트랜지스터의 게이트에 접속된 저항성소자 및, 소오스와 드레인중 한쪽이 제2전원에 접속되고 다른쪽이 상기 제2MOS트랜지스터의 게이트에 접속되며 게이트가 상기 제5MOS트랜지스터와 공통으로 접속된 다른쪽 챈널의 제6MOS트랜지스터를 구비하여 구성된 한 것을 특징으로 한다.
또 본 발명에 따른 출력버퍼회로에서는 저항성소자를 MOS트랜지스터로 대체구성할 수도 있도록 되어 있다.
[작용]
출력단에 설치된 다른쪽 챈널의 제2MOS트랜지스터의 게이트를 제1전원전압으로 설정하기 위한 한쪽 챈널의 제5MOS트랜지스터와 상기 제2MOS트랜지스터의 게이트간에 저항성소자를 접속시킴으로써, 상기 제5MOS트랜지스터의 온전류를 제어해서 신호출력노드에서 데이터의 변화속도를 지연시키지 않고 di/dt의 값이 경감되어 제2전원전압에서 발생되는 전위변동이 억제된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 출력버퍼회로의 구성을 나타낸 회로도로서, 집적회로내부에서 형성된 데이터(Dout′)는 출력버퍼회로의 입력노드(11)에 공급되고, 이 입력노드(11)에 인가된 데이터(Dout′)는 P트랜지스터(12,14) 및 N트랜지스터(13,15)로 이루어진 NOR게이트회로(G1)와, P트랜지스터(20,21) 및 N트랜지스터(19,22)로 이루어진 NAND게이트회로(G2)에 공급되는데, 상기 NOR게이트회로(G1)에는 제어신호(0D1)가 공급되고, 상기 NAND게이트회로(G2)에는 제어신호(0D2)가 각각 공급된다. 또 상기 NOR게이트회로(G1)의 출력은 P트랜지스터(16) 및 N트랜지 스터(17)로 이루어진 CMOS인버터(IN1)에 공급되고, 상기 NAND게이트회로(G2)의 출력은 P트랜지스터(23) 및 N트랜지스터(24)로 이루어진 CMOS인버터(IN2)에 각각 공급된다.
또 상기 인버터(IN1)의 출력은 출력단의 P트랜지스터(18)의 게이트에 공급되고, 상기 인버터(IN2)의 출력은 출력단의 N트랜지스터(25)의 게이트에 각각 공급된다. 또 출력단의 P트랜지스터(18)의 소오스는 전원전압(VDD)의 노드에 접속되고, 드레인은 출력노드(26)에 각각 접속되어 있으며, 또 출력단의 N트랜지스터(25)의 소오스는 접지전압(VSS)의 노드에 접속되고, 드레인은 출력노드(26)에 각각 접속되어 있으며, 상기 출력노드(26)에는 부하용량(27)이 접속되어 있다.
또 본 실시예에 따른 회로에서는, 상기 CMOS인버터(IN2)내의 P트랜지스 터(23)의 드레인과 출력단의 N트랜지스터(25)의 게이트간에 저항(28)이 접속되어 있고, 또 상기 저항(28)이 접속됨으로써 P트랜지스터(23)의 소자크기는 종래회로의 대응하는 P트랜지스터(23)의 소자크기보다도 충분하게 크게 설정된다.
제1도에 있어서, 도면중 참조부호 30은 전원장치이고, 31,32는 VDD와 VSS의 배선에 존재하는 인덕턴스이다.
본 실시예에 따른 회로의 경우에서도 상기 부하용량(27)을 큰 전류로 충·방전시켜 출력노드(26)로 부터 출력될 데이터(Dout′)의 상승부 및 하강부를 급격하게 높이기 위해 트랜지스터(18,25)의 소자칫수, 예컨대 챈널폭(W)을 크게 만들어 각각의 콘덕턴스를 크게 설정하고 있다.
상기 구성으로 이루어진 회로의 기본적인 동작은 종래와 마찬가지이다. 즉 제어신호(0D1)가“L”레벨로 설정되어 있을 때 노드(11)에“L”레벨의 데이터(Dout′)가 공급되면, NOR게이트회로(G1)의 출력이“H”레벨로 되고, 인버터(IN1)의 출력이 “L”레벨로 된다. 이 때 출력단의 P트랜지스터(18)가 온상태로 되어 출력노드(26)에 접속된 부하용량(27)이 전원전압(VDD)에 의해 충전되어 출력데이터(Dout′)가“H”레벨로 설정된다. 한편 제어신호(0D2)가“H”레벨로 설정되어 있을 때 노드(11)에“H”레벨의 데이터(Dout′)가 공급되면, NAND게이트회로(G2)의 출력이“L”레벨로 되고, 인버터(IN2)의 출력이“H”레벨로 된다. 이 때 출력단의 N트랜지스터(25)가 온상태로 되고, 출력노드(26)에 접속된 부하용량(27)이 접지전압(VSS)으로 방전되어 출력데이터(Dout′)는“L”레벨로 설정된다.
지금 미리 전원전압(VDD)으로 충전되어 있는 출력노드(26)를 방전하는 경우를 생각한다. 방전개시 직후 N트랜지스터(25)의 게이트전압은 상승하게 되고, 이 N트랜지스터(25)를 통해 출력노드(26)가 방전되는데, 이 때 출력노드(26), 즉 N트랜지스 터(25)의 드레인전압이 그 게이트전압에 대해 임계치전압분만큼 낮아지게 될 때까지는 N트랜지스터(25)는 포화영역으로 동작한다. 즉 방전개시 직후의 소정기간동안 트랜지스터(25)가 포화영역으로 동작하게 되고, MOS트랜지스터가 포화영역으로 동작할 때 드레인 전류(ID)와 드레인 전압(VD)간에는 다음과 같은 식이 성립하는 것이 일반적으로 알려져 있다.
Figure kpo00002
즉, 상기 실시예에 따른 회로내의 출력단의 N트랜지스터(25)에 흐르는 드레인전류(ID)의 값은 게이트전압(VG)의 자승에 비례하고 있다. 여기서 설명을 간단하게 하기위해 트랜지스터의 게이트전압(VG)이 근사적으로 시간의 1차함수로 상승하는 것으로 하면, 이 때 VG는 VG=a·t로 나타낼 수 있다(여기서 a는 정수, t는 시간). 이것을 상기 (2)식에 대입해서 시간(t)으로 이분하면 dID/dt는 다음과 같이 된다.
Figure kpo00003
즉 시간(t)과 함께 dID/dt는 증가하게 된다. 단, 실제로 게이트전압(VG)은 시간의 1차함수로 상승하게 되지 않는 바, 전원전압 이상에서는 시간의 1차함수로 상승하지않고 소정시간에서 최대치를 취하는 것으로 된다. 그리고 VG=a·t로 되어 t=VG/a로 된다. 따라서 상기 (3)식에 t=VG/a를 대입하면 다음의 (4)식이 얻어지게 된다.
Figure kpo00004
이 (4)식을 도시한 것이 제2도에 나타낸 특성도중 기울기가 β·a인 직선인 바, 게이트전압의 상승과 함께 dID/dt가 증가하게 되고, VG-VT가 제2도중의 A의 값으로 될 때dID/dt는 B의 값으로 된다. 상기한 바와 같이 VG=a·t의 관계로 상승할 때 VG-VT와 dID/dt의 관계는 β·a의 기울기를 갖는 직선으로 표시되고, 또 VG가 a보다도 큰 값을 갖고서 상승하면, 기울기(β·a)보다 상측의 영역으로 dID/dt가 변화하게 되며 a보다 작은 값을 갖고서 상승하면 기울기(β·a)보다 아래측의 영역으로 dID/dt가 변화하게 된다. 예컨대 VG=2a·t로 상승하면, 제2도중의 기울기(β·2a)의 직선으로 변화해서 VG-VT가 제2도중의 A의 값에 도달할 때의 dID/dt는 2배의 값으로 된다. 단, A에 도달할 때까지의 시간은 VG=a·t일 경우에는 t=A/a로 되는 것에 비해, VT=2a·t일 경우에 t=A/2a로되어 절반의 시간으로 단축된다. 또 VG=1/2·a·t로 상승할 때는 제2도중 기울기가 β·1/2·a인 직선으로 변화하여 VG-VT가 A의 값에 도달할 때의 dID/dt는 절반으로 감소하지만, A에 도달할 때까지의 시간은 t=2A/a로 되어 2배가 걸리는 것으로 된다.
이와 같은 기울기(β·a)보다도 상측을 취하면 A에 도달할 때까지의 시간은 짧아지게 되지만, dID/dt는 크게 되고, β·a보다도 아래측을 취하면 dID/dt는 작게되지만 A에 도달할 때까지의 시간은 보다 길게 걸리는 것으로 된다.
다음에 제2도중 C점에서 기울기가 변화할 때를 고려한다. C점까지는 기울기가 β·2a로 상승하고 C점이후는 β·1/2·a의 기울기로 상승하게 된다. 이 경우 VG-VT가 A의 값에 도달할때의 dID/dt는 기울기가 β·a일때와 같게 되어 β·a보다도 상측을 변화하기 때문에 A에 도달할 때까지의 시간이 짧아지게 된다. 즉 게이트전압이 낮은 dID/dt가 작은 영역에서는 게이트전압의 상승속도를 빠르게하여 dID/dt를 크게하고, 게이트전압이 높은 영역에서는 게이트전압의 상승속도를 지연시키면 동일의 dID/dt를 유지하면서 충전속도를 빠르게 할 수 있다.
이것을 실현시킨 것이 상기 실시예회로로서, 출력단의 N트랜지스터(25)의 게이트를 구동시키는 COMS인버터(IN2)내의 P트랜지스터(23)의 드레인과 출력단의 N트랜지스터(25)의 게이트간에는 저항(28)이 접속되어 있기 때문에 출력단의 N트랜지스터(25)의 게이트전압이 상승되어 오프상태에서 온상태로 천이할 경우, 상기 N트랜지스터(25)의 전류증가량이 작아지게 되어 di/dt가 작은 게이트전압까지는 급속하게 노드(b)가 충전되고, di/dt가 크게 되는 게이트 전압일 때에는 저항(28)이 존재함에 따라 노드(b)의 충전이 느리게 수행된다. 이 때문에 N트랜지스터(25)가 온상태로 됨에 따라 전압(VSS)의 배선에 흐르는 전류의 시간적변화의 비율(di/dt)은 동일 속도를 얻을 때는 경감되고, 동일 di/dt때에는 동작속도를 빠르게 할 수 있다.
제3도는 P트랜지스터(23)만으로 구성된 경우와, 드레인에 저항(28)을 접속시킨 경우, P트랜지스터(23) 각각의 게이트전압(VG)을 파라메터로 했을 때의 드레인전압(VD)과 드레인전류(ID)의 관계를 나타낸 특성도로서, 이 특성도에서는 소오스를 접지전압(VSS)으로 고정시켜 드레인저압을 0V까지의 부극성 방향으로 증가시키고 있다.
도면중 실선은 P트랜지스터(23)만으로 구성된 종래회로에 관한 것이고, 점선은 저항(28)을 접속시킨 상기 실시예회로의 경우의 P트랜지스터(23)에 관한 것이다. 상기 실시예회로에서는 저항(28)을 접속시킴으로써 게이트전압(VG)이 낮은 만큼, 즉 부의 방향으로 큰 만큼 P트랜지스터(23)는 정저항특성( 正抵抗特性)을 나타낸다. 또 게이트전압(VG)이 낮으면서 드레인전압(VD)이 높은 영역에서는 저항(28)을 접속시킨 경우에 비해 드레인전류(ID)가 억제되어 있고, 반대로 드레인전압(VD)이 낮은 영역에서는 저항(28)을 접속시키지 않는 경우와 비교해서 큰 드레인전류(ID)가 흐르는 특성을 갖는다. 즉, 게이트전압이 낮은 P트랜지스터(23)의 도통저항이 작은 영역에서는 직렬로 접속시킨 저항(28)의 특성 쪽이 강하게 나타나게 되는 것이다. 즉, 상기 저항(28)을 설치하지 않은 종래 회로에 대한 P트랜지스터(23)보다도 본 실시예에 따른 회로의 P트랜지스터(23)의 도통저항 쪽이 보다 작게되는 것은 말할 필요도 없다.
제1도에 있어서, 인버터(IN2)의 입력이“L”레벨로 되어 P트랜지스터(23)가 온상태로 되고, 저항(28)을 통해 N트랜지스터(25)의 게이트가 충전될 때는 제3도에서 VG=-5V일때의 특성에 따른 전류가 흐른다. N트랜지스터(25)의 게이트가 충전을 개시하기 시작한 직후는 P트랜지스터(23)의 소오스·드레인간의 전위차가 크기 때문에 종래보다도 많은 전류가 흘러 N트랜지스터(25)의 게이트는 급속하게 충전된다. 그리고 제3도중 VG=-5V에서 종래의 실선의 특성과 본 실시예에 따른 점선의 특성이 교차하는 점의 전위 이상으로 N트랜지스터(25)의 게이트가 충전되면, P트랜지스터(23)의 소오스·드레인간의 전위차가 차례로 작아지게 되어종래와 동일한 드레인전압에서의 전류는 점선으로 나타낸 바와 같이 작아지게 되어 N트랜지스터(25)의 게이트의 충전속도가 종래보다도 지연된다.
제4도는 상기 실시예회로 및 종래회로에서 각 노드의 전압변화를 나타낸 특성도로서, 도면중 실선으로 나타낸 특성이 종래회로에 관한 것이고, 점선으로 나타낸 특성이 상기 실시예회로에 관한 것이다. 점선으로 나타낸 상기 실시예회로에서 노드(b)의 전압(Vb)은 상기한 바와 같이 드레인전압이 낮은 영역에서는 실선으로 나타낸 종래회로의 경우보다도 급속하게 충전되지만, 반대로 드레인전압이 높아지게 되면 노드(b)는 실선으로 나타낸 종래회로의 경우보다도 충전되기 어렵게 된다.
이 결과 상기 실시예회로에서는 N트랜지스터(25)가 충분하게 온상태로 될 수 있는 게이트전압으로 되는 시각까지 노드(b)는 종래회로의 경우보다도 급속하게 충전되어 노드(26)에 접속된 부하용량(27)은 종래회로의 경우보다도 급속하게 충전된다. 그러나 di/dt의 피크치는 종래회로와 마찬가지로 변하지 않게 된다. 또 N트랜지스터(25)가 충분하게 온상태로 된 후에는 노드(b)는 종래회로의 경우 보다도 천천히 충전된다. 따라서 상기 실시예회로에서는 부하용량(27)의 방전속도를 종래회로의 경우와 같은 정도로 설정한 경우, 출력단의 N트랜지스터(25)에 흐르는 방전전류의 di/dt의 값 및 피크전류의 값을 종래회로 보다도 작게 할 수 있어 접지전압(VSS)의 전위변동을 종래보다도 작게 할 수 있다. 이에 따라 접지전압의 전위변동에 의해 야기되는 여타회로의 오동작을 방지할 수 있게 된다.
또 본 발명은 상기 실시예에 한정하지 않고 여러가지 변형이 가능한 바, 예컨대 상기 실시예회로에서는 P트랜지스터(23)의 드레인과 N트랜지스터(25)의 게이트간에 저항(28)을 접속시킨 경우에 대해 설명하였지만, 이 저항(28)대신 여러가지 저항성소자를 이용할 수 있다. 예컨대 제5a도의 변형례 회로에서는 상기 저항(28)대신 공핍형 MOS트랜지스터(41)를 이용하도록 된 것으로, 노드(b)가 전원전압(VDD)에 의해 충전될 때 상기 트랜지스터(41)가 온상태로 되도록 게이트에는 도시한 바와 같이 상기 데이터(Dout′)가 입력된다. 그러나 이 트랜지스터(41)의 게이트에는 전원전압(VDD)을 공급하도록 해도 된다.
또 상기 저항(28)대신 제5b도에 나타낸 바와 같이 공핍형 MOS트랜지스 터(41)와 이 트랜지스터(41)간에 소오스·드레인이 병렬접속된 N트랜지스터(42)를 설치하도록 해도 되고, 또 제5c도에 나타낸 바와 같이 저항으로서 작용하는 N트랜지스터(42)만을 설치하도록 해도 된다. 또 제6도는 상기 저항(28)대신 상기 제5a도에 나타낸 바와 같은 공핍형 MOS트랜지스터(41)를 이용한 경우 상기 제3도에 대응한 P트랜지스터(23)의 드레인전압(VD)과 드레인전류(ID)의 관계를 나타낸 특성도이다.
또 제1도의 실시예회로에서는 P트랜지스터(23)의 드레인과 N트랜지스터(25)의 게이트간에 저항(28)을 접속시킨 경우에 대해 설명했지만, N트랜지스터(17)의 드레인과 P트랜지스터(18)의 게이트간에도 저항을 접속해도 되는바, 이와 같이 하면 전원전압(VDD)의 전위변동도 작게 할 수 있기 때문에 회로의 특성을 한층 개선시킬 수 있게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 저항성 소자를 이용해서 출력단트랜지스터에 흐르는 전류를 제어하도록 했기 때문에 출력데이터의 레벨변화에 따른 전원전압의 전위변동을 억제할 수 있음으로 출력데이터의 레벨변화속도의 저하가 발생하지 않게 된다.

Claims (6)

  1. 소오스와 드레인중 한쪽이 전원(VSS)에 접속되고 다른쪽이 신호출력노드(26)에 접속되어 내부데이터를 외부로 출력시키기 위한 제1MOS트랜지스터(25)와, 소오스와 드레인중 한쪽이 저항성소자(28)를 통해 상기 제1MOS트랜지스터(25)의 게이트에 결합된 제2MOS트랜지스터(23) 및, 이 제2MOS트랜지스터(23)를 도통시킴으로써 상기 제1MOS트랜지스터(25)를 도통시켜 내부데이터를 외부로 출력시키는 제어수단 (20)을 구비하여 구성된 것을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 상기 제1 및 제2MOS트랜지스터(25,23)는 챈널형태가 서로 다른 MOS트랜지스터로 구성된 것을 특징으로 하는 출력버퍼회로.
  3. 소오스와 드레인중 한쪽이 제1전원(VDD)에 접속되고 다른쪽이 출력노드(26)에 접속된 한쪽 챈널의 제1MOS트랜지스터(18)와, 소오스와 드레인중 한쪽이 제2전원(VSS)에 접속되고 다른쪽이 상기 신호출력노드(26)에 접속된 다른쪽 챈널의 제2MOS트랜지스터(25), 소오스와 드레인중 한쪽이 제1전원(VDD)에 접속되고 다른쪽이 상기 제1MOS트랜지스터(18)의 게이트에 접속된 한쪽 챈널의 제3MOS트랜지스터(16), 소오스와 드레인중 한쪽이 제2전원(VSS)에 접속되고 다른쪽이 상기 제1MOS트랜 지스터(18)의 게이트에 접속되며 게이트가 상기 제3MOS트랜지스터(16)와 공통으로 접속된 다른쪽 챈널의 제4MOS트랜지스터(17), 소오스와 드레인중 한쪽이 제1전원(VDD)에 접속된 한쪽 챈널의 제5MOS트랜지스터(23), 일단이 상기 제5MOS트랜 지스터(23)의 소오스와 드레인중 다른쪽에 접속되고 타단이 상기 제2MOS트랜지 스터(25)의 게이트에 접속된 저항성소자 및, 소오스와 드레인중 한쪽이 제2전원(VSS)에 접속되고 다른쪽이 상기 제2MOS트랜지스터(25)의 게이트에 접속되며 게이트가 상기 제5MOS트랜지스터(23)와 공통으로 접속된 다른쪽 챈널의 제6MOS트랜지 스터(24)를 구비하여 구성된 한 것을 특징으로 하는 출력버퍼회로.
  4. 제3항에 있어서, 상기 저항성소자가 MOS트랜지스터(41)로 구성된 것을 특징으로 하는 출력버퍼회로.
  5. 제3항에 있어서, 상기 저항성소자가 소오스와 드레인이 병렬로 접속되는 2개이상의 MOS트랜지스터(41,42)로 구성된 것을 특징으로 하는 출력버퍼회로.
  6. 제3항에 있어서, 상기 제4MOS트랜지스터(17)의 소오스와 드레인중 다른쪽과 상기 제1MOS트랜지스터(18)의 게이트간에 저항성소자가 접속되어 구성된 것을 특징으로 하는 출력버퍼회로.
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