KR20000005839A

KR20000005839A - 출력ｍｏｓ전계효과트랜지스터를구동하는개선된구동능력을갖는슬루레이트출력회로

Info

Publication number: KR20000005839A
Application number: KR1019990020212A
Authority: KR
Inventors: 미쓰다스요시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-06-02
Filing date: 1999-06-02
Publication date: 2000-01-25
Also published as: JPH11346147A; EP0963044A3; EP0963044A2; JP3152204B2; US6222403B1

Abstract

지연회로(D₁)와 NAND게이트(G₁)는, 입력펄스신호(V_in)가 로우레벨에서 하이레벨로 천이한 시점으로부터의 짧은 일정시간(T₁)만큼 로우레벨로 되는 신호(V_a)를 생성한다. 또한, 지연회로(D₂)와 NOR게이트(G₂)는, 입력펄스신호(V_in)가 하이레벨에서 로우레벨로 천이한 시점으로부터의 짧은 일정시간(T₂)만큼 하이레벨로 되는 신호(V_b)를 생성한다. 신호(V_a)는 P채널트랜지스터(Q₁), 신호(V_b)는 N채널트랜지스터(Q₂)의 각 게이트에 접속된다. 이 결과, 출력트랜지스터(Q₀)는, T₁의 기간은 저항(R₀)을 개재한 입력펄스신호(V_in)와, 저항(R₁)을 개재한 P채널트랜지스터(Q₁)의 드레인, T₂의 기간은 저항(R₀)을 개재한 입력펄스신호(V_in)와, 저항(R₂)을 개재한 N채널트랜지스터(Q₂)의 드레인, 그 외의 기간은 저항(R₀)을 개재한 입력펄스신호(V_in)만에 의해 각각 구동됨으로써, 출력파형의 입상 또는 입하를 완만하게 하고, 지연시간이 단축된다.

Description

출력ＭＯＳ전계효과트랜지스터를 구동하는 개선된 구동능력을 갖는 슬루레이트 출력회로{Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor}

본 발명은 슬루레이트(slew rate)출력회로에 관한 것으로서, 보다 상세하게는 MOS트랜지스터에 의한 집적회로의 슬루레이트출력회로에 관한 것이다.

집적회로의 이용분야에 있어서는, 슬루레이트기능, 즉, 입력펄스신호의 레벨이 변화할 때, 출력트랜지스터가 일시에 온상태가 되거나 오프상태가 되는 것을 피하여, 출력파형이 저속으로 변화하도록 하는 기능이 요구되는 경우가 있다. 이 슬루레이트기능에 의해, M0SIC의 전원선이나 접지선에 노이즈가 발생하는 것을 방지하고, 출력파형의 오버슈트나 언더슈트가 발생하는 것을 방지하며, 또는 인덕턴스부하의 플라이백(flyback)전압을 저하시킬 수 있다.

종래의 이러한 종류의 슬루레이트출력회로의 일례를 도 10에 도시하였다. 본 예는, V_dd전원선과 소오스전극의 사이에 부하(R_L)를 접속하고, 드레인전극이 접지된 N채널의 출력트랜지스터(Q_o)의 게이트전극을 2개의 정전류(I_rH, I_rL)에 의해 제어하는 오픈·드레인형 슬루레이트출력회로이다. 이 때, 입력펄스신호(V_in)가 로우레벨에서 하이레벨로 변화하면, 인버터(I₁, I₂)에서 P채널트랜지스터(Q₁)와 N채널트랜지스터(Q₂)의 게이트는 모두 로우레벨이 된다. 이 때문에, P채널트랜지스터(Q₁)는 온상태, N채널트랜지스터(Q₂)는 오프상태가 되고, 정전류원(CS₁)으로부터의 정전류(I_rH)에 의해 출력트랜지스터(Q₀)의 입력용량을 충전하여, 서서히 하이레벨로 되기 때문에, 출력트랜지스터(Q₀)는 온상태가 된다. 또한, 입력펄스신호(V_in)가 하이레벨로부터 로우레벨로 이행하면 P채널트랜지스터(Q₁)는 오프상태, N채널트랜지스터(Q₂)는 온상태가 되어, 정전류원(CS₂)으로부터의 정전류(I_rL)에 의해 출력트랜지스터(Q₀)의 입력용량을 방전하여, 서서히 로우레벨로 되기 때문에, 출력트랜지스터(Q₀)는 오프상태가 된다. 따라서, 입력펄스신호(V_in)에 대한 출력트랜지스터(Q₀)의 게이트전극의 전위(게이트전압)(V_gate)와 출력트랜지스터(Q₀)의 소오스전극의 전위(출력전압)(V_out)은 도 11에 나타낸 바와 같이 된다.

이 경우, 출력트랜지스터(Q₀)의 입력용량과 정전류(I_rH)의 값의 설정여하에 따라서, 게이트전압(V_gate)의 입상시간, 나아가서는 출력전압(V_out)의 입하시간(이하, 턴온시간)이 변화하고, 또한 정전류(I_rL)의 값의 설정여하에 따라서, 게이트전압(V_gate)의 입하시간, 나아가서는 출력전압(V_out)의 입상시간(이하, 턴오프시간)이 변화한다. 이것은, 정전류값(I_rH,I_rL)에 의한 출력트랜지스터(Q₀)의 입력용량으로의 충방전시간이 변화하기 때문이다. 즉 본 예에서는, 정전류(I_rH,I_rL)의 값을 제어하는 것에 의해, 상술의 슬루레이트기능을 실현하는 것이다.

그렇지만, 상술한 종래의 슬루레이트출력회로에서는, 출력전압의 파형을 제어하기 위하여, 턴온시와 턴오프시 각각에 하나의 정전류의 값을 사용하고 있기 때문에, 출력전압파형의 입하시간을 크게 하고자 하면 턴온시의 지연시간이 커지고, 또한 출력전압파형의 입상시간을 크게 하고자 하면 턴오프시의 지연시간이 커지는 문제점이 있다. 이것은 정전류(I_rH, I_rL)의 값에 따라서 출력트랜지스터(Q₀)의 충전시간이나 방전시간에 시간이 걸리면 걸릴수록, 출력트랜지스터(Q₀)의 게이트전압(V_gate)이 출력트랜지스터(Q₀)의 턴온문턱치전압이나 턴오프문턱치전압에 도달하는 데에도 시간이 걸리기 때문이다.

또한, 턴온시의 지연시간이란, 도 l0에 도시된 바와 같이, 입력펄스신호(V_in)가 로우레벨에서 하이레벨로 절환된 시점에서 출력전압(V_out)이 90％의 값에까지 입하하는데 요구되는 시간(tPD_r)을 말하며, 또한 턴오프시의 지연시간이란, 도 10에 도시된 바와 같이, 입력펄스신호(V_in)가 하이레벨에서 로우레벨로 절환된 시점에서 출력전압(V_out)이 10％의 값에까지 입상하는데 요구되는 시간(tPD_f)을 말한다.

또한, 슬루레이트(SR)란, 입상 또는 입하의 파형의 경사를 말하고, SR={V_out(90％) - V_out(10％)} / {T(90％) - T(10％)}로 표시된다. 여기에서, V_out(10％), V_out(90％)는, 출력전압이 하이레벨에 대하여 l0％, 90％일 때의 전압을 말하고, T(10％), T(90％)는 V_out(10％), V_out(90％)의 출력전압으로 되는 시각을 말한다. 또한 지연시간이나 슬루레이트에 관하여는, 출력전압을 기초로 정의하는 것도 같은 방식으로 할 수 있다.

본 발명의 목적은, 출력트랜지스터의 입력용량을 충방전하는 정전류의 값을 절환하여 제어하는 것에 의해서, 슬루레이트기능을 유지하면서, 출력파형의 지연시간을 단축한 슬루레이트출력회로를 제공하는 것에 있다.

본 발명의 다른 목적은, 정전류의 값을 절환할 때에 발생하는 노이즈가 출력파형에 영향을 미치지 않는 양질의 출력파형을 얻을 수 있는 슬루레이트출력회로를 제공하는 것에 있다.

도 1은 본 발명의 제 1 실시예를 나타내는 회로도이다.

도 2는 도 1에 도시된 실시예의 파형도이다.

도 3은 본 발명의 제 2 실시예를 나타내는 회로도이다.

도 4는 도 3에 도시된 실시예의 파형도이다.

도 5는 도 3에 도시된 실시예에 있어서의 레퍼런스전압의 개념을 설명하기 위한 도면이다.

도 6은 도 3에 도시된 실시예에 있어서의 출력트랜지스터(Q₀)의 특성곡선도면이다.

도 7은 본 발명의 제 3 실시예를 나타내는 회로도이다.

도 8은 본 발명의 제 4 실시예를 나타내는 회로도이다.

도 9는 본 발명의 제 5 실시예를 나타내는 회로도이다.

도 10은 종래기술의 회로도이다.

도 11은 도 10에 도시된 종래기술의 파형도이다.

※도면의 주요부분에 대한 부호의 설명

Q₀: 출력트랜지스터 D₁, D₂: 지연회로

Q₁, Q₅, Q₁, Q₁₀, Q₁₁, Q₁₂, Q₁₃, Q₁₄: P채널트랜지스터

Q₂, Q₃, Q₄, Q₆, Q₂, Q₂₀, Q₂₁, Q₂₂, Q₂₃, Q₂₄, Q₂₅, Q₂₆: N채널트랜지스터

G₁: NAND게이트 G₂: NOR게이트

R₀, R₁, R_2,, R₃, R₄: 저항 R_L: 부하

CP₁, CP₂: 비교기 I₁, I_2,, I₃, I₄: 인버터

CS₁, CS₂, CS₃, CS₄, CS₁₀, CS₁₁, CS₂₀, CS₂₁: 정전류원

본 발명의 슬루레이트출력회로는 M0S트랜지스터에 의한 집적회로의 슬루레이트출력회로에 있어서, 입력펄스신호의 레벨이 천이한 시점으로부터의 소정기간은, 부하를 접속하는 출력트랜지스터에 대한 구동능력을 높이는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 소정기간은 상기 출력트랜지스터를 구동하기 위해서 제 1 구동원과 제 2 구동원을 사용하고, 그 외의 기간은 제 1 구동원만을 사용하는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 제 1 구동원은, 상기 입력펄스신호의 발생원과, 해당 입력펄스신호의 입력단자와 상기 출력트랜지스터의 게이트 사이에 삽입된 저항으로 구성되고, 상기 제 2 구동원은, 상기 입력펄스신호로부터 생성된 상기 소정기간과 동일한 펄스폭의 펄스에 의해서 활성화되는 M0S트랜지스터와, 해당 M0S트랜지스터의 드레인과 상기 출력트랜지스터의 게이트 사이에 삽입된 저항으로 구성되는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 펄스는, 상기 입력펄스신호를 상기 소정기간만 지연시키는 지연회로와, 해당 지연회로의 출력과 상기 입력펄스신호의 연산을 행하는 회로 또는 논리합연산을 행하는 회로로 생성하는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 제 1 구동원 및 제 2 구동원이 정전류원이고, 또한 제 2 구동원으로부터의 전류를 제어하는 제 2 MOS트랜지스터와, 제 1 구동원으로부터의 전류 및 제 2 구동원으로부터의 전류를제어하는 상기 제 2 MOS 트랜지스터와 동극성의 제 1 MOS트랜지스터를 설치하는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 제 2 MOS트랜지스터의 제어는, 상기 출력트랜지스터의 게이트전압을 검출하여, 레퍼런스전압과의 비교에 의해서 행하는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 제 2 MOS트랜지스터의 제어는, 상기 출력트랜지스터의 드레인전류에 비례하는 소전류를 검출하여, 해당 소전류에 비례하는 전압과 레퍼런스전압과의 비교, 또는 해당 소전류와 레퍼런스전류의 비교에 의해서 행하는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 레퍼런스전압은, 상기 출력트랜지스터의 턴온시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 1∼10퍼센트의 드레인전류를 흘리는 게이트전압값, 또한 상기 출력트랜지스터의 턴오프시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 90∼99퍼센트의 드레인전류를 흘리는 게이트전압값으로 설정하는 것을 특징으로 한다.

본 발명의 바람직한 실시예로서의 슬루레이트출력회로는, 상기 제 2 MOS트랜지스터의 제어는, 상기 출력트랜지스터의 턴온시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 1∼10퍼센트의 전류값의 검출, 또한 상기 출력트랜지스터의 턴오프시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 90∼99퍼센트의 전류치의 검출에 의해 행하는 것을 특징으로 한다.

다음에, 본 발명의 실시예에 관하여 설명한다.

본 발명의 슬루레이트출력회로는, M0S트랜지스터에 의한 집적회로의 슬루레이트출력회로에 있어서, 입력펄스신호의 레벨이 천이한 시점으로부터의 소정기간은, 부하를 접속하는 출력트랜지스터에 대한 구동능력을 높이는 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 도면을 참조하여 설명한다.

도 1은 본 발명의 제 1 실시예를 나타내는 회로도이다. 본 실시예는, 입력펄스신호(V_in)를 출력트랜지스터(Q₀)에 의해서 증폭·반전하여 부하(R_L)에 공급하는 오픈·드레인형의 슬루레이트출력회로이고, 입력펄스신호(V_in)의 변화를 검출하여, 일정기간은 2개의 저항으로 출력트랜지스터(Q₀)를 구동한다. 출력트랜지스터(Q₀)는, N채널MOS이고, 그 게이트는 저항(R₀)을 개재하여 입력펄스신호(V_in)에 의해 구동되지만, 일정정기간은 저항(R₁)을 개재한 P채널트랜지스터(Q₁), 또는 저항(R₂)을 개재한 N채널트랜지스터(Q₂)에 의해서 구동된다. 출력트랜지스터(Q₀)의 드레인과 V_dd전원선의 사이에 부하(R_L)가 접속되며, 소오스는 접지된다.

지연회로(D₁)는, 출력트랜지스터(Q₀)의 턴온시에 있어서, 입력펄스신호(V_in)를 일정기간만큼 지연시켜, NAND게이트(G₁)에서 입력펄스신호(V_in)와 부정논리곱연산의 일측 입력이 되어, NAND게이트(G₁)의 출력은 P채널트랜지스터(Q₁)의 게이트로공급된다. 또한, 지연회로(D₂)는, 출력트랜지스터(Q₀)의 턴오프시에 있어서, 입력펄스신호(V_in)를 일정기간만큼 지연시켜, NOR게이트(G₂)에서 입력펄스신호(V_in)와 부정논리합연산의 일측 입력이 되어, NAND게이트(G₁)의 출력은 N채널트랜지스터(Q₂)의 게이트로 공급된다.

다음에, 도 2에 도시된 타이밍챠트를 참조하여 본 실시예의 동작을 설명한다. 우선 입력펄스신호(V_in)가 로우레벨인 동안은, N채널MOS인 출력트랜지스터(Q₀)는 오프상태가 되고, 출력전압(V_out)은 V_dd전원선의 전압이 된다. 이때, P채널트랜지스터(Q₁) 및 N채널트랜지스터(Q₂)는, 이하에 설명하는 이유에 의해 오프상태로 된다.

이 상태에서 입력펄스신호(V_in)가 로우레벨로부터 하이레벨로 천이되면, 지연회로(D₁)와 NAND게이트(G₁)에 의해 P채널트랜지스터(Q₁)의 게이트전압(V_a)은, 도 2에 도시된 바와 같이, 입력펄스신호(V_in)의 천이시점으로부터 일정한 기간(T₁)만큼 로우레벨이 된다. 이 기간(T₁)은 지연회로(D₁)의 지연시간에 해당한다. 이에 의해, 소오스가 V_cc전원선에 접속된 P채널트랜지스터(Q₁)는 그 기간(T₁)만 온상태가 되어, 저항(R₁)을 개재하여 출력트랜지스터(Q₀)의 게이트를 구동한다. 이 결과, 출력트랜지스터(Q₀)는, 기간(T₁)만큼은 저항(R₀)을 개재한 입력펄스신호(V_in)와, 저항(R₁)을 개재한 P채널트랜지스터(Q₁)의 드레인전압에 의해 구동되어, 게이트전압(V_gate)의 입상의 기울기가 커져, 출력트랜지스터(Q₀)의 입력용량의 충전도 급속히 행해진다. 이 때문에, 출력전압(V_out)의 입하시의 지연시간이 단축될 수 있다.

그러나, 기간(T₁)을 경과하면, P채널트랜지스터(Q₁)의 게이트전압(V_a)은 하이레벨로 되기 때문에, P채널트랜지스터(Q₁)는 오프상태가 되어, 출력트랜지스터(Q₀)는, 저항(R₀)을 개재한 입력펄스신호(V_in)만에 의해서 구동된다. 이 때문에, 출력트랜지스터(Q₀)의 게이트전압(V_gate)의 입상, 그에 따른 출력전압(V_out)의 입하의 기울기는 완만하게 된다. 이에 의해 슬루레이트기능을 발휘할 수 있는 것이다.

입력펄스신호(V_in)가 하이레벨로부터 로우레벨로 천이되는 경우에는, 지연회로(D₂)와 NOR게이트(G₂)에 의해 N채널트랜지스터(Q₂)의 게이트전압(V_b)은, 도 2에 도시된 바와 같이, 입력펄스신호(V_in)의 천이시점으로부터 일정한 기간(T₂)만큼 하이레벨이 된다. 이 기간(T₂)은 지연회로(D₂)의 지연시간에 해당한다. 이에 의해, N채널트랜지스터(Q₂)는 그 기간(T₂)만 온상태가 되어, 저항(R₂)을 개재하여 출력트랜지스터(Q₀)의 게이트를 구동한다. 이 결과, 출력트랜지스터(Q₀)는, 기간(T₂)만큼은, 저항(R₀)을 개재한 입력펄스신호(V_in)와, 저항(R₂)을 개재한 N채널트랜지스터(Q₂)의 드레인전압에 의해 구동되어, 게이트전압(V_gate)의 입하의 기울기는 커져, 출력트랜지스터(Q₀)의 입력용량의 방전도 급속히 행해진다. 이 때문에, 출력전압(V_out)의 입상시의 지연시간을 단축할 수 있다.

그러나, 기간(T₂)을 경과하면, N채널트랜지스터(Q₂)의 게이트전압(V_b)은 로우레벨이 되기 때문에, N채널트랜지스터(Q₂)는 오프상태가 되어, 출력트랜지스터(Q₀)는, 저항(R₀)을 개재한 입력펄스신호(V_in)만에 의해서 구동된다. 이 때문에, 출력트랜지스터(Q₀)의 게이트전압(V_gate)의 입하, 그에 따른 출력전압(V_out)의 입상의 기울기는 완만하게 된다. 이에 의해, 슬루레이트기능을 발휘할 수 있다.

본 실시예와는 달리, 출력트랜지스터(Q₀)의 게이트에 기생하는 입력용량을 저임피던스의 구동수단으로 구동하여, 지연시간을 더욱 단축시키는 것도 고려될 수 있다. 그렇지만, 출력트랜지스터(Q₀)의 게이트에 급속한 변화를 가하는 경우에는, 노이즈가 발생되기 쉽다. 또한, 구동수단의 구동능력이나 전압이 약간 변동되면, 구동수단 절환시에 출력트랜지스터(Q₀)의 출력전압이 크게 변동하는 것에 의해, 출력파형이 불연속으로 변화한다.

이에 대하여, 본 실시예에서는 고임피던스의 구동수단(R₀∼R₂)으로 출력트랜지스터(Q₀)의 입력용량을 충방전하도록 하기 때문에, 구동수단의 절환시에 발생하는 노이즈를 억제하는 것이 가능하고, 더욱이 출력파형의 불연속성을 저감할 수 있다.

도 3은 본 발명의 제 2 실시예를 나타내는 회로도이다. 본 실시예는, 출력트랜지스터(Q₀)를 정전류에 의해 구동하는 오픈·드레인형의 슬루레이트출력회로이고, 일정기간경과후의 출력트랜지스터의 구동의 절환은 출력트랜지스터(Q₀)의 게이트전압(V_gate)을 모니터하는 것에 의해 행하여 지는 점에서 특징이 있다.

즉, 비교기(CP₁)는 게이트전압(V_gate)과 레퍼런스전압(V_r1)을 비교하여, 도 4에 도시된 바와 같이, V_gate＜V_r1에서는 고문턱치신호(V_sh)를 로우레벨로 하여 P채널트랜지스터(Q₁₁)를 온상태, V_gate＞V_r1에서는 고문턱치신호(V_sh)를 하이레벨로 하여 P채널트랜지스터(Q₁₁)를 오프상태로 한다. 또한, 비교기(CP₂)는 게이트전압(V_gate)과 레퍼런스전압(V_r2)을 비교하여, 도 4에 도시된 바와 같이, V_gate＜V_r2에서는 저문턱치신호(V_sl)를 로우레벨로 하여 N채널트랜지스터(Q₂₁)를 오프상태, V_gate＞V_r2에서는 저문턱치신호(V_sl)를 하이레벨로 하여 N채널트랜지스터(Q₂₁)를 온상태로 한다. 또한, 도 3의 접속상태로부터 분명한 바와 같이, P채널트랜지스터(Q₁₁)가 온상태에서도 P채널트랜지스터(Q₁₀)가 오프상태이면, 출력트랜지스터(Q₀)는 정전류원(CS₁₁)으로부터의 전류에 의해서 구동되는 것은 없고, 마찬가지로, N채널트랜지스터(Q₂₁)가 온상태에서도 N채널트랜지스터(Q₂₀)가 오프상태이면, 출력트랜지스터(Q₀)는 정전류원(CS₂₁)으로부터의 전류에 의해 구동되는 것은 없다.

이 때, 입력펄스신호(V_in)가 로우레벨로부터 하이레벨로 천이하면, P채널트랜지스터(Q₁₀)는 온상태가 되어, P채널트랜지스터(Q₁₁)는 상술한 바와 같이 이미 온상태로 되어 있는 것으로부터, 출력트랜지스터(Q₀)의 입력용량은 정전류원(CS₁₀)으로부터의 전류와 정전류원(CS₁₁)으로부터의 정전류에 의해서 급속히 충전된다. 이에 의해, 게이트전압(V_gate)이 상승해서 V_gate＞V_r1이 되면, 비교기(CP₁)는 고문턱치신호(V_sh)를 하이레벨로 하여, P채널트랜지스터(Q₁₁)가 오프상태로 되기 때문에, P채널트랜지스터(Q₁₀)만에 의해서 출력트랜지스터(Q₀)가 구동된다.

또한, 입력펄스신호(V_in)가 하이레벨에서 로우레벨로 천이하면, N채널트랜지스터(Q₂₁)는 온상태가 되어, N채널트랜지스터(Q₂₁)는 상술한 바와 같이 이미 온상태로 되어 있는 것으로부터, 출력트랜지스터(Q₀)의 입력용량은 정전류원(CS₂₀)으로부터의 전류와 정전류원(CS₂₁)으로부터의 전류에 의해서 급속히 방전된다. 이에 의해, 게이트전압(V_gate)이 하강해서, V_gate≤V_r2이 되면, 비교기(CP₂)는 저문턱치신호(V_sl)를 로우레벨로 하여, N채널트랜지스터(Q₂₁)가 오프상태로 되기 때문에, N채널트랜지스터(Q₂₀)만에 의해서 출력트랜지스터(Q₀)가 구동된다.

상술한 바에 따르면, 본 실시예에 있어서도, 제 1 실시예와 마찬가지로 지연시간을 단축하고, 또한 입하시간과 입상시간이 완만한 출력전압(V_out)을 얻을 수 있다. 또, 지연시간이란, 턴온시에는, 입력펄스신호(V_in)가 로우레벨에서 하이레벨로된 시점으로부터, 출력전압(V_out)이 하이레벨의 90％에까지 하강한 시점까지의 시간(tPD_r), 턴오프시에는, 입력펄스신호(V_in)가 하이레벨로에서 로우레벨이 된 시점으로부터, 출력전압(V_out)이 로우레벨로부터 하이레벨의 10％에까지 상승한 시점까지의 시간(tPD_f)을 말한다.

여기에서, 레퍼런스전압(V_r1,V_r2)과 출력트랜지스터(Q₀)의 드레인전류(I_D)의 관계를 도 5에 나타낸다. 도 5의 횡축은 출력트랜지스터(Q₀)의 게이트·소스간 전압(V_GS)이고, 종축은 드레인전류(I_D)이며, 출력트랜지스터(Q₀)가 온되었을 때 부하(R_L)에 흐르는 전류(I_out)를 I_m(100％)으로 하면, 레퍼런스전압(V_r1)은 I_m×x, ···으로서 주어진다. 여기에서, x를 작게 하면 지연시간은 길어지고, x를 크게하면 P채널트랜지스터(Q₁₁)는 온/오프시의 출력트랜지스터(Q₀)의 출력전류의 변화가 커지게 된다. 따라서, 지연시간을 단축함과 동시에, P채널트랜지스터(Q₁₁)가 온/오프하더라도, 출력트랜지스터(Q₀)의 출력전류의 변화를 10％ 이내로 억제하기 위해서는 x를 1∼l0％, 바람직하게는 1∼5％로 한다.

또한, 도 6에, 출력트랜지스터(Q₀)의 게이트전압(V_GS)을 변화시켰을 때의 드레인전압(V_DS)와 드레인전류(I_D)의 관계를 나타냄과 동시에, 출력트랜지스터(Q₀)의 드레인에 부하(R_L)를 접속하였을 때의 부하곡선을 나타낸다. 이 도면으로부터, 게이트전압(V_GS)이 결정되면, 부하곡선상의 점이 결정되어, 그 때의 드레인전압(V_DS)과 드레인전류(I_D)가 구해진다. 또한, 게이트전압(V_GS)이 예컨대 2.5V이상으로 되더라도, 출력전류는 거의 변화하지 않는 것을 알 수 있다. 전원전압(V_cc)이 5V라고 하면, 게이트전압(V_gate)이 5V에서 2.5V까지 변화하여도, 출력전류(I_out)는 거의 변화하지 않기 때문에, 지연시간이 길어진다. 또한, 게이트전압(V_GS)이 2.5V이하에서 N채널트랜지스터(Q₂₁)를 온/오프시키면, 출력트랜지스터(Q₀)의 출력전류의 변화는 크지 않다. 다시말하면, y를 크게하면 지연시간이 길어지고, y를 작게 하면 N채널트랜지스터(Q₂₁)가 온/오프하였을 때의 출력트랜지스터(Q₀)의 출력전류의 변화가 커진다. 따라서, 지연시간을 단축함과 동시에, N채널트랜지스터(Q₂₁)가 온/오프하여도, 출력트랜지스터(Q₀)의 출력전류의 변화를 10％이내로 억제하기 위해서는, y를 90∼99％, 바람직하게는 95％∼99％로 한다.

또한, 레퍼런스전압(V_r1,V_r2)는, 예컨대, 기준전압발생회로로부터 부가되도록 하면, 절환을 위한 전압을 정확하게 설정할 수 있다.

본 실시예에서는, 출력트랜지스터(Q₀)의 게이트전압(V_gate)에 의해서, P채널트랜지스터(Q₁₁) 및 N채널트랜지스터(Q₂₁)이 절환되는 점을 제어하도록 하였기 때문에, 제 1 실시예에 비하여, 지연시간의 변동을 저감할 수 있다.

도 7은 본 발명의 제 3 실시예를 나타내는 회로도이다. 본 실시예는, 출력트랜지스터(Q₀)의 구동전류를 절환하는 데, 부하(R_L)를 흐르는 출력전류에 비례하는 전류를 검출하여 사용하고, 또한 도 3에 도시된 정전류원(CS₁₀, CS₁₁, CS₂₀, CS₂₁)의 구체예로서, M0S트랜지스터를 사용한 경우를 나타내며, 또한 비교기(CP₁, CP₂)에 있어서의 레퍼런스전압(V_r1,V_r2)으로 MOS트랜지스터의 문턱치전압을 이용한 것이다.

즉, 저항(R₄) 및 N채널트랜지스터(Q₂₆)를 출력전원선과 접지의 사이에, 부하(R_L)와 출력트랜지스터(Q₀)에 병렬이 되도록 접속한다. N채널트랜지스터(Q₂₆)는 게이트와 소오스가 출력트랜지스터(Q₀)와 공통접속되어 동시에 구동된다. 또한, 출력트랜지스터(Q₀)와 N채널트랜지스터(Q₂₆)는 트랜지스터구조(미도시)가 서로 동일한 형상으로, 채널폭(W)이 출력트랜지스터(Q₀) : N채널트랜지스터(Q₂₆) = A : 1이다. 따라서, 저항(R₄)에는 출력전류에 비례한 소전류(I_out/A)가 흐르기 때문에, 저항(R₄)과 N채널트랜지스터(Q₂₆)의 드레인의 접속점의 전압(V_SO)은, V_SO= V_cc- I_out/A×R₄로 표시되어, 이것을 비교기(CP₁, CP₂)의 부극단자에 접속하면, 게이트전압(V_gate)을 비교기(CP₁, CP₂)의 정극단자에 접속한 도 3의 예와 동등하게 된다.

또한, P채널트랜지스터(Q₁₂, Q₁₃, Q₁₄) 및 N채널트랜지스터(Q₂₂, Q₂₃,Q₂₄)는 각각 커런트미러에 의한 정전류회로를 구성한다. 이 때, P채널트랜지스터(Q₁₄), N채널트랜지스터(Q₂₄, Q₂₅)의 각 게이트·드레인간 전압을 V_TP, V_TN으로 하면, 저항(R₃)을 흐르는 기준전류는 I_const= (V_cc-V_TP-2·V_TN) /R₃로 된다. 그리고, P채널트랜지스터(Q₁₂, Q₁₃)가 온상태일 때는, 각각이 이 전류(I_const)에 비례하는 전류를 흘리는 것으로 된다. 또한, 마찬가지로, N채널트랜지스터(Q₂₂, Q₂₃)가 온상태일 때에는, 각각이 이 전류(I_const)에 비례하는 전류를 흘리는 것으로 된다. 여기에서, 각각의 트랜지스터(Q₁₂, Q₁₃, Q₁₄및 Q₂₂, Q₂₃,Q₂₄)의 트랜지스터의 면적비를 변경하는 것으로, 각 트랜지스터(Q₁₂, Q₁₃및 Q₂₂, Q₂₃)에 흐르는 전류를 변화할 수 있다.

또한, P채널트랜지스터(Q₁₄), 저항(R₃), N채널트랜지스터(Q₂₅, Q₂₄)는 V_cc전원선의 전압(V_cc)을 분압하여, 비교기(CP₁)와 비교기(CP₂)의 각 정극단자에 레퍼런스전압을 공급하도록 구성된다. 즉, 비교기(CP₁)의 레퍼런스전압은, N채널트랜지스터(Q₂₅)의 게이트전압, 비교기(CP₂)의 레퍼런스전압은 N채널트랜지스터(Q₂₄)의 게이트전압으로 되어있다.

더욱이, 비교기(CP₁, CP₂)에 있어서의 레퍼런스전압과의 비교에 공통되는 전압은, 출력트랜지스터(Q₀)와 근접하여 레이아웃되는 N채널트랜지스터(Q₂₆)의 게이트전압의 역상전압인 것으로부터, 출력트랜지스터(Q₀)의 문턱치전압이 변동되어도, N채널트랜지스터(Q₂₆)의 문턱치전압도 그것에 따라서 시프트하기 때문에, 구동전류의 절환포인트를 보정하여, 안정한 동작을 보증할 수 있다.

본 실시예에서는, 레퍼런스전압(V_r1,V_r2)과 커런트미러의 기준전류(I_const)를 동일한 트랜지스터(Q₁₄, Q₂₄,Q₂₅)로 출력하도록 하였지만, 별개로 구성되는 것도 가능하다. 또한, 레퍼런스전압(V_r1,V_r2)을 밴드갭형의 기준전압발생회로로, 기준전류(I_const)를 밴드갭형의 기준전류발생회로에서 발생하도록 하는 것도 가능하다.

이에 의해서, 본 실시예에서는, 출력트랜지스터(Q₀)의 출력전류(I_out)에 비례하는 전류를 검출하여, 이 전류에 의해서, P채널트랜지스터(Q₁₁) 및 N채널트랜지스터(Q₂₁)가 절환되는 점을 제어하도록 하였기 때문에, 제 2 실시예와 비교하여, 출력트랜지스터(Q₀)의 문턱치의 변동에 의한 지연시간의 변동이 저감될 수 있다.

도 8은 본 발명의 제 4 실시예를 나타내는 회로도이다. 본 실시예는, 출력트랜지스터(Q₀)의 구동전류의 2회 절환하기 위하여, 2개의 정전류원(CS₃, CS₄)과, 그의 제어용의 2개의 N채널트랜지스터(Q₃, Q₄)와, 정전류원(CS₃, CS₄)의 출력을 정전류원(CS₁₁, CS₁₂)에 접속하는 2개의 인버터(I₃, I₄)를 설치한다. 여기에서, N채널트랜지스터(Q₃,Q₄)는, 제 3 실시예와 동일하고, 출력트랜지스터(Q₀)와트랜지스터구조(미도시)가 서로 동일한 형상으로, 채널폭(W)이 출력트랜지스터(Q₀) : N채널트랜지스터(Q₃, Q₄)= A : 1로 한다. 또한, 각 트랜지스터의 게이트와 소오스는 공통접속되어, 출력전류에 비례한 전류 A ×I_out가 트랜지스터(Q₃,Q₄)에 흐른다.

정전류원(CS₃, CS₄)이 흘리는 정전류(I₁, I₂)는, 출력트랜지스터(Q₀)가 온으로 되었을 때의 출력전류(I_out)의 진폭을 I_m, N채널트랜지스터(Q₃,Q₄)의 채널폭과 출력트랜지스터(Q₀)의 채널폭의 비율을 1 : A로 하면, 다음의 수학식을 만족하도록 설정된다.

AI₁= I_m×x

AI₂= I_m×y

여기에서, 제 2 실시예와 같이 0.01 ≤x ≤0.10, 바람직하게는 0.01 ≤x ≤0.05, 바람직하게는 0.95 ≤y ≤0.95로 한다.

입력펄스신호(V_in)가 로우레벨인 동안은, P채널트랜지스터(Q₁₀)가 오프상태, N채널트랜지스터(Q₂₀)는 온상태이고, 출력트랜지스터(Q₀)의 게이트전압은 저전압이다. 따라서, N채널트랜지스터(Q₃,Q₄)는 오프상태 이기 때문에, 정전류원(CS₃, CS₄)의 각 출력은 고전압이고, P채널트랜지스터(Q₁₁)는 온상태, N채널트랜지스터(Q₂₁)는 오프상태로 된다.

이 상태에서, 입력펄스신호(V_in)가 로우레벨에서 하이레벨로 천이하면, P채널트랜지스터(Q₁₀)는 온상태, N채널트랜지스터(Q₂₀)는 오프상태로 되어, 출력트랜지스터(Q₀)는 정전류원(CS₁₀)으로부터의 정전류와 정전류원(CS₁₁)으로부터의 정전류에 의해 구동된다. 이 결과, 출력트랜지스터(Q₀)의 입력용량은 급속히 충전되어, 게이트전압이 상승한다. 이 때문에, N채널트랜지스터(Q₃,Q₄)는 온상태로 되어, 정전류원(CS₃, CS₄)이 전류를 흘리기 시작한다. N채널트랜지스터(Q₃)를 흐르는 전류가 정전류원(CS₃)의 전류(I₁)의 값을 초과하면, 인버터(I₃)의 입력이 로우레벨이 되어, P채널트랜지스터(Q₁₁)는 오프상태로 되고, 그 후에, 출력트랜지스터(Q₀)는 정전류원(CS₁₀)으로부터의 정전류에 의해서만 구동된다. 게이트전압은, 더욱 상승하여, 출력전류(I_out)가 증대하여 N채널트랜지스터(Q₄)를 흐르는 전류가 정전류원(CS₄)의 전류(I₂)의 값을 초과하면, 인버터(I₄)의 입력이 로우레벨이 되어, N채널트랜지스터(Q₂₁)가 온상태로 된다.

이 상태에서, 입력펄스신호(V_in)가 하이레벨에서 로우레벨로 천이하면, P채널트랜지스터(Q₁₀)는 오프상태, N채널트랜지스터(Q₂₀)는 온상태로 되어, 출력트랜지스터(Q₀)는 정전류원(CS₂₀, CS₂₁)에 의해 구동되어, 그의 입력용량은 급속하게 방전한다. 출력전류(I_out)가 감소하기 시작하여, 정전류원(CS₄)의 전류가 전술한 I₂의 값으로 되면 N채널트랜지스터(Q₂₁)는 오프상태로 되어, 그 다음은, 출력트랜지스터(Q₀)는 정전류원(CS₂₀)으로부터의 전류에 의해서만 구동된다.

본 실시예는, 제 3 실시예와 동일하게, 출력트랜지스터(Q₀)의 문턱치가 제조공정에서 변동하더라도, P채널트랜지스터(Q₁₁) 및 N채널트랜지스터(Q₂₁)이 절환되는 점의 변동을 저감할 수 있고, 그 결과, 지연시간의 변동을 저감할 수 있다. 예컨대, P채널트랜지스터(Q₁₁)의 절환점에 있어서는, 트랜지스터(Q₀, Q₃)의 채널폭의 비와, 정전류원(CS₃)의 전류값(I₁)으로 결정된다. 트랜지스터(Q₀, Q₃)의 채널폭의 비는, 인접하여 배치하는 것으로서, 제조공정에서의 변동을 저감할 수 있다. 정전류원(CS₃)과 정전류원(CS₁₁)을 동일한 전류원을 갖는 커런트미러회로로 구성하는 것에 의해, 동일한 경향으로 변동하도록 할 수 있다. 즉, 정전류원(CS₃)이 커지면, 정전류원(CS₁₁)도 커지는 방향으로 변동한다. 이 때, 정전류원(CS₃)의 전류값(I₁)이 커지는 방향으로 변동한 경우, 트랜지스터(Q₃)에 많은 전류를 흘릴 때까지 절환되지 않기 때문에, 트랜지스터(Q₁₁)가 절환되는 점은 늦어진다. 그러나, 정전류원(CS₁₁)도 커지는 방향으로 변동하기 때문에, 출력트랜지스터(Q₀)의 입력용량을 구동하는전류량도 증가되고, 급속하게 충전되게 된다. 이 결과, 정전류원(CS₃)과 정전류원(CS₁₁)의 전류가 변동하더라도 지연시간의 변동은 저감할 수 있다.

도 9는 본 발명의 제 5 실시예를 나타내는 회로도이다. 본 실시예는, 제 1 실시예 ∼ 제 4 실시예가 출력트랜지스터(Q₀)에 l개의 N채널트랜지스터(Q₂)를 사용한 것에 대하여, P채널트랜지스터(Q₁)와 N채널트랜지스터(Q₂)를 사용한 CM0S구성으로 한 점에서 상이하다. 또한, 양도면에 있어서 동일한 기능의 구성요소에는 동일한 참조부호를 부여하였기 때문에, 도 8과 도 3을 대비하여 상이점을 명확하게 하였다.

도 9에 있어서의 P채널트랜지스터(Q₅)는, N채널트랜지스터(Q₂)가 온상태로 되면 P채널트랜지스터(Q₁)를 오프상태로 하고, 또한 N채널트랜지스터(Q₆)는, P채널트랜지스터(Q₁)가 온상태로 되면 N채널트랜지스터(Q₂)를 오프상태로 하는 역할을 한다. 이에 의해, P채널트랜지스터(Q₁)와 N채널트랜지스터(Q₂)의 양쪽이 동시에 온상태로 되어, 전원선으로부터 접지선으로의 관통전류가 흐르는 것이 방지된다.

이 결과, 입력펄스신호(V_in)가 로우레벨에서 하이레벨로 천이하는 경우에는, N채널트랜지스터(Q₂)가 온상태, P채널트랜지스터(Q₁)가 오프상태로 되어 출력전압(V_out)이 입하, 또한 입력펄스신호(V_in)가 하이레벨에서 로우레벨로 천이한경우에는, P채널트랜지스터(Q₁)가 온상태, N채널트랜지스터(Q₂)가 오프상태로 되어 출력전압(V_out)이 입상된다.

또한, 제 2 ∼ 제 5 실시예에서는, P채널트랜지스터(Q₁₁) 및 N채널트랜지스터(Q₂₁)의 절환의 검출을 동일한 종류의 회로에서 행하도록 하였지만, 이들의 회로를 적절하게 조합하여 구성하는 것도 가능하다. 예컨대, 귀환회로로서, 턴온시는 출력트랜지스터(Q₀)의 게이트전압(V_gate)에서 검출하고, 턴오프시는 출력트랜지스터(Q₀)의 전류(I_out)에서 검출되도록 하는 것도 가능하다.

본 발명은, 상술한 바와 같이, 입력펄스신호의 레벨이 천이한 시점으로부터의 짧은 일정기간만큼은, 출력트랜지스터에 대한 구동능력을 높이기 때문에, 턴온시 또는 턴오프시의 지연시간을 단축할 수 있음과 동시에, 상기 일정기간경과후는 구동능력을 낮게 하기 때문에, 출력파형의 입상시간 및 입하시간을 늦춘 슬루레이트기능도 발휘할 수 있는 효과를 갖는다.

또한, 본 발명에서는, 상기 구동능력의 절환을 출력트랜지스터의 턴온시 전으로 하였기 때문에, 이 절환에 따른 노이즈가 출력파형으로 표시되지 않는 양질의 출력을 얻을 수 있는 효과가 있다.

Claims

M0S트랜지스터에의한 집적회로의 슬루레이트출력회로에 있어서, 입력펄스신호의 레벨이 천이한 시점으로부터의 소정의 기간은 부하를 접속하는 출력트랜지스터에 대하는 구동능력을 높이는 것을 특징으로 하는 슬루레이트출력회로.
제 1 항에 있어서, 상기 소정기간은 상기 출력트랜지스터를 구동하기 위한 제 1 구동원과 제 2 구동원을 사용하고, 그 외의 기간은 제 1 구동원만을 사용하는 것을 특징으로 하는 슬루레이트출력회로.
제 2 항에 있어서, 상기 제 1 구동원은, 상기 입력펄스신호의 발생원과, 해당 입력펄스신호의 입력단자와 상기 출력트랜지스터의 게이트사이에 삽입된 저항으로 구성되고, 상기 제 2 구동원은, 상기 입력펄스신호로부터 생성된 상기 소정기간과 동일한 펄스폭의 펄스에 의해서 활성화되는 M0S트랜지스터와, 해당 M0S트랜지스터의 드레인과 상기 출력트랜지스터의 게이트의 사이에 삽입된 저항으로 구성되는 것을 특징으로 하는 슬루레이트출력회로.
제 3 항에 있어서, 상기 출력트랜지스터와, 해당 출력트랜지스터의 턴오프시에 활성화되는 상기 제 2 구동원의 M0S트랜지스터는 N채널MOS이고, 상기 출력트랜지스터의 턴온시에 활성화되는 상기 제 2 구동원의 M0S트랜지스터는 P채널MOS인 것을 특징으로 하는 슬루레이트출력회로.
제 3 항에 있어서, 상기 펄스는, 상기 입력펄스신호를 상기 소정기간만큼 지연시키는 지연회로와, 해당 지연회로의 출력과 상기 입력펄스신호의 논리곱연산을 행하는 회로 또는 논리합연산을 행하는 회로에서 생성되는 것을 특징으로 하는 슬루레이트출력회로.
제 2 항에 있어서, 상기 제 1 구동원 및 제 2 구동원은 정전류원이고, 또한 제 2 구동원으로부터의 전류를 제어하는 제 2 MOS트랜지스터와, 제 1 구동원으로부터의 전류 및 제 2 구동원으로부터의 전류를 제어하는 상기 제 2 M0S트랜지스터와 동극성의 제 1 M0S트랜지스터를 설치하는 것을 특징으로 하는 슬루레이트출력회로.
제 6 항에 있어서, 상기 정전류원을 커런트미러회로로 구성하는 것을 특징으로 하는 슬루레이트출력회로.
제 6 항에 있어서, 상기 제 2 M0S트랜지스터의 제어는, 상기 출력트랜지스터의 게이트전압을 검출하여, 레퍼런스전압과의 비교에 의해서 행해지는 것을 특징으로 하는 슬루레이트출력회로.
제 6 항에 있어서, 상기 제 2 M0S트랜지스터의 제어는, 상기 출력트랜지스터의 드레인전류에 비례하는 소전류를 검출하여, 해당 소전류에 비례하는 전압과 레퍼런스전압의 비교, 또한 해당 소전류와 레퍼런스전류의 비교에 의해서 행해지는 것을 특징으로 하는 슬루레이트출력회로.
제 8 항에 있어서, 상기 레퍼런스전압은, 상기 출력트랜지스터의 턴온시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 1 ~ 10퍼센트의 드레인전류를 흘리는 게이트전압값, 또한 상기 출력트랜지스터의 턴오프시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 90 ~ 99퍼센트의 드레인전류를 흘리는 게이트전압값으로 설정되는 것을 특징으로 하는 슬루레이트출력회로.
제 6 항에 있어서, 상기 제 2 M0S트랜지스터의 제어는, 상기 출력트랜지스터의 턴온시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 1 ~ 10퍼센트의 전류값의 검출, 또한 또한 상기 출력트랜지스터의 턴오프시에 대하여는, 해당 출력트랜지스터의 드레인전류의 진폭의 90 ~ 99퍼센트의 전류값의 검출에 의해 행해지는 것을 특징으로 하는 슬루레이트출력회로.
제 1 항에 있어서, 상기 출력트랜지스터는, 전원선과 드레인사이에 부하를 접속하고, 소오스가 접지선에 접속되는 것을 특징으로 하는 슬루레이트출력회로.
제 1 항에 있어서, 상기 출력트랜지스터는, 소오스가 전원선에 접속된P채널M0S트랜지스터와, 소오스가 접지선에 접속된 N채널M0S트랜지스터로 구성되고, 양 M0S트랜지스터의 드레인끼리 접속되고, 해당 접속점에 부하를 접속한 것을 특징으로 하는 슬루레이트출력회로.