JP5332802B2 - 低速ドライバ回路 - Google Patents
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Description
入力信号に応答して出力端子を駆動するドライバ回路において,
電源電圧(Vdd)と基準電圧(Vss)との間に直列に設けられた第1導電型の第1のトランジスタ(P1)と第2導電型の第2のトランジスタ(N2)とを有し,前記第1,第2のトランジスタの接続点が前記出力端子である出力トランジスタ回路と,
前記入力信号に応答して前記第1のトランジスタ(P1)のゲートを駆動する第1のプリバッファ回路と,
前記入力信号に応答して前記第2のトランジスタ(N2)のゲートを駆動する第2のプリバッファ回路とを有し,
前記第1のプリバッファ回路は,前記入力信号がゲートに供給され前記第1のトランジスタ(P1)のゲートを駆動する前記第1導電型の第3のトランジスタ(P3)と前記第2導電型の第4のトランジスタ(N4)と,前記第4のトランジスタと前記基準電圧(Vss)との間に設けられた第1の電流源(N5)と,前記電源電圧(Vdd)と第3のトランジスタ(P3)との間に設けられダイオード接続された前記第1導電型の第5のトランジスタ(P21)とを有し,
前記第2のプリバッファ回路は,前記入力信号がゲートに供給され前記第2のトランジスタ(N2)のゲートを駆動する前記第1導電型の第6のトランジスタ(P6)と前記第2導電型の第7のトランジスタ(N7)と,前記第6のトランジスタと前記電源電圧(Vdd)との間に設けられた第2の電流源(P8)と,前記基準電圧(Vss)と第7のトランジスタ(N7)との間に設けられダイオード接続された前記第2導電型の第8のトランジスタ(N22)とを有することを特徴とするドライバ回路。
付記1において,
出力ハイインピーダンス状態時に,前記第1のトランジスタ(P1)と第2のトランジスタ(N2)とは共にオフ状態になり,出力ドライブ状態時に,前記第1のトランジスタ(P1)と第2のトランジスタ(N2)とは,前記入力信号のレベルに応じて,オン状態とオフ状態もしくはオフ状態とオン状態になり,
前記第1のプリバッファ回路は,さらに,前記電源電圧(Vdd)と第3のトランジスタ(P3)との間に前記第5のトランジスタ(P21)と並列に設けられ,前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第1導電型の第9のトランジスタ(P23)を有し,
前記第2のプリバッファ回路は,さらに,前記基準電圧(Vss)と第7のトランジスタ(N7)との間に前記第8のトランジスタ(N22)と並列に設けられ,前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第2導電型の第10のトランジスタ(N24)を有することを特徴とするドライバ回路。
付記2において,
前記出力ハイインピーダンス状態時に,前記第1のトランジスタ(P1)のゲートは前記電源電圧(Vdd)に維持され,前記第2のトランジスタ(N2)のゲートは前記基準電圧(Vss)に維持されることを特徴とするドライバ回路。
付記1または2において,
出力ハイインピーダンス状態時に,前記第1のトランジスタ(P1)と第2のトランジスタ(N2)とは共にオフ状態になり,出力ドライブ状態時に,前記第1のトランジスタ(P1)と第2のトランジスタ(N2)とは,前記入力信号のレベルに応じて,オン状態とオフ状態もしくはオフ状態とオン状態になり,
前記第1のプリバッファ回路は,さらに,前記第1の電流源(N5)に並列に設けられた前記第2導電型の第1の補助トランジスタ(N10)と,前記第1のトランジスタのゲートの電位が前記電源電圧(Vdd)の電位から前記第1導電型のトランジスタの閾値電圧低い電位まで低下する時に前記第1の補助トランジスタをオンにし,前記閾値電圧低い電位よりさらに低くなると前記第1の補助トランジスタをオフにする第1の検出回路(33A)とを有し,
前記第2のプリバッファ回路は,さらに,前記第2の電流源(P8)に並列に設けられた前記第1導電型の第2の補助トランジスタ(P11)と,前記第2のトランジスタのゲートの電位が前記基準電圧(Vss)の電位から前記第2導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記第2の補助トランジスタをオンにし,前記閾値電圧高い電位よりさらに高くなると前記第2の補助トランジスタをオフにする第2の検出回路(34A)とを有することを特徴とするドライバ回路。
付記4において,
前記第1,第2の検出回路(33A,34A)は,前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから少なくとも前記入力信号が最初に切り替わる時は,イネーブル状態に制御され,前記第1,第2の補助トランジスタのオン,オフを制御することを特徴とするドライバ回路。
付記5において,
前記第1,第2の検出回路は,前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後は,ディセーブル状態に制御され,前記第1,第2の補助トランジスタはオフに維持されることを特徴とするドライバ回路。
付記5において,
前記第1,第2の検出回路は,前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後も,イネーブル状態に制御されることを特徴とするドライバ回路。
付記5において,
前記第1,第2の検出回路は,前記出力ハイインピーダンス状態では,ディセーブル状態に制御され,前記出力ドライブ状態に切り替わるときに,イネーブル状態に切り換えられることを特徴とするドライバ回路。
付記1において,
前記第1,第2の電流源は,カレントミラー回路により所定の電流値に設定されていることを特徴とするドライバ回路。
付記1において,
前記第1のトランジスタと第5のトランジスタは,チャネルとソースとが前記電源電圧に直接接続され,
前記第2のトランジスタと第8のトランジスタは,チャネルとソースとが前記基準電圧に直接接続されていることを特徴とするドライバ回路。
入力信号に応答して出力端子を駆動するドライバ回路において,
電源電圧(Vdd)と基準電圧(Vss)との間に直列に設けられた第1導電型の第1のトランジスタ(P1)と第2導電型の第2のトランジスタ(N2)とを有し,前記第1,第2のトランジスタの接続点が前記出力端子である出力トランジスタ回路と,
前記入力信号に応答して前記第1のトランジスタ(P1)のゲートを駆動する第1のプリバッファ回路と,
前記入力信号に応答して前記第2のトランジスタ(N2)のゲートを駆動する第2のプリバッファ回路とを有し,
前記第1のプリバッファ回路の前記電源電圧側に第1の導電型の第1のダイオード接続トランジスタを有し,前記第1のトランジスタと第1のダイオード接続トランジスタとは,そのチャネルとソースが直接前記電源電圧に接続され,
前記第2のプリバッファ回路の前記基準電圧側に第2導電型の第2のダイオード接続トランジスタを有し,前記第2のトランジスタと第2のダイオード接続トランジスタとは,そのチャネルとソースが直接前記基準電圧に接続されていることを特徴とするドライバ回路。
入力信号に応答して出力端子を駆動するドライバ回路において,
前記出力端子と基準電圧(Vss)との間に設けられた第2導電型の出力トランジスタ(N2)と,
前記入力信号に応答して前記出力トランジスタ(N2)のゲートを駆動するプリバッファ回路とを有し,
前記プリバッファ回路は,前記入力信号がゲートに供給され前記出力トランジスタ(N2)のゲートを駆動する第1導電型の第6のトランジスタ(P6)と前記第2導電型の第7のトランジスタ(N7)と,前記第6のトランジスタと電源電圧(Vdd)との間に設けられた電流源(P8)と,前記基準電圧(Vss)と第7のトランジスタ(N7)との間に設けられダイオード接続された前記第2導電型の第8のトランジスタ(N22)とを有することを特徴とするドライバ回路。
付記12において,
出力ハイインピーダンス状態時に,前記出力トランジスタ(N2)はオフ状態になり,出力ドライブ状態時に,前記出力トランジスタ(N2)は,前記入力信号のレベルに応じて,オン状態もしくはオフ状態になり,
前記プリバッファ回路は,さらに,前記基準電圧(Vss)と第7のトランジスタ(N7)との間に前記第8のトランジスタ(N22)と並列に設けられ,前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第2導電型の第10のトランジスタ(N24)を有することを特徴とするドライバ回路。
付記13において,
前記出力ハイインピーダンス状態時に,前記出力トランジスタ(N2)のゲートは前記基準電圧(Vss)に維持されることを特徴とするドライバ回路。
付記12または13において,
出力ハイインピーダンス状態時に,出力トランジスタ(N2)はオフ状態になり,出力ドライブ状態時に,前記出力トランジスタ(N2)は,前記入力信号のレベルに応じて,オン状態もしくはオフ状態になり,
前記プリバッファ回路は,さらに,前記電流源(P8)に並列に設けられた前記第1導電型の補助トランジスタ(P11)と,前記出力トランジスタのゲートの電位が前記基準電圧(Vss)の電位から前記第2導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記補助トランジスタをオンにし,前記閾値電圧高い電位よりさらに高くなると前記補助トランジスタをオフにする検出回路(34A)とを有することを特徴とするドライバ回路。
付記15において,
前記検出回路(34A)は,前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから少なくとも前記入力信号が最初に切り替わる時は,イネーブル状態に制御され,前記補助トランジスタのオン,オフを制御することを特徴とするドライバ回路。
付記16において,
前記検出回路は,前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後は,ディセーブル状態に制御され,前記補助トランジスタはオフに維持されることを特徴とするドライバ回路。
付記16において,
前記検出回路は,前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後も,イネーブル状態に制御されることを特徴とするドライバ回路。
P3:第3のトランジスタ N4:第4のトランジスタ
P21:第5のトランジスタ P6:第6のトランジスタ
N7:第7のトランジスタ N22:第8のトランジスタ
12:ドライバ回路 PR1:第1のプリバッファ回路
PR2:第2のプリバッファ回路 P23:第9のトランジスタ
N24:第10のトランジスタ 32:補助回路
33A:第1の検出回路 34A:第2の検出回路
Claims (10)
- 電源電圧と基準電圧との間に直列に設けられた第1導電型の第1のトランジスタと第2導電型の第2のトランジスタとを含み,前記第1,第2のトランジスタの接続点から出力信号を出力する出力トランジスタ回路と,
入力信号がゲート端子に入力され,前記第1のトランジスタのゲート端子を駆動する前記第1導電型の第3のトランジスタと前記第2導電型の第4のトランジスタと,前記第4のトランジスタと前記基準電圧との間に設けられた第1の電流源と,前記電源電圧と前記第3のトランジスタとの間に設けられダイオード接続された前記第1導電型の第5のトランジスタと,前記電源電圧と前記第3のトランジスタとの間に前記第5のトランジスタと並列に設けられた前記第1導電型の第9のトランジスタとを含む第1のプリバッファ回路と,
前記入力信号がゲート端子に入力され,前記第2のトランジスタのゲート端子を駆動する前記第1導電型の第6のトランジスタと前記第2導電型の第7のトランジスタと,前記第6のトランジスタと前記電源電圧との間に設けられた第2の電流源と,前記基準電圧と第7のトランジスタとの間に設けられダイオード接続された前記第2導電型の第8のトランジスタと,前記基準電圧と前記第7のトランジスタとの間に前記第8のトランジスタと並列に設けられた前記第2導電型の第10のトランジスタとを含む第2のプリバッファ回路とを有し,
前記第9および第10のトランジスタは,前記第1のトランジスタと前記第2のトランジスタとが共にオフ状態となる出力ハイインピーダンス状態時に導通され,前記第1のトランジスタと前記第2のトランジスタとが前記入力信号に応じてオン状態とオフ状態もしくはオフ状態とオン状態になる出力ドライブ状態時に非導通となる
ことを特徴とするドライバ回路。 - 前記出力ハイインピーダンス状態時に,前記第1のトランジスタのゲート端子は前記電源電圧に維持され,前記第2のトランジスタのゲート端子は前記基準電圧に維持されることを特徴とする請求項1に記載のドライバ回路。
- 前記第1のプリバッファ回路は,さらに,前記第1の電流源に並列に設けられた前記第2導電型の第1の補助トランジスタと,前記第1のトランジスタのゲート端子の電位が前記電源電圧の電位から前記第1導電型のトランジスタの閾値電圧低い電位まで低下する時に前記第1の補助トランジスタをオン状態にし,前記閾値電圧低い電位よりさらに低くなると前記第1の補助トランジスタをオフにする第1の検出回路とを有し,
前記第2のプリバッファ回路は,さらに,前記第2の電流源に並列に設けられた前記第1導電型の第2の補助トランジスタと,前記第2のトランジスタのゲート端子の電位が前記基準電圧の電位から前記第2導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記第2の補助トランジスタをオン状態にし,前記閾値電圧高い電位よりさらに高くなると前記第2の補助トランジスタをオフ状態にする第2の検出回路とを有することを特徴とする請求項1に記載のドライバ回路。 - 前記第1,第2の検出回路は,前記出力ハイインピーダンス状態から前記出力ドライブ状態に切り替わってから少なくとも前記入力信号が最初に切り替わる時にイネーブル状態に制御され,前記第1,第2の補助トランジスタのオン状態,オフ状態を制御することを特徴とする請求項3に記載のドライバ回路。
- 前記第1,第2の検出回路は,前記出力ハイインピーダンス状態から前記出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後は,ディセーブル状態に制御され,前記第1,第2の補助トランジスタはオフ状態に維持されることを特徴とする請求項4に記載のドライバ回路。
- 前記第1,第2の検出回路は,前記出力ハイインピーダンス状態から前記出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後も,イネーブル状態に制御されることを特徴とする請求項4に記載のドライバ回路。
- 出力端子と基準電圧との間に設けられた第2導電型の出力トランジスタと,
入力信号がゲート端子に入力され,前記出力トランジスタのゲート端子を駆動する第1導電型の第6のトランジスタと前記第2導電型の第7のトランジスタと,前記第6のトランジスタと電源電圧との間に設けられた電流源と,前記基準電圧と第7のトランジスタとの間に設けられダイオード接続された前記第2導電型の第8のトランジスタと,前記基準電圧と第7のトランジスタとの間に前記第8のトランジスタと並列に設けられた前記第2導電型の第10のトランジスタとを含むプリバッファ回路とを有し,
前記第10のトランジスタは,前記出力トランジスタがオフ状態となる出力ハイインピーダンス状態時に導通され,前記出力トランジスタが前記入力信号に応じてオン状態もしくはオフ状態になる出力ドライブ状態時に非導通となることを特徴とするドライバ回路。 - 前記出力ハイインピーダンス状態時に,前記出力トランジスタのゲート端子は前記基準電圧に維持されることを特徴とする請求項7に記載のドライバ回路。
- 前記プリバッファ回路は,さらに,前記電流源に並列に設けられた前記第1導電型の補助トランジスタと,前記出力トランジスタのゲート端子の電位が前記基準電圧の電位から前記第2導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記補助トランジスタをオン状態にし,前記閾値電圧高い電位よりさらに高くなると前記補助トランジスタをオフ状態にする検出回路とを有することを特徴とする請求項7に記載のドライバ回路。
- 電源電圧と基準電圧との間に直列に設けられた第1導電型の第1のトランジスタと第2導電型の第2のトランジスタとを含み,前記第1,第2のトランジスタの接続点から出力信号を出力する出力トランジスタ回路と,
第1入力信号と第2入力信号とに基づいて前記第1のトランジスタのゲート端子を駆動する前記第1導電型の第3のトランジスタおよび前記第2導電型の第4のトランジスタと,前記第4のトランジスタと前記基準電圧との間に設けられた第1の電流源と,前記電源電圧と前記第3のトランジスタとの間に設けられダイオード接続された前記第1導電型の第5のトランジスタと,前記電源電圧と前記第3のトランジスタとの間に前記第5のトランジスタと並列に設けられた前記第1導電型の第9のトランジスタとを含む第1のプリバッファ回路と,
前記第1入力信号と前記第2入力信号とに基づいて前記第2のトランジスタのゲート端子を駆動する前記第1導電型の第6のトランジスタおよび前記第2導電型の第7のトランジスタと,前記第6のトランジスタと前記電源電圧との間に設けられた第2の電流源と,前記基準電圧と第7のトランジスタとの間に設けられダイオード接続された前記第2導電型の第8のトランジスタと,前記基準電圧と第7のトランジスタとの間に前記第8のトランジスタと並列に設けられた前記第2導電型の第10のトランジスタとを含む第2のプリバッファ回路とを有し,
前記第9および第10のトランジスタは,前記第2入力信号に基づいて共に導通または共に非導通となる
ことを特徴とするドライバ回路。
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