CN108604898B - 实施缓冲晶体管的动态栅极偏置的输入/输出(i/o)驱动器 - Google Patents

实施缓冲晶体管的动态栅极偏置的输入/输出(i/o)驱动器 Download PDF

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Abstract

一种输入/输出(I/O)驱动器，其包括用于串联耦合在第一轨与输出之间的第一和第二FET、以及耦合在输出与第二轨之间的第三和第四FET的过电压保护的电路系统。该电路系统被配置为：当输出电压(VPAD)开始从低逻辑电压向高逻辑电压转变时，生成从高偏置电压状态向低偏置电压状态转变的用于第二FET的栅极偏置电压，并且在VPAD继续朝向高逻辑电压转变时转变回到高偏置电压。进一步地，该电路系统被配置为：当VPAD开始从高逻辑电压向低逻辑电压转变时，生成从低偏置电压向高偏置电压转变的用于第三FET的栅极偏置电压，并且在VPAD继续朝向低逻辑电压转变时转变回到低偏置电压。

Description

实施缓冲晶体管的动态栅极偏置的输入/输出(I/O)驱动器
相关申请的交叉引用
本申请要求于2016年2月1日在美国专利商标局提交的非临时申请No.15/012,696的优先权和权益，其全部内容通过引用并入本文。
技术领域
本公开的各方面一般地涉及输入/输出(I/O)驱动器，并且更特别地涉及实施缓冲晶体管的动态栅极偏置的I/O驱动器，以便使用低电压晶体管来实施I/O驱动器。
背景技术
输入/输出(I/O)驱动器接收输入电压，该输入电压在与特定核心电压域相关联的高逻辑电压与低逻辑电压之间变化。响应于输入电压，I/O驱动器生成输出电压，该输出电压在与I/O电压域相关联的高逻辑电压与低逻辑电压之间变化。
一般而言，I/O电压域的高逻辑电压与低逻辑电压之间的差大于核心电压域的高逻辑电压与低逻辑电压之间的差。这可能是因为，集成电路(IC)的核心电路系统以更小的电压进行操作，以用于更高的处理速度和更低的功率消耗的目的。
当由核心电路系统处理的电压信号准备好被传输到另一IC时，核心电路系统将该电压信号作为输入电压提供给I/O驱动器。如上面讨论的，I/O驱动器基于输入电压生成输出电压，其中输出电压在适于将信号传输到另一IC或外部器件的更高的电压域中。
一般而言，I/O驱动器利用比在核心电路系统中实施的场效应晶体管(FET)大得多的FET来实施。这是因为，I/O驱动器的FET需要能够承受与I/O电压域相关联的更大电压。作为结果，需要不同的掩模和工艺来制造如下的IC，该IC具有用于核心电路系统的相对小的FET和用于I/O驱动器的相对大的FET。这产生与这样的IC的制造相关联的更高的成本和延迟。
发明内容
下文提出一个或多个实施例的简化概述，以便提供对这样的实施例的基本理解。本概述不是所有考虑到的实施例的广泛概览，并且既不旨在标识所有实施例的关键或重要元素，也不旨在界定任何或所有实施例的范围。它的唯一目的是以简化的形式提出一个或多个实施例的一些概念，作为稍后提出的更详细描述的序言。
本公开的一方面涉及一种装置，该装置包括上拉电路和下拉电路，上拉电路包括串联耦合在第一电压轨与输出之间的第一晶体管和第二晶体管，下拉电路包括串联耦合在输出与第二电压轨之间的第三晶体管和第四晶体管。
该装置进一步包括被配置为生成用于第二晶体管的控制输入的第一偏置电压的第一电压发生器，第一偏置电压被配置为：近似当输出处的电压由于上拉电路将第一电压轨耦合到输出并且下拉电路将输出从第二电压轨解耦而开始从第一低逻辑电压朝向第一高逻辑电压转变时，从第一相对高电压向第一相对低电压转变，并且第一偏置电压还被配置为：在输出电压继续从第一低逻辑电压朝向第一高逻辑电压转变时，从第一相对低电压向第一相对高电压转变。
另外，该装置包括被配置为生成用于第三晶体管的控制输入的第二偏置电压的第二电压发生器，第二偏置电压被配置为：近似当输出电压由于下拉电路将输出耦合到第二电压轨并且上拉电路将第一电压轨从输出解耦而开始从第一高逻辑电压朝向第一低逻辑电压转变时，从第二相对低电压向第二相对高电压转变，并且第二偏置电压还被配置为：在输出电压继续从第一高逻辑电压朝向第一低逻辑电压转变时，从第二相对高电压向第二相对低电压转变。
本公开的另一方面涉及一种方法，该方法包括：响应于输入电压从第一低逻辑电压向第一高逻辑电压转变，通过导通串联耦合在第一电压轨与输出之间的第一晶体管和第二晶体管，将第一电压轨耦合到输出；以及响应于输入电压从第一低逻辑电压向第一高逻辑电压转变，通过关断串联耦合在输出与第二电压轨之间的第三晶体管和第四晶体管，将第二电压轨从输出解耦，其中响应于第一电压轨到输出的耦合以及第二电压轨从输出的解耦，输出处的电压从第二低逻辑电压朝向第二高逻辑电压转变。
该方法进一步包括：响应于输入信号从第一高逻辑电压向第一低逻辑电压转变，通过导通第三晶体管和第四晶体管来将第二电压轨耦合到输出；以及响应于输入信号从第一高逻辑电压向低逻辑电压转变，通过关断第一晶体管和第二晶体管来将第一电压轨从输出解耦，其中响应于第二电压轨到输出的耦合以及第一电压轨从输出的解耦，输出电压从第二高逻辑电压朝向第二低逻辑电压转变。
另外，该方法包括：近似当输出电压开始从第二低逻辑电压朝向第二高逻辑电压转变时，将施加到第二晶体管的控制输入的第一偏置电压从第一相对高电压向第一相对低电压转变；近似当输出电压开始从第二低逻辑电压朝向第二高逻辑电压转变时，将施加到第二晶体管的控制输入的第一偏置电压从第一相对高电压向第一相对低电压转变；近似当输出电压开始从第二高逻辑电压朝向低逻辑电压转变时，将施加到第三晶体管的控制输入的第二偏置电压从第二相对低电压向第二相对高电压转变；以及在输出电压继续从第二高逻辑电压朝向第二低逻辑电压转变时，将第二偏置电压从第二相对高电压向第二相对低电压转变。
本公开的另一方面涉及一种装置，该装置包括：用于响应于输入电压从第一低逻辑电压向第一高逻辑电压转变，通过导通串联耦合在第一电压轨与输出之间的第一晶体管和第二晶体管，将第一电压轨耦合到输出的部件；以及用于响应于输入电压从第一低逻辑电压向第一高逻辑电压转变，通过关断串联耦合在输出与第二电压轨之间的第三晶体管和第四晶体管，将第二电压轨从输出解耦的部件，其中响应于第一电压轨到输出的耦合以及第二电压轨从输出的解耦，输出处的电压从第二低逻辑电压朝向第二高逻辑电压转变。
该装置进一步包括：用于响应于输入信号从第一高逻辑电压向第一低逻辑电压转变，通过导通第三晶体管和第四晶体管来将第二电压轨耦合到输出的部件；以及用于响应于输入信号从第一高逻辑电压向第一低逻辑电压转变，通过关断第一晶体管和第二晶体管来将第一电压轨从输出解耦的部件，其中响应于第二电压轨到输出的耦合以及第一电压轨从输出的解耦，输出电压从第二高逻辑电压朝向第二低逻辑电压转变。
另外，该装置包括：用于近似当输出电压开始从第二低逻辑电压朝向第二高逻辑电压转变时，将施加到第二晶体管的控制输入的第一偏置电压从第一相对高电压向第一相对低电压转变的部件；用于在输出电压继续从第二低逻辑电压朝向第二高逻辑电压转变时，将第一偏置电压从第一相对低电压向第一相对高电压转变的部件；用于近似当输出电压开始从第二高逻辑电压向第二低逻辑电压转变时，将施加到第三晶体管的控制输入的第二偏置电压从第二相对低电压向第二相对高电压转变的部件；以及用于在输出电压继续从第二高逻辑电压朝向第二低逻辑电压转变时，将第二偏置电压从第二相对高电压向第二相对低电压转变的部件。
为了实现前述和相关目的，一个或多个实施例包括在后文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面仅指示可以采用各种实施例的原理的各种方式中的几种方式，并且描述实施例旨在包括所有这样的方面和它们的等价物。
附图说明
图1A图示了根据本公开的一方面的示例性输入/输出(I/O)驱动器的示意图。
图1B图示了根据本公开的另一方面的与图1A的I/O驱动器的操作相关的示例性信号的时序图。
图1C图示了根据本公开的另一方面的跨图1A的I/O驱动器中所使用的相应缓冲器件的示例性漏极到源极电压(VDS)的曲线图。
图2A图示了根据本公开的另一方面的另一示例性输入/输出(I/O)驱动器的示意图。
图2B图示了根据本公开的另一方面的与图2A的I/O驱动器的示例性操作相关联的时序图。
图2C图示了根据本公开的另一方面的与图2A的I/O驱动器的另一示例性操作相关联的时序图。
图3A图示了根据本公开的另一方面的示例性栅极偏置电压发生器的示意图。
图3B图示了根据本公开的另一方面的与图3A的栅极偏置电压发生器的示例性操作相关的时序图。
图4图示了根据本公开的另一方面的示例性电压发生器的示意图。
图5A-图5D图示了根据本公开的另一方面的示例性的第一PMOS预驱动器、第二PMOS预驱动器、第一NMOS预驱动器和第二NMOS预驱动器的示意图。
图6图示了根据本公开的另一方面的基于输入电压来生成输出电压的示例性方法的流程图。
具体实施方式
下面关于附图阐述的详细描述旨在作为对各种配置的描述，而非旨在表示本文描述的概念可以被实践的仅有配置。该详细描述包括具体细节以用于提供对各种概念的透彻理解的目的。然而，对本领域的技术人员将明显的是，这些概念可以没有这些具体细节而被实践。在一些实例中，公知的结构和组件以框图形式示出，以便避免使这样的概念模糊不清。
图1A图示了根据本公开的一方面的示例性输入/输出(I/O)驱动器100的示意图。I/O驱动器100被配置为从例如集成电路(IC)的核心电路接收输入电压VIN。输入电压VIN可以根据第一或核心电压域在高逻辑电压与低逻辑电压之间摆动。
响应于输入电压VIN的高电压和低电压，I/O驱动器100生成输出电压VPAD，输出电压VPAD相应地根据第二或I/O电压域在高逻辑电压与低逻辑电压之间摆动。如下面更详细讨论的，I/O电压域的高逻辑电压和低逻辑电压可以基本上在VDDPX(施加到第一电压轨)与VSS(施加到第二电压轨)之间摆动。I/O驱动器100将输出电压VPAD提供给耦合在输出与第二电压轨(VSS)之间的负载。负载可以具有电容CLOAD。
在这个示例中，I/O驱动器100包括位于第一电压轨(VDDPX)与输出(VPAD)之间的上拉电路。上拉电路被配置为将第一电压轨耦合到输出，以使得I/O器件100的输出处的输出电压VPAD向高逻辑电压转变并且稳定在高逻辑电压，诸如基本上为第一轨电压处的电压VDDPX(例如，3.6V)。
上拉电路还被配置为将第一电压轨与I/O器件100的输出隔离或解耦，以允许输出电压VPAD向低逻辑电压转变并且稳定在低逻辑电压，诸如基本上为第二轨电压处的电压VSS(例如，0V或接地)。在这个示例中，上拉电路包括一对p沟道互补金属氧化物半导体(CMOS)场效应晶体管(FET)(后文中称为“PMOS”)MP11和MP12、以及电阻器RP。PMOS MP11响应于用于导通和关断PMOS MP11的控制信号VPCTL，以便分别将输出电压VPAD上拉到第一轨电压VDDPX以及与第一轨电压VDDPX隔离。
上拉电路的PMOS MP12可以利用基本上恒定的栅极电压VPBIAS而被偏置，栅极电压VPBIAS可以设置为VDDPX/2(例如，1.8V)。如此被配置，PMOS MP12分别响应于PMOS MP11的导通和关断而导通和关断。例如，当控制电压VPCTL基本上处于低逻辑电压时，诸如VDDPX/2(例如，1.8V)，PMOS MP11导通，因为其栅极到源极电压(VGS)(例如，3.6V-1.8V＝1.8V)大于器件的阈值电压VT(例如，0.4V)。PMOS MP11的导通使得VDDPX基本上被施加到PMOS MP12的源极。因此，PMOS MP12导通，因为其VGS(例如，3.6V-1.8V＝1.8V)大于其阈值电压VT(例如，0.4V)。PMOSMP11和MP12两者都导通使得VDDPX通过电阻器RP基本上被施加到I/O驱动器100的输出，这使得输出电压VPAD向VDDPX转变并且基本上稳定在VDDPX(例如，～3.6V)。电阻器RP限制流过FET MP11和MP12的电流，以防止这些器件的过载或损坏。
类似地，当控制电压VPCTL处于高逻辑电压时，诸如基本上处于VDDPX(例如，+3.6V)，PMOS MP11关断，因为其VGS(例如，3.6V-3.6V＝0V)小于其阈值电压VT(例如，0.4V)。PMOS MP11关断将VDDPX与PMOS MP12的源极隔离，这使得PMOS MP12的源极处的电压减小并且稳定在电压VPI，其不大于在VPBIAS之上的阈值电压(例如，<2.2V)。因此，PMOS MP12关断，因为其VGS不超过其阈值电压VT。在PMOS MP11和MP12两者都关断的情况下，I/O驱动器100的输出基本上与VDDPX隔离，而允许I/O驱动器100的下拉电路下拉输出电压VPAD，从而其向VSS转变并且基本上稳定在VSS(例如，0V)。
当输出电压VPAD基本上处于VSS时，PMOS MP12防止VDDPX与VSS之间的整个电压差跨PMOS MP11被施加，由此防止对器件MP11的过载或损坏。替代地，电压差(VDDPX-VSS)跨PMOS MP11和MP12两者两端被拆分，尽管是不相等地被拆分。因此，PMOS MP12充当用于PMOS MP11的缓冲器件。
I/O驱动器100进一步包括位于I/O驱动器100的输出与第二电压轨(VSS)之间的下拉电路。下拉电路被配置为将输出耦合到第二电压轨，以使得输出电压VPAD向低逻辑电压转变并且稳定在低逻辑电压，诸如基本上为稳态的第二轨电压VSS(例如，接地)。下拉电路还被配置为将I/O器件100的输出与第二电压轨隔离或解耦，以允许输出电压VPAD向高逻辑电压转变并且稳定在高逻辑电压，诸如基本上为第一轨电压VDDPX。在这个示例中，下拉电路包括一对n沟道CMOS器件(后文中称为“NMOS”)MN11和MN12、以及电阻器RN。NMOS MN11响应于用于导通和关断NMOS MN11的控制信号VNCTL，以便分别将输出耦合到第二电压轨以及与第二电压轨隔离。
下拉电路的NMOS MN12可以利用基本上恒定的栅极电压VNBIAS而被偏置，栅极电压VNBIAS可以设置为VDDPX/2(例如，1.8V)。如此被配置，NMOS MN12分别响应于NMOS MN11的导通和关断而导通和关断。例如，当控制电压VNCTL处于高逻辑电压时，诸如VDDPX/2(例如，1.8V)，NMOS MN11导通，因为其VGS(例如，1.8V-0V＝1.8V)大于其阈值电压VT(例如，0.4V)。NMOS MN11的导通使得VSS基本上被施加到NMOS MN12的源极。作为响应，NMOS MN12导通，因为其VGS(例如，1.8V-0V＝1.8V)大于其阈值电压VT(例如，0.4V)。NMOS MN11和MN12两者都导通使得VSS通过电阻器RN基本上被施加到I/O驱动器100的输出，这导致输出电压VPAD向第二轨电压VSS转变并且基本上稳定在第二轨电压VSS(例如，0V)。电阻器RN限制流过器件MN11和MN12的电流，以防止器件的过载或损坏。
类似地，当控制电压VNCTL处于低逻辑电压时，诸如VSS(例如，0V)，NMOS MN11关断，因为其VGS(例如，0V-0V＝0V)小于其阈值电压VT(例如，0.4V)。器件NMOS MN11关断将VSS与NMOSMN12的源极隔离，这使得NMOS MN12的源极减小并且稳定到不大于在VNBIAS之下的阈值电压(例如，>1.4V)。因此，NMOS MN12关断，因为其VGS不超过其阈值电压VT。NMOS MN11和MN12两者都关断将输出从第二电压轨解耦，由此允许上拉电路使得输出电压VPAD向高逻辑电压转变并且稳定在高逻辑电压，诸如基本上处于第一轨电压VDDPX(例如，+3.6V)。
当输出电压VPAD处于VDDPX时，NMOS MN12防止VDDPX与VSS之间的整个电压差跨NMOSMN11被施加，由此防止对器件MN11的过载或损坏。替代地，电压差(VDDPX-VSS)跨NMOS MP12和MN11两者被拆分，尽管是不相等地被拆分。因此，NMOS MN12充当用于NMOS MN11的缓冲器件。
注意，与输出电压VPAD、控制VPCTL电压和VNCTL栅极电压相关的相应逻辑电压处于不同的电压域中。例如，与VPAD电压域相关的高逻辑电压和低逻辑电压在基本上VDDPX(例如，3.6V)与VSS(例如，0V)之间变化。与VPCTL电压域相关的高逻辑电压和低逻辑电压在基本上VDDPX(例如，3.6V)与VDDIX(例如，1.8V)之间变化。并且，与VNCTL电压域相关的高逻辑电压和低逻辑电压在基本上VDDIX(例如，1.8V)与VSS(例如，0V)之间变化。
图1B图示了根据本公开的另一方面的与示例性I/O驱动器100的操作相关的示例性信号的时序图。时序图的x轴或横轴表示时间，并且被划分成四个状态或时间间隔：(1)当I/O驱动器100的输出电压VPAD处于稳态高逻辑电压VDDPX时，其在时序图的最左侧和最右侧的列中指示；(2)当输出电压VPAD从高逻辑电压VDDPX向低逻辑电压VSS转变时，其在左起第二列中指示；(3)当输出电压VPAD处于稳态低逻辑电压VSS时，其在左起第三列中指示；以及(4)当输出电压VPAD从低逻辑电压VSS向高逻辑电压VDDPX转变时，其在左起第四列中指示。
时序图的y轴或纵轴表示I/O驱动器100的各种电压。例如，从顶部到底部，电压是：(1)用于PMOS MP11的控制电压VPCTL；(2)用于PMOS MP12的栅极偏置电压VPBIAS；(3)PMOS MP12的源极处的电压VPI；(4)I/O驱动器100的输出电压VPAD；(5)用于NMOS MN12的栅极偏置电压VNBIAS；(6)NMOS MN12的源极处的电压VNI；以及(7)用于NMOS MN11的控制电压VNCTL。
在操作中，在I/O驱动器100的输出电压VPAD处于稳态高逻辑电压VDDPX的状态或时间间隔期间(如时序图的最左列中所指示)，控制电压VPCTL处于低逻辑电压VDDIX(例如，1.8V)，并且栅极偏置电压VPBIAS处于恒定的VDDPX/2电压(例如，1.8V)，以便分别导通PMOSMP11和MP12两者。PMOS MP11和MP12两者的导通导致基本上将VDDPX施加到I/O驱动器100的输出，由此使得输出电压VPAD处于高逻辑电压VDDPX(例如，3.6V)。此外，PMOS MP12的源极处的电压VPI基本上处于VDDPX(例如，3.6V)。进一步地，在这个状态或时间间隔期间，控制电压VNCTL处于低逻辑电压VSS(例如，0V)以关断NMOS MN11。用于NMOS MN12的栅极偏置电压VNBIAS处于恒定的VDDPX/2电压(例如，1.8V)。在NMOS MN11关断的情况下，NMOS MN12的源极处的电压VNI稳定到不大于在VNBIAS之下的阈值电压，例如，稳定到VNBIAS-VT(例如，1.4V)。因此，NMOS MN11和MN12两者都关断以将I/O驱动器100的输出与VSS隔离或解耦。
在I/O驱动器100的输出电压VPAD从高逻辑电压VDDPX向低逻辑电压VSS转变的状态或时间间隔期间(如左起第二列中所指示)，用于PMOS MP11的控制电压VPCTL被提高到高逻辑电压VDDPX(例如，3.6V)以关断PMOS MP11。PMOS MP12的栅极偏置电压VPBIAS保持在恒定的VDDPX/2(例如，1.8V)。因此，PMOS MP12的源极处的电压VPI减小并且稳定到不大于在VPBIAS之上的阈值电压，例如，稳定到VPBIAS+VT(例如，2.2V)。因此，PMOS MP11和MP12两者都关断以将I/O驱动器100的输出与VDDPX隔离或解耦。此外，在这个状态或时间间隔期间，控制电压VNCTL被提高到高逻辑电压VDDIX(例如，1.8V)以导通NMOS MN11。NMOS MN11的导通使得NMOS MN12的源极处的电压VNI减小到基本上VSS(例如，0V)。NMOS MN12的栅极偏置电压保持在VDDPX/2(例如，1.8V)。因此，NMOS MN12的栅极到源极电压VGS大于其阈值电压VT，由此使得NMOS MN12导通。NMOS MN11和MN12两者都导通使得输出电压VPAD向VSS转变并且基本上稳定在VSS(例如，0V)。
一旦电压已经转变，如左起第三列中所指示的，它们将在输出电压VPAD基本上处于VSS的状态或时间间隔期间保持基本上恒定。也就是说，电压VPCTL处于高逻辑电压VDDPX并且VPBIAS处于VDDPX/2，以保持器件MP11和MP12关断以将输出与第一电压轨(VDDPX)隔离或解耦。PMOS MP12的源极处的电压VPI保持基本上恒定为不大于在VPBIAS之上的阈值电压VT(例如，2.2V)。电压VNCTL处于高逻辑电压VDDIX并且电压VNBIAS处于恒定的VDDPX/2，以保持两个器件MN11和MN12导通以使得输出电压VPAD处于低逻辑电压VSS。器件MN11和MN12两者都导通使得NMOS MN12的源极处的电压VNI处于VSS(例如，0V)。
在I/O驱动器100的输出电压VPAD从低逻辑电压VSS向高逻辑电压VDDPX转变的状态或时间间隔期间(如左起第四列中所指示)，用于PMOS MP11的控制电压VPCTL降低到低逻辑电压VDDIX(例如，1.8V)以导通PMOS MP11。用于PMOS MP12的栅极偏置电压VPBIAS保持在恒定的VDDPX/2(例如，1.8V)。因此，PMOS MP11和MP12两者都导通。因此，PMOS MP12的源极处的电压VPI以及输出电压VPAD向高逻辑电压VDDPX(例如，3.6V)转变。此外，在这个状态或时间间隔期间，控制电压VNCTL降低到低逻辑电压VSS(例如，0V)以关断NMOS MN11。NMOS MN12的栅极偏置电压VNBIAS保持在恒定的VDDPX/2(例如，1.8V)。因此，NMOS MN12的源极处的电压VNI增大到至少VNBIAS之下的阈值电压，例如增大到1.4V。因此，NMOS MN12的栅极到源极电压VGS不超过其阈值电压VT，由此使得NMOS MN12关断。NMOS MN11和MN12两者都关断将输出电压VPAD与VSS(例如，0V)隔离或解耦。一旦电压已经转变，如最右列中所指示的，它们将在输出电压VPAD处于高逻辑电压VDDPX的状态或时间间隔期间保持基本上恒定。
I/O驱动器100存在几个问题。例如，如果I/O驱动器100中使用的器件MP11、MP12、MN11和MN12是根据45nm、40nm或28nm技术制造的(例如，针对集成电路中的所有其他非I/O器件(例如，核心器件)使用相同的技术)，则跨这些器件的任何端子的最大可靠性电压(VGS、VGD和VDS)大约为2.0V。如果器件暴露于在2.0V的可靠极限之上的电压并且达到较长时间段(例如，几皮秒或更长)，则可能导致对这些器件的可恢复或不可恢复的损坏。这样的损坏可能是由于负偏置温度不稳定性(NBTI)或热载流子注入(HCI)。作为结果，器件的性能和功能可能降低或完全失效。
再次参考图1B，当输出电压VPAD处于高逻辑电压VDDPX时(如时序图的最左侧和最右侧的列中所指示)，NMOS MN12的漏极处的电压基本上处于VDDPX(例如，3.6V)，并且NMOS MN12的源极处的电压处于1.4V。因此，跨NMOS MN12的漏极和源极的电压差(例如，VDS)为2.2V。如先前讨论的，如果该器件是根据特定实施方式制造的，则跨NMOS MN12的这个2.2V的电压差超过+2.0V的可靠性极限。
进一步地，在输出电压VPAD从VDDPX向VSS转变的状态或时间间隔期间(如左起第二列中所指示)，由于I/O驱动器100的输出处一般存在更大负载，所以NMOS MN12的源极处的电压VNI以比输出电压VPAD从3.6V减小到0V快得多的速率从1.4V减小到0V。作为结果，在输出电压VPAD从VDDPX向VSS的转变期间，跨NMOS MN12的漏极和源极的电压差VDS增大到大约2.8V，如果器件是根据特定实施方式制造的，则再次超过2.0V的可靠性极限。
类似地，当输出电压VPAD处于低逻辑电压VSS时(如左起第三列中所指示)，PMOS MP12的漏极处的电压基本上处于VSS(例如，0V)，并且PMOS MP12的源极处的电压处于2.2V。因此，跨PMOS MP12的漏极和源极的电压差(例如，VDS)为2.2V。如先前讨论的，如果该器件是根据特定实施方式制造的，则跨PMOS MP12的这个2.2V的电压差超过2.0V的可靠性极限。
此外，类似地，在输出电压VPAD从VSS向VDDPX转变的状态或时间间隔期间(如左起第四列中所指示)，由于I/O驱动器100的输出处一般存在更大负载，所以PMOS MP12的源极处的电压VPI以比输出电压VPAD从0V增大到3.6V快得多的速率从2.2V增大到3.6V。作为结果，在输出电压VPAD从VSS向VDDPX的转变期间，跨PMOS MP12的漏极和源极的电压差VDS增大到大约2.8V，如果器件是根据特定实施方式制造的，则再次超过2.0V的可靠性极限。
图1C图示了根据本公开的另一方面的跨示例性I/O驱动器100中使用的相应器件MP12和MN12的示例性电压(VDS)的曲线图。当输出电压VPAD基本上处于稳态VDDPX(例如，3.6V)时(其在该曲线图中发生在6纳秒(ns)与10ns之间)，跨NMOS MN12的漏极和源极的电压差(VDS)近似处于2.2V，其超过针对45nm、40nm或28nm技术器件的2.0V的可靠性极限。此外，在输出电压VPAD从VDDPX向VSS(例如，从3.6V向0V)的转变期间(其在该曲线图中发生在10ns与11ns之间)，跨NMOS MN12的漏极和源极的电压差(VDS)攀升到近似2.8V，其基本上超过对于利用特定实施方式制造的器件而言的2.0V的可靠性极限。
类似地，当输出电压VPAD基本上处于稳态VSS(例如，0V)时(其在该曲线图中发生在11ns与15ns之间)，跨PMOS MP12的漏极和源极的电压差(VDS)近似处于2.2V，其超过针对45nm、40nm或28nm技术器件的2.0V的可靠性极限。此外，在输出电压VPAD从VSS向VDDPX的转变期间(其在该曲线图中发生在15ns与16ns之间)，跨PMOS MP12的漏极和源极的电压差(VDS)攀升到近似2.8V，其基本上超过对于利用特定实施方式制造的器件而言的2.0V的可靠性极限。
因此，需要实施较低电压的器件(诸如根据45nm、40nm或28nm技术制造的那些器件)用于I/O驱动器操作，同时控制跨器件的电压以便不超过它们的可靠性极限。下面提供对至少实现这个目的的示例性I/O驱动器的讨论。
图2A图示了根据本公开的另一方面的输入/输出(I/O)驱动器200的示意图。I/O驱动器200与I/O驱动器100之间的区别之一在于，偏置电压VNBIAS和VPBIAS不是恒定的，而是分别在输出电压VPAD从高到低逻辑电压和从低到高逻辑电压的转变期间改变。这样做是为了分别在输出电压VPAD的转变期间，将跨缓冲器件MN22和MP22的最大电压减小到低于它们的可靠性极限。另外，当输出电压VPAD分别处于稳态高和低逻辑电压时，I/O驱动器200将偏置电压施加到MN22和MP22的源极以防止这样的器件的过电压。
作为概览，I/O驱动器200被配置为从例如IC的核心电路接收输入电压VIN。输入电压VIN可以根据第一(例如，核心)电压域在高逻辑电压与低逻辑电压之间摆动。响应于输入电压VIN的高电压和低电压，I/O驱动器200生成输出电压VPAD，输出电压VPAD相应地根据第二(例如，“I/O”)电压域在高逻辑电压与低逻辑电压之间摆动。第二电压域的高逻辑电压和低逻辑电压可以与VDDPX和VSS基本上相一致。I/O驱动器200将输出电压VPAD提供给具有电容CLOAD的负载。
更具体地，I/O驱动器200包括上拉电路，上拉电路具有串联耦合在I/O驱动器的第一电压轨(VDDPX)与输出(VPAD)之间的PMOSMP21和MP22。类似地，I/O驱动器200包括下拉电路，下拉电路包括串联耦合在输出(VPAD)与第二电压轨(VSS)之间的NMOS MN22和MN21。
I/O驱动器200进一步包括被配置为响应于输入信号VIN而生成电压信号VPCTL_HV的第一PMOS预驱动器210。用于VPCTL_HV的电压域在低逻辑电压VDDIX(例如，VDDPX/2)与高逻辑电压VDDPX之间变化。I/O驱动器200进一步包括被配置为响应于输入信号VIN而生成电压信号VPNCTL_LV的第二PMOS预驱动器211。用于VPCTL_LV的电压域在低逻辑电压VSS与高逻辑电压VDDIX之间变化。因此，当输入电压VIN为低时，VPCTL_HV处于VDDPX并且VPCTL_LV处于VDDIX。当输入电压VIN为高时，VPCTL_HV处于VDDIX并且VPCTL_LV处于VSS。
类似地，I/O驱动器200进一步包括被配置为响应于输入信号VIN而生成电压信号VNCTL_LV的第一NMOS预驱动器220。用于VNCTL_LV的电压域在低逻辑电压VSS与高逻辑电压VDDIX之间变化。I/O驱动器200进一步包括被配置为响应于输入信号VIN而生成电压信号VNCTL_HV的第二NMOS预驱动器221。用于VNCTL_HV的电压域在低逻辑电压VDDIX与高逻辑电压VDDPX之间变化。因此，当输入电压VIN为低时，VNCTL_LV处于VDDIX并且VNCTL_HV处于VDDPX。当输入电压VIN为高时，VNCTL_LV处于VSS并且VNCTL_HV处于VDDIX。
由第一PMOS预驱动器210生成的信号VPCTL_HV被施加到PMOS MP21的栅极和VPI电压发生器214。由第二PMOS预驱动器211生成的信号VPCTL_LV被施加到VPBIAS电压发生器212。类似地，由第一NMOS驱动器220生成的信号VNCTL_LV被施加到NMOS MN21的栅极和VNI电压发生器224。由第二NMOS预驱动器221生成的信号VNCTL_HV被施加到VNBIAS电压发生器222。
VPBIAS电压发生器212被配置为基于VPCTL_LV和VPAD来生成偏置电压VPBIAS。偏置电压VPBIAS被施加到PMOS MP22的栅极。类似地，VNBIAS电压发生器222被配置为基于VNCTL_HV和VPAD来生成偏置电压VNBIAS。偏置电压VNBIAS被施加到NMOS MN22的栅极。
VPI电压发生器214被配置为基于VPCTL_HV和VPAD来生成限定电压VPI。限定电压VPI被施加到PMOS MP22的源极。当输出电压VPAD处于稳态低逻辑电压时，限定电压VPI保护PMOS MP22免于过电压。例如，当输出电压VPAD处于稳态低逻辑电压VSS(例如，0V)时，限定电压VPI基本上处于VDDIX(例如，1.8V)。归因于限定电压VPI，PMOS MP22的漏极到源极电压VDS为例如1.8V，低于针对某种器件技术的2.0V的可靠性最大电压。
类似地，VNI电压发生器224被配置为基于VNCTL_LV和VPAD来生成限定电压VNI。限定电压VNI被施加到NMOS MN22的源极。当输出电压VPAD处于稳态高逻辑电压时，限定电压VNI保护NMOS MN22免于过电压。例如，当输出电压VPAD处于稳态高逻辑电压VDDPX(例如，3.6V)时，限定电压VNI基本上处于VDDIX(例如，1.8V)。归因于限定电压VNI，NMOS MN22的漏极到源极电压VDS为例如1.8V，低于针对某种器件技术的2.0V的可靠性最大电压。
图2B图示了根据本公开的另一方面的与I/O驱动器200的示例性操作相关联的时序图。出于解释目的，VDDPX为3.6V，VDDIX为1.8V，并且VSS为0V。此外，出于解释的目的，用于器件MP21、MP22、MN22和MN21的VDS、VGS和VDG的最大可靠性电压为2.0V。将理解，基于用于I/O驱动器200的器件和应用的类型，这样的电压和最大可靠性电压在各种实施方式中可以是不同的。
类似于图1B的曲线图，时序图的x轴或横轴表示时间，并且被划分成四个状态或时间间隔：(1)当I/O驱动器200的输出电压VPAD处于稳态高逻辑电压VDDPX时，其在时序图的最右侧和最左侧的列中指示；(2)当输出电压VPAD从高逻辑电压VDDPX向低逻辑电压VSS转变时，其在左起第二列中指示；(3)当输出电压VPAD处于稳态低逻辑电压VSS时，其在左起第三列中指示；以及(4)当输出电压VPAD从低逻辑电压VSS向高逻辑电压VDDPX转变时，其在左起第四列中指示。
时序图的y轴或纵轴表示I/O驱动器200的各种电压。例如，从顶部到底部，电压是：(1)用于PMOS MP11的控制电压VPCTL_HV；(2)PMOS MP12的源极处的限定电压VPI；(3)用于PMOSMP12的栅极偏置电压VPBIAS；(4)输出电压VPAD；(5)用于NMOS MN12的栅极偏置电压VNBIAS；(6)NMOS MN12的源极处的限定电压VNI；以及(7)用于NMOS MN11的控制电压VNCTL_LV。
当输出电压VPAD处于高逻辑电压VDDPX(3.6V)时(如最左侧和最右侧的列所指示)，控制电压VPCTL_HV处于低逻辑电压VDDIX(1.8V)以导通PMOS MP21，PMOS MP22的源极处的限定电压VPI处于VDDPX(3.6V)，并且偏置电压VPBIAS处于相对高的电压VDDIX(1.8V)，其使得PMOS MP22响应于PMOS MP21导通而导通。因此，由于第一电压轨经由导通的PMOS MP21和MP22耦合到输出，所以输出电压VPAD处于高逻辑电压VDDPX(3.6V)。
此外，当输出电压VPAD处于高逻辑电压VDDPX(3.6V)时，控制电压VNCTL_LV处于低逻辑电压VSS(0V)以关断NMOS MN21，限定电压VNI处于VDDIX(1.8V)以将NMOS MN22的VDS维持低于其可靠性极限，并且偏置电压VNBIAS处于相对低的电压VDDIX(1.8V)以关断NMOS MN22。因此，归因于关断的NMOS MN22和MN21，输出从第二电压轨(VSS)解耦。
为了使输出电压VPAD从高逻辑电压VDDPX(3.6V)朝向低逻辑电压VSS(0V)转变(如左起第二列中所指示)，控制电压VNCTL_LV从低逻辑电压VSS(0V)被改变到高逻辑电压VDDIX(1.8V)以导通NMOSMN21。与VNCTL_LV从低改变到高的同时，偏置电压VNBIAS从相对低的偏置电压(例如，～VDDIX(1.8V))提高到相对高的偏置电压(例如，～VDDPX(3.6V))。这样做是为了将NMOS MN21和MN22的相应导通电阻配置为在输出电压VPAD初始地从高到低转变时更均衡(例如，基本上相同)。这使得VPAD与VSS之间的3.6V的电压降在NMOS MN22与MN21之间相等地被划分；因此，使得器件每个都看到基本上1.8V的电压降，这低于2.0V可靠性极限。
当输出电压VPAD已经减小到限定的电压电平时，偏置电压VNBIAS被带回到相对低的偏置电压(例如，～VDDIX(1.8V))。VNBIAS处于相对高的偏置电压(例如，～VDDPX(3.6V))的时间间隔应当被控制，以防止NMOS MN22的过电压。例如，如果该时间间隔太短，则NMOS MN22可能由于其VDS高于可靠性极限而经受过电压。另一方面，如果该时间间隔太长，则器件MN22可能由于其栅极到源极电压(VGS)和/或栅极到漏极电压(VGD)高于可靠性极限而经受过电压。
该时间间隔取决于输出电压VPAD从VDDPX减小到VSS的速率。这样的速率取决于耦合到I/O驱动器200的输出的电容性负载CLOAD。如果该负载的电容CLOAD相对小，则该时间间隔应当相对短，因为输出电压VPAD减小的速率相对高。如果该负载的电容CLOAD相对大，则该时间间隔应当相对长，因为输出电压VPAD减小的速率相对低。因此，VNBIAS电压发生器222基于输出电压VPAD从高到低转变的速率来生成提高的VNBIAS电压。
进一步地，为了促进输出电压VPAD从高逻辑电压VDDPX(3.6V)朝向低逻辑电压VSS(0V)的转变，控制电压VPCTL_HV从低逻辑电压VDDIX(1.8V)被改变到高逻辑电压VDDPX(3.6V)以关断PMOS MP21。响应于输出电压VPAD减小到限定的电压电平，VPI电压发生器214生成基本上处于VDDIX(1.8V)的限定电压VPI。由于向PMOS MP22的栅极施加的偏置电压VPBIAS在输出电压VPAD从高到低的转变期间被维持恒定处于VDDIX(1.8V)，PMOS MP22关断，因为其VGS基本上处于0V。因此，在输出电压VPAD从高到低的转变期间，归因于关断的PMOS MP21和MP22，上拉电路将输出从第一电压轨(VDDPX)解耦。
当输出电压VPAD处于稳态低逻辑电压VSS(0V)时(如左起第三列中所指示)，控制电压VNCTL_LV处于高逻辑电压VDDIX(1.8V)以维持NMOS MN21导通，偏置电压VNBIAS处于低偏置电压VDDIX(1.8V)(相对比较于VDDPX)，这维持NMOS MN22导通。因此，输出电压VPAD经由导通的NMOSMN21和MN22从第二电压轨接收VSS(0V)。随之得出，限定电压VNI也处于VSS(0V)。
此外，当输出电压VPAD处于稳态低逻辑电压VSS(0V)时，偏置电压VPCTL_HV处于高逻辑电压VDDPX(3.6V)以维持PMOS MP21关断，限定电压VPI处于VDDIX(1.8V)以保护PMOS MP22免于如所讨论的过电压，并且偏置电压VPBIAS处于高偏置电压VDDIX(1.8V)(与VSS相比)，这维持PMOSMP22关断。因此，I/O驱动器200的输出经由关断的PMOS MP21和MP22从第一电压轨(VDDPX)解耦。
为了使输出电压VPAD从低逻辑电压VSS(0V)朝向高逻辑电压VDDPX(3.6V)转变(如左起第四列中所指示)，控制电压VPCTL_HV从高逻辑电压VDDPX(3.6V)被改变到低逻辑电压VDDIX(1.8V)以导通PMOS MP21。与VPCTL_HV从高到低改变的同时，偏置电压VPBIAS从相对高的偏置电压(例如，～VDDIX(1.8V))降低到相对低的偏置电压(例如，VSS(0V))。这样做是为了将PMOSMP21和MP22的相应导通电阻配置为在输出电压VPAD初始地从低到高转变时更均衡(例如，基本上相同)。这使得VDDPX与VPAD之间的3.6V电压降在PMOS MP22与MP21之间相等地被划分；因此，使得器件每个都看到基本上1.8V的电压降，这低于2.0V可靠性极限。
当输出电压VPAD已经增大到限定的电压电平时，偏置电压VPBIAS被带回到相对高的偏置电压(例如，～VDDIX(1.8V))。VPBIAS处于相对低的偏置电压(例如，～VSS(0V))的时间间隔应当被控制，以防止PMOS MP22的过电压。例如，如果该时间间隔太短，则PMOS MP22可能由于其VDS高于可靠性极限而经受过电压。另一方面，如果该时间间隔太长，则器件MP22可能由于其栅极到源极电压(VGS)和/或栅极到漏极(VGD)高于可靠性极限而经受过电压。
该时间间隔取决于输出电压VPAD从VSS增大到VDDPX的速率。这样的速率取决于耦合到I/O驱动器200的输出的电容性负载CLOAD。如果该负载的电容CLOAD相对小，则该时间间隔应当相对短，因为输出电压VPAD增大的速率相对高。如果该负载的电容CLOAD相对大，则该时间间隔应当相对长，因为输出电压VPAD增大的速率相对低。因此，VPBIAS电压发生器212基于输出电压VPAD从低到高转变的速率来生成降低的VPBIAS电压。
进一步地，为了促进输出电压VPAD从低逻辑电压VSS(0V)朝向高逻辑电压VSS(3.6V)的转变，控制电压VNCTL_LV从高逻辑电压VDDIX(1.8V)被改变到低逻辑电压VSS(0V)以关断NMOSMN21。响应于输出电压VPAD增大到限定的电压电平，VNI电压发生器224生成基本上处于VDDIX(1.8V)的限定电压VNI。由于向NMOS MN22的栅极施加的偏置电压VNBIAS在输出电压VPAD从低到高的转变期间被维持恒定处于VDDIX(1.8V)，NMOS MN22关断，因为其VGS基本上处于0V。因此，在输出电压VPAD从低到高的转变期间，归因于关断的NMOS MN21和MN22，下拉电路将输出从第二电压轨(VSS)解耦。
图2C图示了根据本公开的另一方面的与I/O驱动器200的另一示例性操作相关联的时序图。I/O驱动器200可以被配置作为三态器件，其中I/O驱动器可以在其输出处产生高逻辑电压、低逻辑电压、或高阻抗。因此，图2C中描绘的时序图涉及I/O驱动器200在其输出处产生高阻抗时的操作。
如图2A中图示的，第一和第二PMOS预驱动器210和211、以及第一和第二NMOS预驱动器220和221每个都接收使能(EN)信号。当EN信号被确立(assert)时，如先前讨论的，I/O驱动器200操作为基于输入电压VIN来输出高逻辑电压或低逻辑电压。当EN信号未被确立时，I/O驱动器200被配置为在输出处产生高阻抗，以允许其他一个或多个外部器件驱动耦合到输出的传输线或负载。I/O驱动器200通过关断上拉电路(例如，关断PMOS MP21和MP22)和下拉电路(例如，关断NMOS MN22和MN21)而在其输出处产生高阻抗。
更具体地，当EN信号未被确立时，第一PMOS预驱动器210生成处于高逻辑电压VDDPX(3.6V)的控制电压VPCTL_HV，并且第二PMOS预驱动器211生成处于高逻辑电压VDDIX(1.8V)的控制电压VPCTL_LV，而不论输入电压VIN和输出电压VPAD的逻辑状态如何。控制电压VPCTL_HV被维持在高逻辑电压VDDPX(3.6V)维持PMOS MP21关断，同时I/O驱动器200被操作为在输出处产生高阻抗。控制电压VPCTL_LV处于高逻辑电压VDDIX(1.8V)使得VPBIAS电压发生器212生成处于恒定的相对高的偏置电压VDDIX(1.8V)的偏置电压VPBIAS。图2C的时序图描绘了在I/O驱动器200被配置为输出高阻抗时处于恒定电压VDDPX(3.6V)和VDDIX(1.8V)的VPCTL_HV和VPCTL_LV。
类似地，当EN信号未被确立时，第一NMOS预驱动器220生成处于低逻辑电压VSS(0V)的控制电压VNCTL_LV，并且第二NMOS预驱动器221生成处于低逻辑电压VDDIX(1.8V)的控制电压VNCTL_HV，而不论输入电压VIN和输出电压VPAD的逻辑状态如何。控制电压VNCTL_LV被维持在低逻辑电压VSS(0V)维持NMOS MN21关断，同时I/O驱动器200被操作为在输出处产生高阻抗。控制电压VNCTL_HV处于低逻辑电压VDDIX(1.8V)使得VNBIAS电压发生器212生成处于恒定的相对低的偏置电压VDDIX(1.8V)的偏置电压VNBIAS。图2C的时序图描绘了在I/O驱动器200被配置为输出高阻抗时处于恒定电压VSS(0V)和VDDIX(1.8V)的VNCTL_LV和VNCTL_HV两者。
控制电压VPCTL_HV处于恒定的高逻辑电压VDDPX(3.6V)使得VPI电压发生器214生成限定电压VPI，以在I/O驱动器200被配置为输出高阻抗时维持PMOS MP22被关断并且被保护免于过电压。例如，当输出电压VPAD由另一器件驱动到高逻辑电压VDDPX(3.6V)时，如图2C的时序图中图示的，VPI电压发生器214生成处于VDDPX(3.6V)的限定电压VPI。因此，PMOS MP22有效地被关断，因为其VDS处于0V并且跨PMOS MP22的最大电压为处于1.8V的VGS和VGD，其低于针对某种器件技术的2.0V的可靠性极限。当输出电压VPAD由另一器件驱动到低逻辑电压VSS(0V)时，如图2C的时序图中图示的，VPI电压发生器214生成处于VDDIX(1.8V)的限定电压VPI。因此，跨PMOS MP22的最大电压为VDS 1.8V，其也低于针对某种器件技术的2.0V的可靠性极限。
控制电压VNCTL_LV处于恒定的低逻辑电压VSS(0V)使得VNI电压发生器224生成限定电压VNI，以在I/O驱动器200被配置为输出高阻抗时维持NMOS MN22被关断并且被保护免于过电压。例如，当输出电压VPAD由另一器件驱动到低逻辑电压VSS(0V)时，如图2C的时序图中图示的，VNI电压发生器224生成处于VSS(0V)的限定电压VNI。因此，NMOS MP22有效地被关断，因为其VDS处于0V并且跨NMOS MN22的最大电压为处于1.8V的VGS和VGD，其低于针对某种器件技术的2.0V的可靠性极限。当输出电压VPAD由另一器件驱动到高逻辑电压VDDPX(3.6V)时，如图2C的时序图中图示的，VNI电压发生器224生成处于VDDIX(1.8V)的限定电压VNI。因此，跨NMOSMN22的最大电压为VDS 1.8V，其也低于针对某种器件技术的2.0V的可靠性极限。
图3A图示了包括VNBIAS电压发生器310和VPBIAS电压发生器320的示例性偏置电压发生器300的示意图。VNBIAS电压发生器310和VPBIAS电压发生器320可以分别是I/O驱动器200的VNBIAS电压发生器222和VPBIAS电压发生器212的一个示例性详细实施方式。
特别地，VNBIAS电压发生器310包括PMOS MP31、PMOS MP32、与非门312和反相器314。PMOS MP31包括耦合在I/O驱动器200的输出(VPAD)和与非门312的第一输入之间的源极和漏极。PMOS MP31的栅极被配置为接收恒定偏置电压VDDIX。PMOS MP32包括耦合在恒定偏置电压VDDIX的源极和与非门312的第一输入之间的源极和漏极。MP32的栅极耦合到I/O驱动器200的输出(VPAD)。控制电压VNCTL_HV被施加到与非门312的第二输入。与非门312的输出耦合到反相器314的输入。偏置电压VNBIAS在反相器314的输出处被生成。
VPBIAS电压发生器320包括NMOS MN31、NMOS MN32、或非门322和反相器324。NMOS MN31包括耦合在I/O驱动器200的输出(VPAD)与或非门332的第一输入之间的漏极和源极。NMOSMN31的栅极被配置为接收恒定偏置电压VDDIX。NMOS MN32包括耦合在恒定偏置电压VDDIX的源极与或非门322的第一输入之间的源极和漏极。MN32的栅极耦合到I/O驱动器200的输出(VPAD)。控制电压VPCTL_LV被施加到或非门322的第二输入。或非门322的输出耦合到反相器324的输入。偏置电压VPBIAS在反相器324的输出处被生成。
包括PMOS MP31和MP32以及NMOS MN31和MN32的电路作为波形拆分器进行操作。也就是说，如所讨论的，用于输出电压VPAD的电压域具有分别处于VDDPX和VSS的高逻辑电压和低逻辑电压。具有PMOS MP31和MP32的波形拆分器的部分生成信号VPAD_HV，信号VPAD_HV跟踪输出电压VPAD的高逻辑电压和低逻辑电压，但是在具有分别处于VDDPX和VDDIX的高电压和低电压的不同电压域中。类似地，具有NMOS MN31和MN32的波形拆分器的部分生成信号VPAD_LV，信号VPAD_LV跟踪输出电压VPAD的高逻辑电压和低逻辑电压，但是在具有分别处于VDDIX和VSS的高电压和低电压的不同电压域中。
图3B图示了根据本公开的另一方面的与I/O驱动器200、VNBIAS电压发生器310和VPBIAS电压发生器320的示例性操作相关的时序图。时序图的x轴或横轴表示时间，并且被划分成四个主要时间间隔：(1)当I/O驱动器200的输出电压VPAD基本上处于稳态高逻辑电压VDDPX(3.6V)时，其在时序图的最左侧和最右侧的列中指示；(2)当输出电压VPAD从高逻辑电压VDDPX(3.6V)向低逻辑电压VSS(0V)转变时，其在左起第二列中指示；(3)当I/O驱动器200的输出电压VPAD基本上处于稳态低逻辑电压VSS(0V)时，其在左起第三列中指示；以及(4)当输出电压VPAD从低逻辑电压VSS(0V)向高逻辑电压VDDPX(3.6V)转变时，其在左起第四列中指示。
时序图的y轴或纵轴表示I/O驱动器200、VNBIAS电压发生器310和VPBIAS电压发生器320的各种电压。例如，从顶部到底部，电压是：(1)I/O驱动器200的输出处的输出电压VPAD；(2)与非门312的第一输入处的电压VPAD_HV；(3)或非门322的第一输入处的电压VPAD_LV；(4)或非门322的第二输入处的控制电压VPCTL_LV(由第二PMOS预驱动器211生成)；(5)用于PMOSMP22的栅极偏置电压VPBIAS；(6)与非门312的第二输入处的控制电压VNCTL_HV(由第二NMOS预驱动器221生成)；以及(7)用于NMOS MN22的栅极偏置电压VNBIAS。
在操作中，当I/O驱动器200的输出电压VPAD处于稳态高逻辑电压VDDPX(3.6V)时，PMOS MP31导通，因为其源极处于VDDPX(3.6V)并且其栅极处于VDDIX(1.8V)；因此，PMOS MP31具有1.8V的VGS，这大于其0.4V的阈值电压VT。另外，PMOS MP32关断，因为其源极处于VDDPX(3.6V)并且其栅极处于VDDPX(3.6V)；因此，PMOS MP32具有0V的VGS，这小于其0.4V的阈值电压VT。因此，与非门312的第一输入处的电压VPAD_HV处于高逻辑电压VDDPX(3.6V)。电压VNCTL_HV处于VDDIX(1.8V)的低逻辑电压。因此，如图3B的时序图中指示的，由于对与非门312的输入是高逻辑电压和低逻辑电压，所以与非门312生成高逻辑电压，并且反相器314输出VNBIAS作为相对低的偏置电压VDDIX(1.8V)。
此外，当I/O驱动器200的输出电压VPAD是稳态高逻辑电压VDDPX(3.6V)时，NMOS MN32导通，因为其栅极处于VDDPX(3.6V)并且其源极处于VDDIX(1.8V)；因此，NMOS MN32具有1.8V的VGS，这大于其0.4V的阈值电压VT。因此，由于MN32导通，所以或非门322的第一输入处的电压VPAD_LV处于高逻辑电压VDDIX(1.8V)。NMOS MN31关断，因为其栅极处于VDDIX(1.8V)并且其源极处于VDDIX(1.8V)；因此，NMOS MN32具有0V的VGS，这小于其0.4V的阈值电压VT。电压VPCTL_LV处于VSS(0V)的低逻辑电压。因此，如图3B的时序图中指示的，由于对或非门322的输入是高逻辑电压和低逻辑电压，所以或非门322生成低逻辑电压，并且反相器324输出VPBIAS作为相对高的偏置电压VDDIX(1.8V)。
当输出电压VPAD将要从高逻辑电压VDDPX(3.6V)向低逻辑电压VSS(0V)转变时，控制电压VNCTL_HV被提高到逻辑高电压VDDPX(3.6V)并且VPCTL_LV被提高到高逻辑电压VDDIX(1.8V)。因此，对与非门312的输入两者都处于高逻辑电压；并且因此，与非门312输出低逻辑电压，并且反相器314输出VNBIAS作为相对高的偏置电压VDDPX(3.6V)。如先前讨论的，VNBIAS为高将I/O驱动器200的NMOS MN22配置为具有与NMOS MN21的电阻类似的电阻，从而跨器件MN21和MN22的电压基本上相等以防止器件的过电压。
当输出电压VPAD已经减小到限定电压时(其中VPAD_HV被与非门312解释为低逻辑电压)，对与非门312的输入处于低逻辑电压和高逻辑电压；并且因此，与非门312生成高逻辑电压，并且反相器314输出VNBIAS作为相对低的偏置电压VDDIX(1.8V)。在这样的时候，输出电压VPAD已经充分地减小以防止I/O驱动器200的NMOS MN22和MN21的过电压。当输出电压VPAD已经减小到基本上为VDDIX-VT(MP32的阈值)时，PMOS MP32导通，并且当输出电压VPAD已经减小到VDDIX+VT(MP31的阈值)时，PMOS MP31关断。
因此，如图3B的时序图中指示的，偏置电压VNBIAS在输出电压VPAD从高到低的转变的初始部分或放电子间隔期间暂时地被提高，以防止NMOS MN22和MN21的过电压条件。VNBIAS处于提高状态的时间间隔取决于电压VPAD_HV何时变为由与非门312解释的低逻辑电压。输出电压VPAD以取决于电容性负载CLOAD的速率减小；例如，小的电容性负载CLOAD，用于VPAD的减小速率较快；较大的电容性负载CLOAD，用于VPAD的减小速率较慢。因此，偏置电压VNBIAS被保持在提高状态达到足够的时间量，以防止由于VDS高于可靠性极限(如果VNBIAS否则过早地被带到较低的偏置电压)所致的NMOS MN22的过电压，并且防止由于VGS和/或VGD高于可靠性极限(如果VNBIAS否则被保持在较高的偏置电压太久)所致的NMOS MN22的过电压。
如图3B的时序图中指示的，在输出电压VPAD从高到低的转变期间，偏置电压VPBIAS保持在相对高的偏置电压VDDIX(1.8V)。这是因为在输出电压VPAD从高到低的转变期间，控制电压VPCTL_LV被提高到高逻辑电压VDDIX(1.8V)。响应于高逻辑电压VPCTL_LV，或非门322生成低逻辑电压，并且反相器324维持VPBIAS处于相对高的偏置电压VDDIX(1.8V)。
当输出电压VPAD将要从低逻辑电压VSS(0V)向高逻辑电压VDDPX(3.6V)转变时，控制电压VPCTL_LV降低到低逻辑电压VSS(0V)，并且控制电压VNCTL_HV降低到低逻辑电压VDDIX(1.8V)。因此，对或非门322的输入两者都处于低逻辑电压；并且因此，或非门322输出高逻辑电压，并且反相器324输出VPBIAS作为相对低的偏置电压VSS(0V)。如先前讨论的，VPBIAS为低将I/O驱动器200的PMOS MP22配置为具有与PMOS MP21的电阻类似的电阻，从而跨器件MP21和MP22的电压基本上相等以防止器件的过电压。
当输出电压VPAD已经增大到限定电压时(其中VPAD_LV被或非门322解释为高逻辑电压)，或非门322生成低逻辑电压，并且反相器324输出VPBIAS作为相对高的偏置电压VDDIX(1.8V)。在这样的时候，输出电压VPAD已经充分地增大以防止I/O驱动器200的PMOS MP22和MP21的过电压。当输出电压VPAD已经增大到基本上为VDDIX-VT(MN31的阈值)时，NMOS MN31关断，并且当输出电压VPAD已经增大到VDDIX+VT(MN32的阈值)时，NMOS MP32导通。
因此，如图3B的时序图中指示的，偏置电压VPBIAS在输出电压VPAD从低到高的转变的初始部分或充电子间隔期间暂时地被降低，以防止PMOS MP22和MP21的过电压条件。VPBIAS处于降低状态的时间间隔取决于电压VPAD_LV何时变为由或非门322解释的高逻辑电压。输出电压VPAD以取决于电容性负载CLOAD的速率增大；例如，小的电容性负载CLOAD，用于VPAD的增大速率较快；较大的电容性负载CLOAD，用于VPAD增大速率较慢。因此，偏置电压VPBIAS被保持在提高状态达到足够的时间量，以防止由于VDS高于可靠性极限(如果VPBIAS否则过早地被带到高偏置电压)所致的PMOS MP22的过电压，并且防止由于VGS和/或VGD高于可靠性极限(如果VPBIAS否则被保持在低偏置电压太久)所致的PMOS MP22的过电压。
如图3B的时序图中指示的，在输出电压VPAD从低到高的转变期间，偏置电压VNBIAS保持在相对低的偏置电压VDDIX(1.8V)。这是因为在输出电压VPAD从低到高的转变期间，控制电压VNCTL_HV被降低到低逻辑电压VSS(0V)。响应于逻辑高电压VNCTL_HV，与非门312生成高逻辑电压，并且反相器314维持VNBIAS处于相对低的偏置电压VDDIX(1.8V)。
图4图示了包括VPI电压发生器410和VNI电压发生器420的示例性偏置电压发生器400的示意图。VPI和VNI电压发生器410和420可以分别是I/O驱动器200的VPI和VNI电压发生器214和224的一个示例性详细实施方式。如先前讨论的，VPI电压发生器410被配置为当输出电压VPAD处于稳态低逻辑电压VSS(0V)时，生成处于VDDIX(1.8V)的限定电压VPI。这是为了保护PMOS MP22免于过电压条件。类似地，VNI电压发生器420被配置为当输出电压VPAD处于稳态高逻辑电压VDDPX(3.6V)时，生成处于VDDIX(1.8V)的限定电压VNI。这是为了保护NMOS MN22免于过电压条件。这适用于两种情形：(1)当I/O驱动器200正驱动输出电压VPAD时；以及(2)当I/O驱动器200在输出处正呈现高阻抗并且另一器件正驱动输出电压VPAD时。
特别地，VPI电压发生器410包括PMOS MP41、PMOS MP42和NMOS MN43。PMOS MP41包括耦合在I/O驱动器200的输出(VPAD)与NMOS MN43的漏极之间的源极和漏极。PMOS MP41的栅极被配置为接收恒定偏置电压VDDIX。PMOS MP42包括耦合在恒定偏置电压VDDIX的源极与NMOS MN43的漏极之间的源极和漏极。PMOS MP42的栅极耦合到I/O驱动器200的输出(VPAD)。NMOS MN43的栅极被配置为接收控制电压VPCTL_HV。限定电压VPI在MN43的源极处被生成。
VNI电压发生器420包括NMOS MN41、NMOS MN42和PMOS MP43。NMOS MN41包括耦合在I/O驱动器200的输出(VPAD)与PMOS MP43的漏极之间的漏极和源极。MN41的栅极被配置为接收恒定偏置电压VDDIX。NMOS MN42包括耦合在恒定偏置电压VDDIX的源极与PMOS MP43的漏极之间的源极和漏极。NMOS MN42的栅极耦合到I/O驱动器200的输出(VPAD)。PMOS MP43的栅极被配置为接收控制电压VNCTL_LV。偏置电压VNI在MP43的源极处被生成。
包括PMOS MP41和MP42以及NMOS MN41和MN42的电路作为波形拆分器进行操作。也就是说，如所讨论的，用于输出电压VPAD的电压域具有分别处于VDDPX和VSS的高逻辑电压和低逻辑电压。具有PMOS MP41和MP42的波形拆分器的部分生成信号VPAD_HV，信号VPAD_HV跟踪输出电压VPAD的高逻辑电压和低逻辑电压，但是在具有分别处于VDDPX和VDDIX的高电压和低电压的不同电压域中。类似地，具有NMOS MN41和MN42的波形拆分器的部分生成信号VPAD_LV，信号VPAD_LV跟踪输出电压VPAD的高逻辑电压和低逻辑电压，但是在具有分别处于VDDIX和VSS的高电压和低电压的不同电压域中。
首先考虑I/O驱动器200正将输出电压VPAD驱动到高逻辑电压VDDPX(3.6V)的情况。在这样的情况下，控制电压VPCTL_HV和VNCTL_LV分别处于低逻辑电压VDDIX(1.8V)和VSS(0V)。关于VPI电压发生器410，PMOS MP41导通，PMOS MP42关断，并且NMOS MN43有效地关断。因此，归因于上拉电路的导通的PMOS MP11和MP22，限定电压VPI处于VDDPX(3.6V)。关于VNI电压发生器420，NMOS MN42导通，NMOS MN41关断，并且PMOS MP43导通。因此，限定电压VNI经由导通的MN42和MP43而处于VDDIX(1.8V)。当输出电压VPAD由I/O驱动器200驱动到高逻辑电压VDDPX(3.6V)时，NMOSMN22的源极处的限定电压VNI(1.8V)保护器件免于过电压。
接下来考虑I/O驱动器200正将输出电压VPAD驱动到低逻辑电压VSS(0V)的情况。在这样的情况下，控制电压VPCTL_HV和VNCTL_LV分别处于高逻辑电压VDDPX(3.6V)和VDDIX(1.8V)。关于VNI电压发生器420，NMOS MN42关断，NMOS MN41导通，并且PMOS MP43有效地关断。因此，限定电压VNI经由下拉电路的导通的MN21和MN22而处于0V(VPAD)。关于VPI电压发生器410，PMOS MP41关断，PMOSMP42导通，并且NMOS MN43导通。因此，电压VPI经由导通的MP42和MN43而处于VDDIX(1.8V)。当输出电压VPAD由I/O驱动器200驱动到低逻辑电压VSS(0V)时，PMOS MP22的源极处的限定电压VPI(1.8V)保护器件免于过电压。
接下来考虑I/O驱动器200在输出处正提供高阻抗并且另一器件正将输出电压VPAD驱动到高逻辑电压VDDPX(3.6V)的情况。在这样的情况下，控制电压VPCTL_HV和VNCTL_LV分别处于高逻辑电压VDDPX(3.6V)和低逻辑电压VSS(0V)。关于VPI电压发生器410，PMOS MP41导通，PMOSMP42关断，并且NMOS MN43导通。因此，限定电压VPI经由导通的MP41和MN43而处于VDDPX(3.6V)。关于VNI电压发生器420，NMOS MN42导通，NMOS MN41关断，并且PMOS MP43导通。因此，限定电压VNI经由导通的MN42和MP43而处于VDDIX(1.8V)。当输出电压VPAD由另一器件驱动到VDDPX(3.6V)时，NMOS MN22的源极处的限定电压VNI(1.8V)保护器件免于过电压。
接下来考虑I/O驱动器200在输出处正提供高阻抗并且另一器件正将输出电压VPAD驱动到低逻辑电压VSS(0V)的情况。在这样的情况下，电压VPCTL_HV和VNCTL_LV分别处于高逻辑电压VDDPX(3.6V)和低逻辑电压VDDIX(1.8V)。关于VNI电压发生器420，NMOS MN42关断，NMOSMN41导通，并且PMOS MP43导通。因此，电压VNI经由导通的MN41和MP43而处于VSS(0V)。关于VPI电压发生器410，PMOS MP41关断，PMOS MP42导通，并且NMOS MN43导通。因此，限定电压VPI经由导通的MP42和MN43处于VDDIX(1.8V)。当输出电压VPAD由另一器件驱动到低逻辑电压VSS(0V)时，PMOS MP22的源极处的限定电压VPI(1.8V)保护器件免于过电压。
图5A图示了根据本公开的另一方面的示例性预驱动器500的示意图。预驱动器500可以是先前讨论的第一PMOS预驱动器210的示例性详细实施方式。
概言之，预驱动器500基于输入信号VIN来生成控制信号VPCTL_HV。也就是说，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于低逻辑电压，预驱动器500生成在第一电压域中处于高逻辑电压(VDDPX)的控制信号VPCTL_HV。类似地，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于高逻辑电压，预驱动器500生成在第一电压域中处于低逻辑电压(VDDIX)的控制信号VPCTL_HV。基于使能信号EN未被确立，预驱动器500生成处于高逻辑电压(VDDPX)的控制信号VPCTL_HV，而不论输入信号VIN的逻辑状态如何。
特别地，预驱动器500包括电平移位器505和反相器510。反相器510进而包括串联耦合在第一电压轨(VDDPX)与第二电压轨(VDDIX)之间的第一晶体管(例如，PMOS)MP51和第二晶体管(例如，NMOS)MN51。PMOS MP51和NMOS MN51的控制端子(例如，栅极)耦合在一起，并且耦合到电平移位器505的输出。预驱动器500被配置为在PMOS MP51与NMOS MN51(例如，漏极)之间的节点处生成控制信号VPCTL_HV。电平移位器505包括被配置为接收输入信号VIN的信号输入、以及被配置为接收使能信号EN的控制输入。如先前讨论的，电平移位器505包括耦合到PMOSMP51和NMOS MN51的栅极的信号输出。
在操作中，当使能信号EN被确立时，电平移位器505响应于输入信号VIN处于低逻辑电压而生成输出信号，以导通PMOS MP51并且关断NMOS MN51。这使得控制信号VPCTL_HV基本上处于VDDPX的高逻辑电压。此外，当使能信号EN被确立时，电平移位器505响应于输入信号VIN处于高逻辑电压而生成输出信号，以关断PMOS MP51并且导通NMOS MN51。这使得控制信号VPCTL_HV基本上处于VDDIX的低逻辑电压。当使能信号EN未被确立时，电平移位器505生成输出信号以导通PMOS MP51并且关断NMOS MN51，而不论输入信号VIN的逻辑状态如何。这使得控制信号VPCTL_HV在使能信号EN未被确立时基本上被维持在VDDPX的高逻辑电压。
图5B图示了根据本公开的另一方面的另一示例性预驱动器520的示意图。预驱动器520可以是先前讨论的第二PMOS预驱动器211的示例性详细实施方式。
概言之，预驱动器520基于输入信号VIN来生成控制信号VPCTL_LV。也就是说，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于低逻辑电压，预驱动器520生成在第三电压域中处于高逻辑电压(VDDIX)的控制信号VPCTL_HV。类似地，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于高逻辑电压，预驱动器520生成在第三电压域中处于低逻辑电压(VSS)的控制信号VPCTL_LV。基于使能信号EN未被确立，预驱动器520生成处于高逻辑电压(VDDIX)的控制信号VPCTL_LV，而不论输入信号VIN的逻辑状态如何。
特别地，预驱动器520包括电平移位器525和反相器530。反相器530进而包括串联耦合在第一电压轨(VDDIX)与第二电压轨(VSS)之间的第一晶体管(例如，PMOS)MP52和第二晶体管(例如，NMOS)MN52。PMOS MP52和NMOS MN52的控制端子(例如，栅极)耦合在一起，并且耦合到电平移位器525的输出。预驱动器520被配置为在PMOS MP52与NMOS MN52(例如，漏极)之间的节点处生成控制信号VPCTL_LV。电平移位器525包括被配置为接收输入信号VIN的信号输入、以及被配置为接收使能信号EN的控制输入。如先前讨论的，电平移位器525包括耦合到PMOSMP52和NMOS MN52的栅极的信号输出。
在操作中，当使能信号EN被确立时，电平移位器525响应于输入信号VIN处于低逻辑电压而生成输出信号，以导通PMOS MP52并且关断NMOS MN52。这使得控制信号VPCTL_LV基本上处于VDDIX的高逻辑电压。此外，当使能信号EN被确立时，电平移位器525响应于输入信号VIN处于高逻辑电压而生成输出信号，以关断PMOS MP52并且导通NMOS MN52。这使得控制信号VPCTL_LV基本上处于VSS的低逻辑电压。当使能信号EN未被确立时，电平移位器525生成输出信号以导通PMOS MP52并且关断NMOS MN52，而不论输入信号VIN的逻辑状态如何。这使得控制信号VPCTL_LV在使能信号EN未被确立时基本上被维持在VDDIX的高逻辑电压。
图5C图示了根据本公开的另一方面的另一示例性预驱动器540的示意图。预驱动器540可以是先前讨论的第一NMOS预驱动器220的示例性详细实施方式。
概言之，预驱动器540基于输入信号VIN来生成控制信号VNCTL_LV。也就是说，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于低逻辑电压，预驱动器540生成在第三电压域中处于高逻辑电压(VDDIX)的控制信号VNCTL_LV。类似地，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于高逻辑电压，预驱动器540生成在第三电压域中处于低逻辑电压(VSS)的控制信号VNCTL_LV。基于使能信号EN未被确立，预驱动器540生成处于低逻辑电压(VSS)的控制信号VNCTL_LV，而不论输入信号VIN的逻辑状态如何。
特别地，预驱动器540包括电平移位器545和反相器550。反相器550进而包括串联耦合在第一电压轨(VDDIX)与第二电压轨(VSS)之间的第一晶体管(例如，PMOS)MP53和第二晶体管(例如，NMOS)MN53。PMOS MP53和NMOS MN53的控制端子(例如，栅极)耦合在一起，并且耦合到电平移位器545的输出。预驱动器540被配置为在PMOS MP53与NMOS MN53(例如，漏极)之间的节点处生成控制信号VNCTL_LV。电平移位器545包括被配置为接收输入信号VIN的信号输入、以及被配置为接收使能信号EN的控制输入。如先前讨论的，电平移位器545包括耦合到PMOSMP53和NMOS MN53的栅极的信号输出。
在操作中，当使能信号EN被确立时，电平移位器545响应于输入信号VIN处于低逻辑电压而生成输出信号，以导通PMOS MP53并且关断NMOS MN53。这使得控制信号VNCTL_LV基本上处于VDDIX的高逻辑电压。此外，当使能信号EN被确立时，电平移位器545响应于输入信号VIN处于高逻辑电压而生成输出信号，以关断PMOS MP53并且导通NMOS MN53。这使得控制信号VNCTL_LV基本上处于VSS的低逻辑电压。当使能信号EN未被确立时，电平移位器545生成输出信号以关断PMOS MP53并且导通NMOS MN53，而不论输入信号VIN的逻辑状态如何。这使得控制信号VNCTL_LV在使能信号EN未被确立时基本上被维持在VSS的低逻辑电压。
图5D图示了根据本公开的另一方面的示例性预驱动器560的示意图。预驱动器560可以是先前讨论的第二NMOS预驱动器221的示例性详细实施方式。
概言之，预驱动器560基于输入信号VIN来生成控制信号VNCTL_HV。也就是说，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于低逻辑电压，预驱动器560生成在第一电压域中处于高逻辑电压(VDDPX)的控制信号VNCTL_HV。类似地，基于使能信号EN被确立，响应于输入信号VIN在第二电压域中处于高逻辑电压，预驱动器560生成在第一电压域中处于低逻辑电压(VDDIX)的控制信号VNCTL_HV。基于使能信号EN未被确立，预驱动器560生成处于低逻辑电压(VDDIX)的控制信号VNCTL_HV，而不论输入信号VIN的逻辑状态如何。
特别地，预驱动器560包括电平移位器565和反相器570。反相器570进而包括串联耦合在第一电压轨(VDDPX)与第二电压轨(VDDIX)之间的第一晶体管(例如，PMOS)MP54和第二晶体管(例如，NMOS)MN54。PMOS MP54和NMOS MN54的控制端子(例如，栅极)耦合在一起，并且耦合到电平移位器565的输出。预驱动器560被配置为在PMOS MP54与NMOS MN54(例如，漏极)之间的节点处生成控制信号VNCTL_HV。电平移位器565包括被配置为接收输入信号VIN的信号输入、以及被配置为接收使能信号EN的控制输入。如先前讨论的，电平移位器565包括耦合到PMOSMP54和NMOS MN54的栅极的信号输出。
在操作中，当使能信号EN被确立时，电平移位器565响应于输入信号VIN处于低逻辑电压而生成输出信号，以导通PMOS MP54并且关断NMOS MN54。这使得控制信号VNCTL_HV基本上处于VDDPX的高逻辑电压。此外，当使能信号EN被确立时，电平移位器565响应于输入信号VIN处于高逻辑电压而生成输出信号，以关断PMOS MP54并且导通NMOS MN54。这使得控制信号VNCTL_HV基本上处于VDDIX的低逻辑电压。当使能信号EN未被确立时，电平移位器565生成输出信号以关断PMOS MP54并且导通NMOS MN54，而不论输入信号VIN的逻辑状态如何。这使得控制信号VNCTL_HV在使能信号EN未被确立时基本上被维持在VDDIX的低逻辑电压。
图6图示了根据本公开的另一方面的基于输入电压来生成输出电压的示例性方法600的流程图。方法600包括：响应于输入电压从第一低逻辑电压向第一高逻辑电压转变，通过导通串联耦合在第一电压轨与输出之间的第一晶体管和第二晶体管，将第一电压轨耦合到输出(框602)。用于将第一电压轨耦合到输出的部件的示例包括上拉电路，上拉电路具有串联耦合在图2A中描绘的I/O驱动器200中的电压轨(VDDPX)与输出(VPAD)之间的PMOS MP21和MP22。
方法600进一步包括：响应于输入电压从第一低逻辑电压向第一高逻辑电压转变，通过关断串联耦合在输出与第二电压轨之间的第三晶体管和第四晶体管，将第二电压轨从输出解耦，其中输出处的电压响应于第一电压轨到输出的耦合以及第二电压轨从输出的解耦，从第二低逻辑电压朝向第二高逻辑电压转变(框604)。用于将第二电压轨从输出解耦的部件的示例包括下拉电路，下拉电路具有串联耦合在图2A中描绘的I/O驱动器200中的输出(VPAD)与电压轨(VSS)之间的NMOS MN22和MN21。
另外，方法600包括：响应于输入信号从第一高逻辑电压向第一低逻辑电压转变，通过导通第三晶体管和第四晶体管，将第二电压轨耦合到输出(框606)。用于将第二电压轨耦合到输出的部件的示例包括下拉电路，下拉电路具有串联耦合在图2A中描绘的I/O驱动器200中的输出(VPAD)与电压轨(VSS)之间的NMOS MN22和MN21。
进一步地，方法600包括：响应于输入信号从第一高逻辑电压向低逻辑电压转变，通过关断第一晶体管和第二晶体管，将第一电压轨从输出解耦，其中输出电压响应于第二电压轨到输出的耦合以及第一电压轨从输出的解耦，从第二高逻辑电压朝向第二低逻辑电压转变(框608)。用于将第一电压轨从输出解耦的部件的示例包括上拉电路，上拉电路具有串联耦合在图2A中描绘的I/O驱动器200中的电压轨(VDDPX)与输出(VPAD)之间的PMOS MP21和MP22。
方法600还包括：近似当输出电压开始从第二低逻辑电压朝向第二高逻辑电压转变时，将施加到第二晶体管的控制输入的第一偏置电压从第一相对高电压向第一相对低电压转变(框610)。用于转变第一偏置电压的这样的部件的示例包括分别在图2A和图3A中描绘的VPBIAS电压发生器212和320。
方法600进一步包括：在输出电压继续从第二低逻辑电压朝向第二高逻辑电压转变时，将第一偏置电压从第一相对低电压向第一相对高电压转变(框612)。用于转变第一偏置电压的这样的部件的示例包括分别在图2A和图3A中描绘的VPBIAS电压发生器212和320。
另外，方法600包括：近似当输出电压开始从第二高逻辑电压朝向低逻辑电压转变时，将施加到第三晶体管的控制输入的第二偏置电压从第二相对低电压向第二相对高电压转变(框614)。用于转变第二偏置电压的这样的部件的示例包括分别在图2A和图3A中描绘的VNBIAS电压发生器222和310。
方法600还包括：在输出电压继续从第二高逻辑电压朝向第二低逻辑电压转变时，将第二偏置电压从第二相对高电压向第二相对低电压转变(框616)。用于转变第二偏置电压的这样的部件的示例包括分别在图2A和图3A中描绘的VNBIAS电压发生器222和310。
提供对本公开的先前描述是为了使得本领域的技术人员能够制作或使用本公开。对本公开的各种修改对本领域的技术人员将容易是明显的，并且不脱离本公开的精神或范围，本文定义的一般原理可以应用到其他变型。因此，本公开不旨在限于本文描述的示例，而是符合与本文公开的原理和新颖特征相一致的最宽范围。

Claims (10)

1.一种驱动器装置，包括：
上拉电路，包括串联耦合在第一电压轨与输出之间的第一晶体管和第二晶体管；
下拉电路，包括串联耦合在所述输出与第二电压轨之间的第三晶体管和第四晶体管；
第一电压发生器，包括第一NMOS、第二NMOS、NOR门和反相器，其中所述第一NMOS包括耦合在所述输出与所述NOR门的第一输入端之间，其中所述第一NMOS的栅极被配置为接收恒定偏置电压，其中所述第二NMOS包括耦合在所述恒定偏置电压与所述NOR门的第一输入端之间的源极和漏极，其中所述第二NMOS的栅极被耦合到所述输出，其中控制电压被施加到所述NOR门的第二输入端，其中所述NOR门的输出端被耦合到所述反相器的输入端，并且其中在所述反相器的输出端处生成第一偏置电压，其中所述第二晶体管的控制输入被配置为接收所述第一偏置电压，所述第一偏置电压被配置为：当所述输出处的电压由于所述上拉电路将所述第一电压轨耦合到所述输出并且所述下拉电路将所述输出从所述第二电压轨解耦而开始从第一低逻辑电压朝向第一高逻辑电压转变时，从第一相对高电压向第一相对低电压转变，并且所述第一偏置电压还被配置为：在所述输出电压继续从所述第一低逻辑电压朝向所述第一高逻辑电压转变时，从所述第一相对低电压向所述第一相对高电压转变；以及
第二电压发生器，所述第二电压发生器包括第一PMOS、第二PMOS、NAND门和反相器，其中所述第一PMOS包括耦合在所述输出与所述NAND门的第一输入端之间的源极和漏极，所述第一PMOS的栅极被配置为接收所述恒定偏置电压，其中所述第二PMOS包括耦合在所述恒定偏置电压与所述NAND门的第一输入端之间，其中所述第二PMOS的栅极耦合到所述输出，其中控制电压被施加到所述NAND门的第二输入端，其中所述NAND门的输出端被耦合到所述反相器的输入端，并且其中在所述反相器的输出端处生成第二偏置电压，其中所述第三晶体管的控制输入被配置为接收所述第二偏置电压，所述第二偏置电压被配置为：当所述输出电压由于所述下拉电路将所述输出耦合到所述第二电压轨并且所述上拉电路将所述第一电压轨从所述输出解耦而开始从所述第一高逻辑电压朝向所述第一低逻辑电压转变时，从第二相对低电压向第二相对高电压转变，并且所述第二偏置电压还被配置为：在所述输出电压继续从所述第一高逻辑电压朝向所述第一低逻辑电压转变时，从所述第二相对高电压向所述第二相对低电压转变。
2.根据权利要求1所述的驱动器装置，其中如下的时间间隔是所述输出电压从所述第一低逻辑电压朝向所述第一高逻辑电压转变的速率的函数，所述时间间隔开始于所述第一偏置电压从所述第一相对高电压向所述第一相对低电压转变，并且结束于所述第一偏置电压从所述第一相对低电压向所述第一相对高电压转变。
3.根据权利要求1所述的驱动器装置，其中如下的时间间隔是所述输出电压从所述第一高逻辑电压朝向所述第一低逻辑电压转变的速率的函数，所述时间间隔开始于所述第二偏置电压从所述第二相对低电压向所述第二相对高电压转变，并且结束于所述第二偏置电压从所述第二相对高电压向所述第二相对低电压转变。
4.根据权利要求1所述的驱动器装置，其中所述第一偏置电压被配置为：响应于所述输出电压增大到限定的电压电平，从所述第一相对低电压向所述第一相对高电压转变。
5.根据权利要求1所述的驱动器装置，其中所述第二偏置电压被配置为：响应于所述输出电压减小到限定的电压电平，从所述第二相对高电压向所述第二相对低电压转变。
6.根据权利要求1所述的驱动器装置，进一步包括被配置为生成第三电压的预驱动器，所述第三电压被配置为：响应于输入电压从第三低逻辑电压向第三高逻辑电压转变，从第二高逻辑电压向第二低逻辑电压转变，其中所述第一偏置电压被配置为：响应于所述第三电压从所述第二高逻辑电压向所述第二低逻辑电压转变，从所述第一相对高电压向所述第一相对低电压转变。
7.根据权利要求1所述的驱动器装置，进一步包括被配置为生成第三电压的预驱动器，所述第三电压被配置为：响应于输入电压从第三高逻辑电压向第三低逻辑电压转变，从第二低逻辑电压向第二高逻辑电压转变，其中所述第二偏置电压被配置为：响应于所述第三电压从所述第二低逻辑电压向所述第二低逻辑电压转变，从所述第二相对低电压向所述第二相对高电压转变。
8.根据权利要求1所述的驱动器装置，其中所述第一相对高电压不等于所述第二相对高电压，并且其中所述第一相对低电压不等于所述第二相对低电压。
9.根据权利要求1所述的驱动器装置，进一步包括第三电压发生器，所述第三电压发生器被配置为：响应于所述输出电压向所述第一低逻辑电压转变或处于所述第一低逻辑电压，生成向所述第一晶体管与所述第二晶体管之间的节点施加的第三电压，其中所述第三电压在所述第一高逻辑电压与所述第一低逻辑电压的中间。
10.根据权利要求1所述的驱动器装置，进一步包括第三电压生成器，所述第三电压生成器被配置为：响应于所述输出电压向所述第一高逻辑电压转变或处于所述第一高逻辑电压，生成向所述第三晶体管与所述第四晶体管之间的节点施加的第三电压，其中所述第三电压在所述第一高逻辑电压与所述第一低逻辑电压的中间。
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