CN111327278B - 输出级电路 - Google Patents

Abstract

一种输出级电路，包括偏置电压产生器，第一放大电路以及第二放大电路。偏置电压产生器耦接输出级电路的输出端以依据输出端的输出电压产生偏置电压。第一放大电路耦接输出级电路的输出端，第一电源端以及偏置电压产生器。第一放大电路接收并依据第一预驱动信号，第一预定电压以及偏置电压判断是否导通第一放大电路以将第一电源端的第一电压传输至所述输出端而作为输出电压。第二放大电路耦接所述输出端、第二电源端以及偏置电压产生器。第二放大电路接收并依据第二预驱动信号，第二预定电压以及偏置电压判断是否导通第二放大电路以将所述第二电源端的第二电压传输至所述输出端而作为所述输出电压。

Description

输出级电路

技术领域

本发明是有关于一种输出级电路，且特别是有关于一种避免或减少受到电压过冲(overshoot)损害的输出级电路。

背景技术

在设计芯片的结构时，由于半导体工艺的不同，所制造出来的组件特性也将会不同。例如，不同半导体工艺所生成的晶体管可具备不同的耐压程度。此外，基于技术规格及应用的限制与半导体工艺的进步，当前电路所采用的输入/输出信号的电压是依据所采用的接口的规则来设计。例如，采用USB2.0通讯协议的输入/输出信号的电压为3.3V。但在一般情形下，若是以目前较常使用的半导体工艺(如，28纳米、16纳米…等制程)来设计用来接收或发送该些输入/输出信号的电路时，所能采用的晶体管具备的耐压不能直接匹配于某些接口规则所限定的输入/输出信号的电压规格。例如，某些晶体管仅能承受1.8V的电压，不能直接接收3.3V电压的输入/输出信号，因此，需要设计可承受3.3V电压的输入/输出信号的输出级电路结构。

然而，在实际使用上述输出级电路结构时，输入/输出信号还会出现电压过冲(overshoot)的情况，这将使得输出级电路中部分组件的承受电压超出该部分组件的耐压，从而缩短输出级电路使用寿命，严重的话甚至直接烧毁输出级电路及/或其他电路中的元件。因此，如何利用具备较低耐压的晶体管设计出不易损坏的输出级电路，以实现对较高电压信号的传输，便是目前研究的方向之一。

发明内容

本发明提供一种输出级电路，该输出级电路依据输出电压的数值动态地调整偏置电压，使放大电路中每个晶体管的三端间电压不会超出该个晶体管的耐压，从而避免输出级电路受到电压过冲损害而缩短寿命。

本发明的输出级电路包括偏置电压产生器、第一放大电路以及第二放大电路。偏置电压产生器耦接输出级电路的输出端，以依据输出端的输出电压产生偏置电压。第一放大电路耦接输出级电路的输出端，第一电源端以及偏置电压产生器。第一放大电路接收并依据第一预驱动信号，第一预定电压以及偏置电压判断是否导通第一放大电路以将第一电源端中的第一电压传输至所述输出端而作为输出电压。第二放大电路耦接所述输出端，第二电源端以及偏置电压产生器。第二放大电路接收并依据第二预驱动信号，第二预定电压以及偏置电压判断是否导通第二放大电路以将所述第二电源端的第二电压传输至所述输出端而作为所述输出电压。

基于上述，本发明实施例所述的输出级电路利用至少三层的放大电路来实现，并结合浮动式偏置电压以避免每个晶体管的三端间电压超出该个晶体管的耐压。也就是说，输出级电路中的偏置电压产生器依据输出电压的数值动态地调整偏置电压；当输出电压的数值较高时，偏置电压的数值相应地提升；相对地，当输出电压的数值较低时，偏置电压的数值相应地降低。如此一来，放大电路中部份晶体管的三端间电压因为偏置电压的动态调整而不会超出该部份晶体管各自的耐压，从而避免输出级电路受到电压过冲损害而缩短寿命。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是一种输出级电路100的电路图。

图2是依照本发明实施例的一种输出级电路200的示意图。

图3是依照本发明实施例的一种输出级电路200的详细电路图。

图4是图2中偏置电压产生器210的电路图。

图5是依照本发明实施例的输出电压跟偏置电压的波形图。

具体实施方式

图1是一种输出级电路的电路图。图1中的输出级电路100包括由晶体管P1、P2、N1及N2所组成的两层式放大电路110以及两个预驱动器120、130。在此假设输出级电路100中各个晶体管的耐压因半导体工艺的限制而为1.8V，而使用输出级电路100的芯片则因特定接口的传输协议而需要在输出级电路100的输出端Nout传输最大电压为3.3V的数据信号。本实施例的晶体管P1及P2皆为P型金属氧化物半导体场效晶体管(MOSFET)，而晶体管N1及N2皆为N型MOSFET。

预驱动器120接收第一控制信号Pctl并将第一控制信号Pctl预驱动，且将预驱动后的第一控制信号Pctl传送至晶体管P1的控制端(栅极)。预驱动器130接收第二控制信号Nctl并将第二控制信号Nctl预驱动，且将预驱动后的第二控制信号Nctl传送至晶体管N1的控制端(栅极)。换句话说，第一控制信号Pctl透过预驱动器120来控制晶体管P1是否导通；第二控制信号Nctl透过预驱动器130来控制晶体管N1是否导通。晶体管P2及N2的控制端(栅极)则接收电压Vmid。本实施例中电压Vmid的电压值为第一电压Vcc的电压值的二分之一。如此一来，在一般情形下，晶体管P2及N2可以保护两层式放大电路110中的各个晶体管P1～P2、N1～N2不被3.3V的电压信号所损坏。

然而，在实际运用中，当输出端Nout的电压受到干扰，例如受电压过冲效应的干扰而发生抖动时，输出级电路100的电路结构将容易发生损坏。例如，在主机端与设备端均为数据传输配置有供电电源的情况下，主机端与设备端各自的输出级电路均需要承受较大的耐压，从而使输出级电路100易于发生损坏；或是，在采用通用串行总线(USB)2.0DP/DM接口的相关电路(如，传输端驱动器)的情况下，可能因为电压过冲效应而让图1的输出端电路100易于损毁。输出端电路100的损毁理由在于，在USB 2.0DP/DM接口的高速模式(highspeed mode)下进行数据传输要求输出级电路100的输出端Nout的电压可以低至-400mV，而在全速模式(full speed mode)下进行数据传输要求输出级电路100的输出端Nout的电压因为可能的电压过冲效应而在-500mV至3.6V的范围内变化。但对上述条件的满足，可能会使两层式放大电路110中晶体管P2及N2各自的三端间电压严重超过晶体管P2及N2各自的耐压(例如1.8V)，导致晶体管P2及N2无法正常使用甚至烧毁，影响输出级电路100的寿命。

因此，本发明另一实施例利用至少三层的放大电路结构结合浮动式偏置电压的方式，让输出级电路中各个晶体管的三端间电压不至于超出其耐压，且可承受当输出电压发生电压过冲(overshoot)或下冲(undershoot)时的电平，从而避免或减少输出级电路受到电压过冲损害而减损其寿命。以下对该实施例进行说明。

图2是依照本发明实施例的一种输出级电路200的示意图。本实施例的输出级电路200可应用于使用USB 2.0接口、具备全速模式/低速模式(full/low speed mode)的传输端(TX)输入输出电路中，且可采用16纳米的半导体工艺来制作输出级电路200。应用本实施例者可依其需求调整输出级电路200的应用接口及传输协议，也可采用其他制程，例如，12纳米、10纳米、8纳米、7纳米、5纳米、3纳米等的半导体工艺来制作输出级电路200。

输出级电路200主要包括偏置电压产生器210、第一放大电路220以及第二放大电路230。输出级电路200还可包括第一预驱动器240及第二预驱动器242。偏置电压产生器210耦接输出级电路200的输出端Nout以依据输出端Nout中的输出电压Vout产生偏置电压Vbias。第一放大电路220耦接输出级电路200的输出端Nout、第一电源端Nv1、偏置电压产生器210以及第一预驱动器240。第一放大电路220依据经预驱动的第一控制信号Pctl、第一预定电压Vmidp以及偏置电压Vbias来判断是否导通其自身以将第一电源端Nv1中的第一电压Vcc传输至输出端Nout而作为输出电压Vout。本实施例的第一电压Vcc可以是电源电压，例如为3.3V的电源电压。第二放大电路230耦接输出级电路200的输出端Nout、第二电源端Nv2、偏置电压产生器210以及第二预驱动器242。第二放大电路230依据经预驱动的第二控制信号Nctl、第二预定电压Vmidn以及偏置电压Vbias来判断是否导通其自身以将第二电源端Nv2中的第二电压Vss传输至输出端Nout而作为输出电压Vout。本实施例的第二电压Vss可以是接地电压。第一放大电路220与第二放大电路230各自至少具备3个相互串接的晶体管，其中，第一放大电路220与第二放大电路230各自具备的相互串接的晶体管在数量上可以相同，也可以不同。输出级电路200中各组件的详细电路结构配置请参照图3及图4。

根据本发明一实施例，串接是指P型MOSFET之间,第一个P型MOSFET的第一端(源极)耦接第一电压Vcc,第二个至倒数第二个P型MOSFET，是以第一端(源极)耦接上一个P型MOSFET的第二端(漏极)，而最后一个P型MOSFET则是以第二端(漏极)耦接输出端Nout；也是指N型MOSFET之间，第一个N型MOSFET的第一端(源极)耦接第二电压Vss,第二个至倒数第二个N型MOSFET，是以第一端(源极)耦接上一个N型MOSFET的第二端(漏极)，而最后一个N型MOSFET是以第二端(漏极)耦接输出端Nout。

图3是依照本发明实施例的一种输出级电路200的详细电路图。图3主要揭示第一放大电路220以及第二放大电路230中各个晶体管的连接方式及电压数值设定。第一放大电路220包括第一开关晶体管，例如晶体管P1、至少一个第一叠接晶体管，例如晶体管P2，以及第一偏置晶体管，例如晶体管P3。第二放大电路230包括第二开关晶体管，例如晶体管N1、至少一个第二叠接晶体管，例如晶体管N2，以及第二偏置晶体管，例如晶体管N3。本实施例中晶体管P1至P3皆为P型MOSFET，而晶体管N1及N3皆为N型MOSFET。于部分实施例中，在晶体管P3与输出端Nout之间，及\或在晶体管N3与输出端Nout之间，可以额外增加用来调整偏压的电阻,以调整输出级电路200的输出阻抗。

晶体管P1的第一端(源极)耦接第一电源端Nv1以接收第一电压Vcc。晶体管P1的控制端(栅极)接收预驱动后的第一控制信号Pctl。所述预驱动操作由第一预驱动器240执行，第一预驱动器240接收第一控制信号Pctl并对第一控制信号Pctl进行预驱动。此处的预驱动是指分别抬升第一控制信号Pctl所在的电压区间的上下限阈值。例如，抬升所在电压区间为[0V,0.8V]的第一控制信号Pctl的下限阈值，对0V的第一控制信号Pctl进行预驱动，使预驱动后的第一控制信号Pctl为1.65V；抬升所在电压区间为[0V,0.8V]的第一控制信号Pctl的上限阈值，对0.8V的第一控制信号Pctl进行预驱动，使预驱动后的第一控制信号Pctl为3.3V。从而使所在电压区间为[0V,0.8V]的第一控制信号Pctl经预驱动后所在电压区间被抬升至[1.65V,3.3V]。根据本发明一实施例，第一预驱动器240可以是电平移位器(level shifter)。第一预驱动器240接收第一控制信号Pctl并将第一控制信号Pctl预驱动，且将预驱动后的第一控制信号Pctl传送至晶体管P1的控制端(栅极)，以控制晶体管P1是否导通。

晶体管P2的控制端(栅极)接收第一预定电压Vmidp，晶体管P2的第一端(源极)耦接晶体管P1的第二端(漏极)。晶体管P3的第一端(源极)耦接晶体管P2的第二端(漏极)，晶体管P3的控制端(栅极)接收偏置电压Vbias，且晶体管P3的第二端(漏极)耦接输出端Nout。

晶体管N1的第一端(源极)耦接第二电源端Nv2以接收第二电压Vss。晶体管N1的控制端(栅极)接收预驱动后的第二控制信号Nctl。所述预驱动操作由第二预驱动器242执行，第二预驱动器242接收第二控制信号Nctl并对第二控制信号Nctl进行预驱动。此处的预驱动是指抬升第二控制信号Nctl所在的电压区间的上限阈值，但第二控制信号Nctl所在电压区间的下限阈值不变。例如，对0V的第二控制信号Nctl进行预驱动，预驱动后的第二控制信号Nctl仍为0V。抬升所在电压区间为[0V,0.8V]的第二控制信号Nctl的上限阈值，对0.8V的第二控制信号Nctl进行预驱动，使预驱动后的第二控制信号Nctl为1.65V，从而使所在电压区间为[0V,0.8V]的第二控制信号Nctl经预驱动后所在电压区间变为[0V,1.65V]。根据本发明一实施例，第二预驱动器242也可以是电平移位器(level shifter)。换句话说，第二预驱动器242接收第二控制信号Nctl并将其预驱动，且将预驱动后的第二控制信号Nctl传送至晶体管N1的控制端(栅极)，以控制晶体管N1是否导通。

晶体管N2的控制端(栅极)接收第二预定电压Vmidn，晶体管N2的第一端(源极)耦接晶体管N1的第二端(漏极)。晶体管N3的第一端(源极)耦接晶体管N2的第二端(漏极)，晶体管N3的控制端(栅极)接收偏置电压Vbias，且晶体管N3的第二端(漏极)耦接输出端Nout。

特别说明的是，本实施例以一个晶体管P2来作为至少一个第一叠接晶体管，使得第一放大电路220至少包括3个相互串接的晶体管。应用本实施例者可依其需求增加第一叠接晶体管的数量，只要每个第一叠接晶体管的控制端(栅极)皆接收第一预定电压Vmidp，且这些第一叠接晶体管相互叠接即可，从而增加第一放大电路220对电压的耐受力。相对应地，本实施例以一个晶体管N2来作为至少一个第二叠接晶体管，应用本实施例者可依其需求增加第二叠接晶体管的数量，只要每个第二叠接晶体管的控制端(栅极)皆接收第二预定电压Vmidn，且这些第二叠接晶体管相互叠接即可，从而增加第二放大电路230对电压的耐受力。

根据本发明一实施例，叠接是指P型MOSFET之间，第一个P型MOSFET的第一端(源极)耦接晶体管P1的第二端(漏极)，第二个至倒数第二个P型MOSFET，是以第一端(源极)耦接上一个P型MOSFET的第二端(漏极)，而最后一个P型MOSFET是以第二端(漏极)耦接晶体管P3的第一端(源极)，且该些P型MOSFET的控制端(栅极)皆接收第一预定电压Vmidp；也是指N型MOSFET之间，第一个N型MOSFET的第一端(源极)耦接晶体管N1的第二端(漏极),第二个至倒数第二个N型MOSFET，是以第一端(源极)耦接上一个N型MOSFET的第二端(漏极)，而最后一个N型MOSFET是以第二端(漏极)耦接输出端Nout，且该些N型MOSFET的控制端(栅极)皆接收第二预定电压Vmidn。

本实施例的晶体管P3及N3的控制端(栅极)接收随着输出电压Vout的电压变化而改变电压的偏置电压Vbias。例如，当输出电压Vout为3.9V时，偏置电压产生器210控制偏置电压Vbias为2.2V；当输出电压Vout为-600mV时，偏置电压产生器210控制偏置电压Vbias为1.0V。藉此，可有效地使输出级电路200的晶体管串接结构不被3.3V的第一电压Vcc或电平范围在-600mV至3.9V之间的输出电压Vout所损坏。

根据本发明较佳之实施例，本实施例的第一预定电压Vmidp为第一电压Vcc的二分之一加上浮动电压，例如加上0.1V的浮动电压，从而使第一预定电压Vmidp为3.3V/2+0.1V，即1.75V。本实施例的第二预定电压Vmidn为第一电压Vcc的二分之一减去浮动电压，例如减去0.1V的浮动电压，从而使第二预定电压Vmidn为3.3V/2-0.1V，即1.55V。加减浮动电压以浮动调整第一预定电压Vmidp与第二预定电压Vmidn的电压值的用意在于，可以更好的保护第一叠接晶体管(如，晶体管P2)与第二叠接晶体管(如，晶体管N2)，避免其损毁。根据本发明稍次之实施例，本实施例的第一预定电压Vmidp与第二预定电压Vmidn也可以设定为第一电压Vcc的二分之一，使第一预定电压Vmidp，第二预定电压Vmidn皆为3.3V/2，即1.65V。

图4是图2中偏置电压产生器210的电路图。请参见图4，本实施例的偏置电压产生器210包括第一比较电压产生电路410、第二比较电压产生电路420以及比较器430。第一比较电压产生电路410依据预定比例以将输出电压Vout分压为第一比较电压VRPD。详细来说，第一比较电压产生电路410包括第一电阻R1及第二电阻R2。第一电阻R1与第二电阻R2组成分压电路。第一电阻R1的第一端耦接输出电压Vout，第二电阻R2的第一端耦接第一电阻R1的第二端以作为第一比较电压产生电路410的输出端，且第二电阻R2的第二端耦接第二电源端Nv2，使得第一比较电压产生电路410的输出端上的第一比较电压VRPD与输出电压Vout之间的关系为：VRPD＝R2/(R1+R2)×Vout。

特别说明的是，当本发明实施例中输出级电路200应用在符合USB 2.0接口标准的电路中，第一电阻R1与第二电阻R2可以直接利用USB 2.0接口中必备的15kΩ下拉式电阻。因此，本发明的一些实施例是直接利用USB 2.0接口的电路来实现第一比较电压产生电路410，而不需额外设置两个电阻。此时，第一电阻R1与第二电阻R2的电阻值之比为一预定比例，而使Vout：VRPD＝1：0.56。

第二比较电压产生电路420依据输出电压Vout产生第二比较电压VM。详细来说，第二比较电压产生电路420包括第三电阻R3、第四电阻R4、二极管422、源极追随器424及保护晶体管426。第三电阻R3的第一端接收第三电压V3。本实施例的第三电压V3为第一电压Vcc的二分之一。第四电阻R4的第一端耦接第三电阻R3的第二端以作为第二比较电压产生电路420的输出端N420。第二比较电压产生电路420的输出端N420产生第二比较电压VM。

二极管422是由P型晶体管P4来实现。晶体管P4的第一端(源极)作为二极管422的阳极，晶体管P4的第二端(漏极)与控制端(栅极)相耦接以作为二极管422的阴极。二极管422的阳极耦接第四电阻R4的第二端，二极管422的阴极则耦接源极追随器424。

源极追随器424是由P型晶体管P5实现。晶体管P5的第一端(源极)耦接二极管422的阴极，晶体管P5的第二端(漏极)耦接第二电源端Nv2。本实施例的保护晶体管是由N型晶体管N4实现。晶体管N4的第一端(漏极)耦接源极追随器的控制端(晶体管P5的栅极)，晶体管N4的第二端(源极)耦接输出级电路200的输出端Nout以接收输出电压Vout，且晶体管N4的控制端(栅极)耦接比较器430的输出端N430。

比较器430的第一端Ni1接收第一比较电压VRPD。比较器430的第二端Ni2接收第二比较电压VM。比较器将第一比较电压VRPD及第二比较电压VM之间电压较大者提供至比较器430的输出端N430以作为偏置电压Vbias。比较器430可由两个P型晶体管P6及P7实现。晶体管P6的第一端(源极)与晶体管P7的第一端(源极)相耦接以作为比较器430的输出端N430。晶体管P6的第二端(漏极)耦接晶体管P7的控制端(栅极)并作为比较器430的第一端Ni1。晶体管P7的第二端(漏极)耦接晶体管P6的控制端(栅极)并作为比较器430的第二端Ni2。

在此以第一电阻R1与第二电阻R2的比值为前述预定比例为例，利用图4说明偏置电压产生器210的工作原理。应用本实施例者可依其需求调整第一电阻R1与第二电阻R2的比值为其他比例。

图4所示的第二比较电压产生电路420中第三电阻R3与第四电阻R4的电阻值相同，且二极管422在其两端产生电压降Vth。当发生电压过冲而使输出电压Vout的电压值为3.9V时，第一比较电压产生电路410所产生的第一比较电压VRPD的电压值约略为2.2V，亦即3.9V×0.56，该预定比例决定了第一比较电压产生电路410的输出端上的第一比较电压VRPD与输出电压Vout之间的比值为0.56。

另一方面，第二比较电压产生电路420中的晶体管P4及P5将截止而使电流不会从第三电压V3所在的端点流到第二电源端Nv2。如此一来，第二比较电压VM的电压值将与第三电压V3相同，皆为1.65V。因此，比较器430的输出端将产生等同于第一比较电压VRPD的电压值(2.2V)的偏置电压Vbias。如此一来，图3中第一放大电路220以及第二放大电路230中各个晶体管的三端间电压不会超出1.8V。

相对地，当发生电压下冲而使输出电压Vout的电压值为-600mV时，第一比较电压产生电路410所产生的第一比较电压VRPD的电压值为：-600mV×0.56，即336mV。

另一方面，第二比较电压产生电路420中的晶体管P4及P5将导通而使电流从第三电压V3的所在端点流到第二电源端Nv2。如此一来，第二比较电压VM的电压值将为第三电压V3与二极管422的电压降Vth(在此假设电压降Vth为0.35V)两者的加总后除以2，而约略为1V。方程式例如是：(1.65V+0.35V)/2≒1.0V。因此，比较器430的输出端将产生等同于第二比较电压VM的电压值(1.0V)的偏置电压Vbias。如此一来，图3中第一放大电路220以及第二放大电路230中各个晶体管的三端间电压亦不会超出1.8V。

图5是依照本发明实施例的输出电压Vout跟偏置电压Vbias的波形图。图5的波型图用以呈现图2至图4中偏至电压产生器210的操作特性。图5的横轴呈现各个时间点，图5的纵轴呈现电压值。在时间点T1中，当输出电压Vout为-0.6V(亦即，-600mV)时，偏置电压Vbias则约为1.0V。在时间点T2中，当输出电压Vout为3.9V时，偏置电压Vbias则约为2.2V。

综上所述，本发明实施例所述的输出级电路利用至少三层的放大电路结构来实现，并结合浮动式偏置电压以避免每个晶体管的三端间电压超出其耐压。也就是说，输出级电路中的偏置电压产生器依据输出电压的数值动态地调整偏置电压；当输出电压的数值较高时，偏置电压的数值也相应地以浮动方式提升；相对地，当输出电压的数值较低时，偏置电压的数值也相应地以浮动方式降低。如此一来，放大电路中部份晶体管的三端间电压将可因为浮动的偏置电压而不会超出其耐压，从而避免或减少输出级电路受到电压过冲损害而减损其寿命。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (12)

1.一种输出级电路，其特征在于，包括：

偏置电压产生器，耦接所述输出级电路的输出端以依据所述输出端的输出电压产生偏置电压；

第一放大电路，耦接所述输出级电路的所述输出端，第一电源端以及所述偏置电压产生器，该第一放大电路接收并依据第一预驱动信号，第一预定电压以及所述偏置电压判断是否导通所述第一放大电路以将所述第一电源端中的第一电压传输至所述输出端作为所述输出电压；以及

第二放大电路，耦接所述输出级电路的所述输出端、第二电源端以及所述偏置电压产生器，该第二放大电路接收并依据第二预驱动信号，第二预定电压以及所述偏置电压判断是否导通所述第二放大电路以将所述第二电源端中的第二电压传输至所述输出端作为所述输出电压，

其中所述偏置电压产生器包括：

第一比较电压产生电路，依据预定比例以将所述输出电压分压为第一比较电压；

第二比较电压产生电路，依据所述输出电压产生第二比较电压；以及

比较器，所述比较器的第一端接收所述第一比较电压，所述比较器的第二端接收所述第二比较电压，其中所述比较器将所述第一比较电压及所述第二比较电压之间电压较大者提供至所述比较器的输出端作为所述偏置电压。

2.根据权利要求1所述的输出级电路，其中所述第一比较电压产生电路包括：

第一电阻，所述第一电阻的第一端耦接所述输出电压，所述第一电阻的第二端耦接所述第一比较电压产生电路的输出端；以及

第二电阻，所述第二电阻的第一端耦接所述第一比较电压产生电路的输出端，所述第二电阻的第二端耦接所述第二电源端，

其中，所述第一电阻与所述第二电阻的电阻值形成所述预定比例。

3.根据权利要求2所述的输出级电路，其中所述输出级电路用于符合通用串行总线2.0接口的电路，且所述第一电阻与所述第二电阻为所述通用串行总线2.0中的下拉式电阻。

4.根据权利要求1所述的输出级电路，其中所述第二比较电压产生电路包括：

第三电阻，所述第三电阻的第一端接收第三电压，其中所述第三电压为所述第一电压的二分之一；

第四电阻，所述第四电阻的第一端耦接所述第三电阻的第二端以作为所述第二比较电压产生电路的输出端，其中所述第二比较电压产生电路的所述输出端产生所述第二比较电压；

二极管，所述二极管的阳极耦接所述第四电阻的第二端；

源极跟随器，所述源极跟随器的第一端耦接所述二极管的阴极，所述源极追随器的第二端耦接所述第二电源端；以及

保护晶体管，所述保护晶体管的第一端耦接所述源极追随器的控制端，所述保护晶体管的第二端耦接所述输出级电路的所述输出端以接收所述输出电压，且所述保护晶体管的控制端耦接所述比较器的所述输出端。

5.根据权利要求1所述的输出级电路，其中该第一放大电路包括：

第一开关晶体管，所述第一开关晶体管的第一端耦接所述第一电源端以接收所述第一电压，所述第一开关晶体管的控制端接收第一控制信号；

第一叠接晶体管，所述第一叠接晶体管的控制端接收所述第一预定电压，所述第一叠接晶体管耦接所述第一开关晶体管的第二端；以及

第一偏置晶体管，所述第一偏置晶体管的第一端耦接所述第一叠接晶体管，所述第一偏置晶体管的控制端接收所述偏置电压，所述第一偏置晶体管的第二端耦接所述输出端。

6.根据权利要求5所述的输出级电路，还包括：

第一预驱动器，对所述第一控制信号进行预驱动，产生所述第一预驱动信号，将所述第一预驱动信号提供至所述第一开关晶体管的所述控制端。

7.根据权利要求5所述的输出级电路，其中所述第一预定电压的数值等于所述第一电压的二分之一。

8.根据权利要求5所述的输出级电路，其中所述第一预定电压的数值等于所述第一电压的二分之一加上浮动电压。

9.根据权利要求1所述的输出级电路，其中该第二放大电路包括：

第二开关晶体管，所述第二开关晶体管的第一端耦接所述第二电源端以接收所述第二电压，所述第二开关晶体管的控制端接收第二控制信号；

第二叠接晶体管，所述第二叠接晶体管的控制端接收所述第二预定电压，所述第二叠接晶体管耦接所述第二开关晶体管的第二端；以及

第二偏置晶体管，所述第二偏置晶体管的第一端耦接所述第二叠接晶体管，所述第二偏置晶体管的控制端接收所述偏置电压，所述第二偏置晶体管的第二端耦接所述输出端。

10.根据权利要求9所述的输出级电路，还包括：

第二预驱动器，对所述第二控制信号进行预驱动，产生所述第二预驱动信号，将所述第二预驱动信号提供至所述第二开关晶体管的所述控制端。

11.根据权利要求9所述的输出级电路，其中所述第二预定电压的数值等于所述第一电压的二分之一。

12.根据权利要求9所述的输出级电路，其中所述第二预定电压的数值等于所述第一电压的二分之一减去浮动电压。