CN109582075A - 输出级电路、集成电路以及输入输出缓冲器 - Google Patents

输出级电路、集成电路以及输入输出缓冲器 Download PDF

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CN109582075A CN201710909305.8A CN201710909305A CN109582075A CN 109582075 A CN109582075 A CN 109582075A CN 201710909305 A CN201710909305 A CN 201710909305A CN 109582075 A CN109582075 A CN 109582075A
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Abstract

一种输出级电路、使用输出级电路的集成电路以及输入输出缓冲器。输出级电路包括偏置电压产生器、第一及第二电压追随器以及第一及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器将偏置电压以及输出电压之间的电压较低者作为第一追随电压。第一级联晶体管组依据第一信号、偏置电压以及第一追随电压来判断是否将接口电压作为输出电压。第二电压追随器将定额电压以及输出电压之间的电压较高者作为第二追随电压。第二级联晶体管组依据第一信号、定额电压以及第二追随电压来判断是否将接地电压作为输出电压。

Description

输出级电路、集成电路以及输入输出缓冲器
技术领域
本专利文件中阐述的技术涉及一种输出级电路、使用输出级电路的集成电路以及输入输出缓冲器。
背景技术
一般而言，常用的诸多接口应用(如，简化型吉比特媒体独立接口(reducedGigabit Media Independent Interface，RGMII)、安全数字(Secure Digital，SD)、多媒体记忆卡(Multimedia Card，MMC)、用户身分模块(Subscriber Identity Module，SIM)、集成电路总线(Inter-Integrated Circuit，IIC))所使用的主机控制器通常是将接口所需的诸多功能利用单片系统(System on chip，SOC)将不同的电路整合在一起。在设计SOC芯片时，由于半导体工艺的不同，所制造出来的芯片中的各个组件特性也将会不同。因此，在使用不同的半导体工艺来设计SOC芯片时，需要利用不同的电路设计来适应这些组件特性。
例如，上述接口应用(如，RGMII/SD/MMC/SIM/WIFI/IIC)所使用的通讯协议通常需要对外传输1.8V、2.5V或是3.3V的信号。若是直接使用65奈米/40奈米/28奈米的半导体工艺所制造出来的芯片，由于上述半导体工艺中的晶体管可以直接承受较大的耐压，因此可使用习知的电路设计即可实现。然而，若是采用较先进的半导体工艺(如，16奈米、10奈米、7奈米等制程)来设计上述接口应用的SOC芯片时，由于其中的晶体管可承受的耐压较低，若直接采用习知的电路来设计的话，将会使得位于输出端的电路难以承受较高的电压而导致晶体管故障甚至烧毁。
因此，厂商便希望能够透过先进的半导体工艺以及具备较低耐压的晶体管来实现出能够传输较高接口电压(如，1.8V、2.5V及3.3V)的电路设计，从而让芯片能够正常运作的前提下进而节省耗电情形。
发明内容
本发明实施例公开一种输出级电路。所述输出级电路包括偏置电压产生器、第一电压追随器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器包括第一输入端、第二输入端以及输出端。第一电压追随器的第一输入端接收所述偏置电压，第一电压追随器的第二输入端接收所述输出级电路的输出电压。第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端。第一级联晶体管组耦接所述第一电压追随器以及所述偏置电压产生器。第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压。第二电压追随器包括第一输入端、第二输入端以及输出端。第二电压追随器的第一输入端接收定额电压，第二电压追随器的第二输入端接收所述输出级电路的所述输出电压。第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端。第二级联晶体管组耦接所述第二电压追随器。第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
本发明实施例公开一种集成电路。所述集成电路包括处理电路以及输出级电路。处理电路用以产生第一信号。输出级电路耦接所述处理电路。输出级电路依据所述第一信号以输出所述输出电压。输出级电路包括偏置电压产生器、第一电压追随器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器包括第一输入端、第二输入端以及输出端。第一电压追随器的第一输入端接收所述偏置电压，第一电压追随器的第二输入端接收所述输出级电路的输出电压。第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端。第一级联晶体管组耦接所述第一电压追随器以及所述偏置电压产生器。第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压。第二电压追随器包括第一输入端、第二输入端以及输出端。第二电压追随器的第一输入端接收定额电压，第二电压追随器的第二输入端接收所述输出级电路的所述输出电压。第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端。第二级联晶体管组耦接所述第二电压追随器。第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
本发明实施例公开一种输入输出缓冲器。所述输入输出缓冲器包括输出级电路。输出级电路包括偏置电压产生器、第一电压追随器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器包括第一输入端、第二输入端以及输出端。第一电压追随器的第一输入端接收所述偏置电压，第一电压追随器的第二输入端接收所述输出级电路的输出电压。第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端。第一级联晶体管组耦接所述第一电压追随器以及所述偏置电压产生器。第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压。第二电压追随器包括第一输入端、第二输入端以及输出端。第二电压追随器的第一输入端接收定额电压，第二电压追随器的第二输入端接收所述输出级电路的所述输出电压。第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端。第二级联晶体管组耦接所述第二电压追随器。第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
附图说明
图1说明根据本揭露某些实施例的输出级电路的示例性方块图。
图2说明根据本揭露某些实施例的偏置电压产生器的电路图。
图3说明根据本揭露某些实施例中输出级电路的第一电压追随器、第一反相器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组的电路图。
图4说明根据本揭露某些实施例所述使用输出级电路的集成电路的示例性方块图。
图5说明根据本揭露某些实施例所述使用输出级电路的输入输出缓冲器的示例性方块图。
附图标号说明
100：输出级电路；
110：偏置电压产生器；
120：第一电压追随器；
130：第一级联晶体管组；
135：第一反相器；
140：第二电压追随器；
150：第二级联晶体管组；
160：输出衬垫；
400：集成电路；
S1：第一信号；
Vo：输出电压；
Vbias：偏置电压；
Vtr1：第一追随电压；
Vtr2：第二追随电压；
VDDIO：接口电压；
VDDPST：定额电压；
Vss：接地电压；
IN11、IN12：第一输入端；
IN21、IN22：第二输入端；
ON1、ON2：输出端；
VDD：核心电压；
VM1-VM3：电压晶体管；
P1-P3：路径；
Con18：第一接口电压信号；
Con25：第二接口电压信号；
Con33：第三接口电压信号；
PM1：第一开关晶体管；
PM2：第一串接晶体管；
PM3：第一追随晶体管；
NM1：第二开关晶体管；
NM2：第二串接晶体管；
NM3：第二追随晶体管；
M1、M2、M3、M4：晶体管。
具体实施方式
以下公开内容阐述用于实作本主题的不同特征的各种示例性实施例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当称一元件“连接至(connected to)”或“耦合至(coupled to)”另一元件时，所述元件可直接连接至或直接耦合至所述另一元件，或者可存在一个或多个中间元件。
一般来说，接口应用(如，RGMII/SD/MMC/SIM/WIFI/IIC)所使用的通讯协议通常需要支持1.8V、2.5V或是3.3V的接口电压来作为对外传输的信号需求。若是使用65奈米/40奈米/28奈米的半导体工艺所制造出来的芯片或是电路设计，由于以上述半导体工艺制造的晶体管可以直接承受较大的耐压，例如可以承受2.5v甚至3.3v的接口电压来进行对外传输，因此可使用习知的输出级电路(或称为，输出缓冲器)设计即可实现。然而，采用较先进的半导体工艺(如，16奈米/10奈米/7奈米制程)来设计上述接口应用的SOC芯片或是电路时，将会发生电路本身的可靠性问题。详细来说，由于采用较先进半导体工艺的晶体管可承受的耐压较低，若直接采用习知的电路来设计的话，将会使得位于输出端的电路难以承受较高的电压而导致晶体管故障甚至烧毁。例如，以16奈米/10奈米/7奈米半导体工艺制造的晶体管在其栅级端至源极端或漏极端其中一个之间的电压差不能大于1.98V，否则晶体管将会有可靠度问题，甚至让晶体管烧毁、损坏。以16奈米/10奈米/7奈米半导体工艺制造的芯片通常可采用1.8V的接口电压来作为对外传输，但若想要将上述芯片支持2.5V或是3.3V的接口电压，则需要特殊的电路设计才能实现。
本揭露是利用级联晶体管组来加强芯片或输入出缓冲器中输出级电路的耐压能力，并使用偏置电压产生器以根据不同的接口电压而动态地调整偏置电压的数值，让级联晶体管组中每个晶体管的耐压不超过受限于半导体工艺的晶体管操作条件。例如，晶体管在其闸级端至源极端或汲极端其中一个之间的电压差不能大于1.98V。如此一来，本揭露的输出级电路在过压条件(如，超过1.8V的2.5V/3.3V)下仍然能够维持输出级电路的运作可靠度。换句话说，本揭露的输出级电路可用以灵活地提供多种接口电压的操作与应用，以在不同的过压条件下仍能使输出级电路正常运作。
图1说明根据本揭露某些实施例的输出级电路100的示例性方块图。输出级电路100可使用于多种接口应用(如，RGMII/SD/MMC/SIM/WIFI/IIC)的芯片、输入输出缓冲器或其他电路设计工艺上。输出级电路100包括偏置电压产生器110、第一电压追随器120、第一级联晶体管组130、第二电压追随器140以及第二级联晶体管组150。输出级电路100还包括第一反相器135。
偏置电压产生器110依据接口电压VDDIO的电压数值而产生偏置电压Vbias。本实施例的接口电压VDDIO可为选自1.8V、2.5V及3.3V的其中一个，且此接口电压VDDIO可由芯片所采用的接口应用及通讯协议来决定。接口电压VDDIO可通过用来放置芯片的电路板上的供电模块(如，电源产生器)来获得。在本揭露中，当接口电压为1.8V时，偏置电压产生器110所产生的偏置电压Vbias为0V。当接口电压为2.5V时，偏置电压产生器110所产生的偏置电压Vbias为0.8V。当接口电压为3.3V时，偏置电压产生器110所产生的偏置电压Vbias则为1.8V。详细的偏置电压产生器110电路结构及作动方式请见后续的图2及相关描述。应用本揭露者应可依据其需求来调整上述接口电压与偏置电压Vbias之间的关系，上述描述仅为适用于本实施例的设计。
第一电压追随器120包括第一输入端IN11、第二输入端IN12以及输出端ON1。第一电压追随器120的第一输入端IN11接收偏置电压Vbias。第一电压追随器120的第二输入端IN12耦接输出级电路100的输出衬垫160以接收输出级电路100的输出电压Vo。第一电压追随器120比较偏置电压Vbias以及输出电压Vo的电压值，将偏置电压Vbias以及输出电压Vo之间的电压较低者作为或设定为第一追随电压Vtr1，然后第一追随电压Vtr1提供至第一电压追随器120的输出端ON1。
第一级联晶体管组130耦接第一电压追随器120以及偏置电压产生器110。第一级联晶体管组130依据第一信号S1、偏置电压Vbias以及第一追随电压Vtr1来判断是否导通其自身中的所有晶体管，从而将接口电压VDDIO作为输出电压Vo。
第二电压追随器140包括第一输入端IN21、第二输入端IN22以及输出端ON2。第二电压追随器140的第一输入端IN21接收定额电压VDDPST。若使用16奈米、10奈米或7奈米的半导体工艺制造输出级电路100，本揭露的定额电压VDDPST便为1.8V。第二电压追随器140的第二输入端IN22耦接输出级电路100的输出衬垫160以接收输出级电路100的输出电压Vo。第二电压追随器140比较定额电压VDDPST以及输出电压Vo的电压值，将定额电压VDDPST以及输出电压Vo之间的电压较高者作为第二追随电压Vtr2，并将第二追随电压Vtr2提供至第二电压追随器140的输出端ON2。
第二级联晶体管组150耦接第二电压追随器140。第二级联晶体管组150依据第一信号S1、定额电压VDDPST以及第二追随电压Vtr2来判断是否导通其自身中的所有晶体管，从而将接地电压Vss作为输出电压Vo。
图2说明根据本揭露某些实施例的偏置电压产生器110的电路图。请参见图2，图2的偏置电压产生器110包括第一电压晶体管VM1、第二电压晶体管VM2以及第二电压晶体管VM3。第一电压晶体管VM1的第一端(源极端)接收接地电压Vss。第一电压晶体管VM1的控制端(栅极端)接收第一接口电压信号Con18。第二电压晶体管VM2的第一端(漏极端)接收核心电压源VDD，第二电压晶体管VM2的控制端(栅极端)接收第二接口电压信号Con25。第三电压晶体管VM3的第一端(Vtr2而使得第二追随晶体管NM3正常运作。
在实施例中，公开了一种存储器装置。
最后应说明的是：以上各实施例仅用以说明本源极端)接收定额电压VDDPST，第三电压晶体管VM3的控制端(栅极端)接收第三接口电压信号Con33。第一电压晶体管VM1的第二端(漏极端)、第二电压晶体管VM2的第二端(源极端)以及第三电压晶体管VM1的第二端(漏极端)皆耦接至偏置电压产生器110的输出端(以偏置电压衬垫210表示)。偏置电压产生器110依据第一接口电压信号Con18、第二接口电压信号Con25以及第三接口电压信号Con33以产生偏置电压Vbias。定额电压VDDPST的电压值大于核心电压VDD，且核心电压VDD大于接地电压Vss。本揭露中的第一电压晶体管VM1及第二电压晶体管VM2为的N沟道金属氧化物半导体场效应晶体管(NMOS)，第三电压晶体管VM3则为P沟道金属氧化物半导体场效应晶体管(PMOS)。应用本揭露者应可依据其需求来调整第一至第三电压晶体管VM1-VM3为NMOS或PMOS，只要能够实现偏置电压产生器110的功能即可。
在此说明定额电压VDDPST以及核心电压VDD。在16奈米、10奈米或7奈米半导体工艺中生产的芯片中，预设对外部其他芯片传递信号所用的电压值为1.8V，因此芯片本身便会具备生产1.8V的电压产生器，以供信号传递、芯片内部各电路作为电压源来使用。在此将1.8V称为是定额电压VDDPST。另一方面，由于芯片内的各个电路距离十分接近，因此是以相较于预设的接口电压值(1.8V)来的低的电压值来传输信号，从而降低芯片的消耗功率。在此将芯片中的各个电路传输所使用的电压值称为是核心电压VDD。在16奈米/10奈米/7奈米的半导体工艺中，核心电压VDD分别为0.8V/0.75V/0.7V。本揭露利用定额电压VDDPST以及核心电压VDD来作为电压基准，让偏置电压产生器110可以根据不同的接口电压(1.8V/2.5V/3.3V)而动态地调整偏置电压的数值(0V/0.8V/1.8V)。表1为实现偏置电压产生器110的功能的各个接口电压信号Con18-Con33与偏至电压的实例。
表1
操作模式 接口电压 Con18 Con25 Con33 偏置电压
(1) 1.8V 1 0 1 0V
(2) 2.5V 0 1 1 0.8V
(3) 3.3V 0 0 0 1.8V
如表1所示，当接口电压为1.8V时(在此称为操作模式(1))，可将第一接口电压信号Con18设定为逻辑1、将第二接口电压信号Con25设定为逻辑0、且将第三接口电压信号Con33设定为逻辑1，使得第一电压晶体管VM1导通、第二电压晶体管VM2及第三电压晶体管VM3截止。因此，图2中的路径P1导通而将偏置电压衬垫210上的电压设定为接地电压Vss。在操作模式(1)中，由于16奈米、10奈米或7奈米半导体工艺中生产的晶体管本身就可以耐受住1.8V的电压差，因此将偏置电压Vbias设定为0V的接地电压Vss。
当接口电压为2.5V时(在此称为操作模式(2))，可将第一接口电压信号Con18/第二接口电压信号Con25/第三接口电压信号Con33分别设定为逻辑0/逻辑1/逻辑1。因此，第二电压晶体管VM2导通、第一电压晶体管VM1及第三电压晶体管VM3截止，让图2中的路径P2导通而将偏置电压衬垫210上的电压设定为核心电压VDD。在操作模式(2)中，由于16奈米、10奈米或7奈米半导体工艺中生产的晶体管仅能耐受住约1.98V的电压差，因此将偏置电压Vbias设定为0.8V/0.75V/0.7V(对应16奈米/10奈米/7奈米半导体工艺)的核心电压VDD，使得第一级联晶体管组130中的晶体管能够通过串接方式来承受2.5v的接口电压。
当接口电压为3.3V时(在此称为操作模式(3))，可将第一接口电压信号Con18/第二接口电压信号Con25/第三接口电压信号Con33分别设定为逻辑0/逻辑0/逻辑0，使得第三电压晶体管VM3导通、第一电压晶体管VM1及第二电压晶体管VM2截止。因此，图2中的路径P3导通而将偏置电压衬垫210上的电压设定为定额电压VDDPST。在操作模式(2)中，由于16奈米、10奈米或7奈米半导体工艺中生产的晶体管仅能耐受住约1.98V的电压差，因此将偏置电压Vbias设定为1.8V的定额电压VDDPST，使得第一级联晶体管组130中的晶体管能够通过串接方式来承受3.3V的接口电压。
图3说明根据本揭露某些实施例中输出级电路100的第一电压追随器120、第一反相器135、第一级联晶体管组130、第二电压追随器140以及第二级联晶体管组150的电路图。在本揭露实施例中，第一级联晶体管组130中的晶体管以及第二电压追随器140中的晶体管为P沟道金属氧化物半导体场效应晶体管，第二级联晶体管组150中的晶体管以及第一电压追随器120中的晶体管为N沟道金属氧化物半导体场效应晶体管。第一级联晶体管组130包括第一开关晶体管PM1、至少一个第一串接晶体管(在此以单个串接晶体管PM2作为举例)以及第一追随晶体管PM3。第一开关晶体管PM1的第一端(源极端)接收接口电压VDDIO，第一开关晶体管PM1的控制端(栅极端)接收反相的第一信号S1，第一开关晶体管PM1的第二端(漏极端)耦接第一串接晶体管PM2的第一端(源极端)。第一串接晶体管PM2的控制端(栅极端)接收偏置电压Vbias。第一追随晶体管PM3的第一端(源极端)耦接第一串接晶体管PM2的第二端(漏极端)，第一追随晶体管PM3的第二端(漏极端)耦接输出级电路100的输出端，且第一追随晶体管PM3的控制端(栅极端)接收第一追随电压Vtr1。
第一反相器135的第一电源端接收接口电压VDDIO。第一反相器135的第二电源端接收偏置电压Vbias。第一反相器135的输入端接收需要透过输出及电路100转换的第一信号S1，且第一开关晶体管PM1的控制端(栅极端)耦接第一反相器135的输出端以接收经反相的第一信号S1。因第一反相器135的电源端分别接收接口电压VDDIO以及偏置电压Vbias，因此第一信号S1的信号输出电压范围变为偏置电压Vbias至接口电压VDDIO，从而让第一开关晶体管PM1不至于因电压过大而烧毁，从而维持电路的可靠度。
串接晶体管PM2在图3中是以单个晶体管呈现。若输出级电路100需要承受较高的过压条件时，可通过增加串接晶体管PM2的串接数量来实现，例如可将串接晶体管PM2的串接数量设定为2至5个晶体管。在本揭露中，由于串接晶体管PM2的控制端(栅极端)皆为接收偏置电压Vbias，将使得串接晶体管PM2皆为导通。换句话说，控制第一级联晶体管组130是否全部导通是由第一开关晶体管PM1来实现，串接晶体管PM2则为常态性导通状态。
第一电压追随器120包括第一晶体管M1及第二晶体管M2。第一晶体管M1的第一端(漏极端)耦接第一电压追随器120的第一输入端IN11，第一晶体管M1的控制端(栅极端)耦接第一电压追随器120的第二输入端IN12。第二晶体管M2的第一端(漏极端)耦接第一电压追随器120的第二输入端IN12。第二晶体管M2的控制端(栅极端)耦接第一电压追随器120的第一输入端IN11。第一晶体管M1的第二端(源极端)以及第二晶体管M2的第二端(源极端)相互耦接以形成第一电压追随器120的输出端且产生第一追随电压Vtr1。如此一来，第一电压追随器120将偏置电压Vbias以及输出电压Vo之间的电压较低者作为第一追随电压Vtr1。也就是说，当偏置电压Vbias的电压值低于输出电压Vo的电压值时，第一追随电压Vtr1等于偏置电压Vbias。当输出电压Vo的电压值低于偏置电压Vbias的电压值时，第一追随电压Vtr1等于输出电压Vo。
第二级联晶体管组150包括第二开关晶体管NM1、至少一个第二串接晶体管(在此以单个串接晶体管NM2作为举例)以及第二追随晶体管NM3。第二开关晶体管NM1的第一端(源极端)接收接地电压Vss，第二开关晶体管NM1的第二端(漏极端)耦接第二串接晶体管NM2的第一端(源极端)，第二开关晶体管NM1的控制端(栅极端)接收第一信号S1。在本揭露中，第一信号S1是以0V至1.8V的电压范围在传递。第二追随晶体管NM3的第一端(源极端)耦接第二串接晶体管NM2的第二端(漏极端)。第二追随晶体管NM3的第二端(漏极端)耦接输出级电路100的输出端NP1以连接至输出衬垫160。第二追随晶体管NM3的控制端(栅极端)接收第二追随电压Vtr2。
第二电压追随器140包括第三晶体管M3以及第四晶体管M4。第三晶体管M3的第一端(源极端)耦接第二电压追随器140的第一输入端IN21，第三晶体管M3的控制端(栅极端)耦接第二电压追随器140的第二输入端IN22。第四晶体管M4的第一端(源极端)耦接第二电压追随器140的第二输入端IN22，第四晶体管M4的控制端(栅极端)耦接第二电压追随器140的第一输入端IN21，并且第三晶体管M3的第二端(漏极端)以及第四晶体管M4的第二端(漏极端)相互耦接以形成第二电压追随器140的输出端ON2且产生第二追随电压Vtr2。
在此以图2及图3中输出级电路100的详细电路结构来说明当接口电压分别为1.8V、2.5V及3.3V时各个晶体管的运作。
当接口电压为1.8V时，偏置电压产生器110产生0V的偏置电压Vbias。此时，第一开关晶体管PM1所接收到反相的第一信号S1的电压范围为0V至1.8v。串接晶体管PM2的控制端接收0V的偏置电压Vbias而使得串接晶体管PM2保持导通。第一电压追随器120比较偏置电压Vbias(0V)以及输出电压Vo(电压范围位于0v至1.8v之间)的电压值，以将偏置电压Vbias以及输出电压Vo之间的电压较低者(0V)设定为第一追随电压Vtr1。因此，第一追随晶体管PM3的控制端接收0V的第一追随电压Vtr1而使得第一追随晶体管PM3保持导通。第二开关晶体管NM1所接收到第一信号S1的电压范围亦为0V至1.8v。第二串接晶体管NM2的控制端接收1.8V的定额电压VDDPST而使得串接晶体管NM2保持导通。第二电压追随器140比较偏置电压Vbias(1.8V)以及输出电压Vo(电压范围位于0v至1.8v之间)的电压值，以将偏置电压Vbias以及输出电压Vo之间的电压较高者(1.8v)设定为第二追随电压Vtr2。因此，第二追随晶体管NM3的控制端接收1.8v的第二追随电压Vtr2而使得第第二追随晶体管NM3常态性导通。
当接口电压为2.5V时，偏置电压产生器110产生0.8V至0.7V的偏置电压Vbias。本揭露以0.8V的偏置电压Vbias作为举例。第一开关晶体管PM1所接收到反相的第一信号S1的电压范围为0.8V(偏置电压Vbias)至2.5v(接口电压VDDIO)。另一方面，由于串接晶体管PM2的控制端接收0.8V的偏置电压Vbias，使得第一开关晶体管PM1在其栅极端至源极端之间承受的耐压为1.7V(2.5-0.8＝1.7)而不超过1.98V，第一开关晶体管PM1得以正常运作。串接晶体管PM2的控制端接收0.8V的偏置电压Vbias而使得串接晶体管PM2保持导通。第一电压追随器120比较偏置电压Vbias(0.8V)以及输出电压Vo(电压范围位于0v至2.5v之间)的电压值，以将偏置电压Vbias以及输出电压Vo之间的电压较低者(0V或0.8v)设定为第一追随电压Vtr1。因此，第一追随晶体管PM3的控制端接收0V或0.8v的第一追随电压Vtr1而使得第一追随晶体管PM3正常运作。
第二开关晶体管NM1所接收到第一信号S1的电压范围为0V至1.8v，因此第二开关晶体管NM1得以正常运作。第二串接晶体管NM2的控制端接收1.8V的定额电压VDDPST而使得串接晶体管NM2保持导通。第二电压追随器140比较偏置电压Vbias(1.8V)以及输出电压Vo(电压范围位于1.8V至2.5V之间)的电压值，以将偏置电压Vbias以及输出电压Vo之间的电压较高者(1.8V或2.5V)设定为第二追随电压Vtr2。因此，第二追随晶体管NM3的控制端接收第二追随电压Vtr2而使得第二追随晶体管NM3常态性导通。
当接口电压为3.3V时，偏置电压产生器110产生1.8V的偏置电压Vbias。第一开关晶体管PM1所接收到反相的第一信号S1的电压范围为1.8V(偏置电压Vbias)至3.3v(接口电压VDDIO)。另一方面，由于串接晶体管PM2的控制端接收1.8V的偏置电压Vbias，使得第一开关晶体管PM1在其栅极端至源极端之间承受的耐压为1.5V(3.3–1.8＝1.5)而不超过1.98V，第一开关晶体管PM1得以正常运作。串接晶体管PM2的控制端接收1.8V的偏置电压Vbias而使得串接晶体管PM2保持导通。第一电压追随器120比较偏置电压Vbias(1.8V)以及输出电压Vo(电压范围位于0v至3.3v之间)的电压值，以将偏置电压Vbias以及输出电压Vo之间的电压较低者(0V或1.8v)设定为第一追随电压Vtr1。因此，第一追随晶体管PM3的控制端接收0V或1.8v的第一追随电压Vtr1而使得第一追随晶体管PM3正常运作。
第二开关晶体管NM1所接收到第一信号S1的电压范围为0V至1.8v，因此第二开关晶体管NM1得以正常运作。第二串接晶体管NM2的控制端接收1.8V的定额电压VDDPST而使得串接晶体管NM2保持导通。第二电压追随器140比较偏置电压Vbias(1.8V)以及输出电压Vo(电压范围位于1.8V至3.3V之间)的电压值，以将偏置电压Vbias以及输出电压Vo之间的电压较高者(1.8V或3.3V)设定为第二追随电压Vtr2。因此，第二追随晶体管NM3的控制端接收第二追随电压。
本揭露的其他实施例可通过集成电路来实现。图4说明根据本揭露某些实施例所述使用输出级电路的集成电路400的示例性方块图。集成电路400可包括处理电路410以及输出级电路100。处理电路410用以产生第一信号S1。输出级电路100依据第一信号S1以输出输出电压Vo。输出级电路100的详细结构请见上述各实施例。本揭露的其他实施例可通过输入输出缓冲器来实现。图5说明根据本揭露某些实施例所述使用输出级电路500的输入输出缓冲器的示例性方块图。输入输出缓冲器500可包括输入级电路500以及输出级电路100。输出级电路100的详细结构请见上述各实施例。
在实施例中，公开了一种输出级电路。输出级电路包括偏置电压产生器、第一电压追随器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器包括第一输入端、第二输入端以及输出端。第一输入端接收所述偏置电压，所述第二输入端接收所述输出级电路的输出电压，所述第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端。第一级联晶体管组耦接所述第一电压追随器以及所述偏置电压产生器。所述第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压。第二电压追随器包括第一输入端、第二输入端以及输出端，所述第一输入端接收定额电压，所述第二输入端接收所述输出级电路的所述输出电压，所述第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端。第二级联晶体管组耦接所述第二电压追随器。所述第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
在一些实施例中，所述第一级联晶体管组包括第一开关晶体管、至少一个第一串接晶体管以及第一追随晶体管。第一开关晶体管的第一端接收所述接口电压，所述第一开关晶体管的控制端接收反相的所述第一信号。至少一个第一串接晶体管的控制端接收所述偏置电压，所述至少一个第一串接晶体管耦接所述第一开关晶体管的第二端。第一追随晶体管的第一端耦接所述至少一个第一串接晶体管，所述第一追随晶体管的第二端耦接所述输出级电路的输出端，且所述第一追随晶体管的控制端接收所述第一追随电压。
在一些实施例中，输出级电路进一步包括第一反相器。所述第一反相器的第一电源端接收所述接口电压，所述第一反相器的第二电源端接收所述偏置电压，所述第一反相器的输入端接收所述第一信号，且所述第一开关晶体管的控制端耦接所述第一反相器的输出端以提供经反相的所述第一信号。
在一些实施例中，所述第二级联晶体管组包括第二开关晶体管、至少一个第二串接晶体管以及第二追随晶体管。第二开关晶体管的第一端接收所述接地电压，所述第二开关晶体管的控制端接收所述第一信号。至少一个第二串接晶体管的控制端接收所述定额电压，所述至少一个第二串接晶体管耦接所述第二开关晶体管的第二端。第二追随晶体管的第一端耦接所述至少一个第二串接晶体管，所述第二追随晶体管的第二端耦接所述输出级电路的输出端，且所述第二追随晶体管的控制端接收所述第二追随电压。
在一些实施例中，所述第一电压追随器包括第一晶体管以及第二晶体管。第一晶体管的第一端耦接所述第一电压追随器的所述第一输入端，所述第一晶体管的控制端耦接所述第一电压追随器的所述第二输入端。第二晶体管的第一端耦接所述第一电压追随器的所述第二输入端，所述第二晶体管的控制端耦接所述第一电压追随器的所述第一输入端，并且所述第一晶体管的第二端以及所述第二晶体管的第二端相互耦接以形成所述第一电压追随器的输出端且产生所述第一追随电压。
在一些实施例中，所述第二电压追随器包括第三晶体管以及第四晶体管。第三晶体管的第一端耦接所述第二电压追随器的所述第一输入端，所述第三晶体管的控制端耦接所述第二电压追随器的所述第二输入端。第四晶体管的第一端耦接所述第二电压追随器的所述第二输入端，所述第四晶体管的控制端耦接所述第二电压追随器的所述第一输入端，并且所述第三晶体管的第二端以及所述第四晶体管的第二端相互耦接以形成所述第二电压追随器的输出端且产生所述第二追随电压。
在一些实施例中，第一级联晶体管组中的晶体管以及所述第二电压追随器中的晶体管为P沟道金属氧化物半导体场效应晶体管，所述第二级联晶体管组中的晶体管以及所述第一电压追随器中的晶体管为N沟道金属氧化物半导体场效应晶体管。
在一些实施例中，所述偏置电压产生器包括第一电压晶体管、第二电压晶体管以及第三电压晶体管。第一电压晶体管的第一端接收所述接地电压，其控制端接收第一接口电压信号。第二电压晶体管的第一端接收核心电压，其控制端接收第二接口电压信号。第三电压晶体管的第一端接收所述定额电压，其控制端接收第三接口电压信号。第一电压晶体管的第二端、所述第二电压晶体管的第二端以及所述第三电压晶体管的第二端皆耦接至所述偏置电压产生器的输出端。所述偏置电压产生器依据所述第一接口电压信号、所述第二接口电压信号以及所述第三接口电压信号以产生所述偏置电压。所述定额电压大于所述核心电压。所述核心电压大于所述接地电压。
在一些实施例中，所述输出级电路由16奈米、10奈米或7奈米的半导体工艺所制造。所述定额电压为1.8V。所述接口电压为选自1.8V、2.5V及3.3V的其中一个。
在一些实施例中，当所述接口电压为1.8V时，所述偏置电压产生器所产生的所述偏置电压为0V；当所述接口电压为2.5V时，所述偏置电压产生器所产生的所述偏置电压为0.8V；当所述接口电压为3.3V时，所述偏置电压产生器所产生的所述偏置电压为1.8V。
在实施例中，公开了一种集成电路。集成电路包括处理电路以及输出级电路。处理电路用以产生第一信号。输出级电路耦接所述处理电路。输出级电路依据所述第一信号以输出所述输出电压。输出级电路包括偏置电压产生器、第一电压追随器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器包括第一输入端、第二输入端以及输出端。第一输入端接收所述偏置电压，所述第二输入端接收所述输出级电路的输出电压，所述第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端。第一级联晶体管组耦接所述第一电压追随器以及所述偏置电压产生器。所述第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压。第二电压追随器包括第一输入端、第二输入端以及输出端，所述第一输入端接收定额电压，所述第二输入端接收所述输出级电路的所述输出电压，所述第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端。第二级联晶体管组耦接所述第二电压追随器。所述第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
在一些实施例中，所述第一级联晶体管组包括第一开关晶体管、至少一个第一串接晶体管以及第一追随晶体管。第一开关晶体管的第一端接收所述接口电压，所述第一开关晶体管的控制端接收反相的所述第一信号。至少一个第一串接晶体管的控制端接收所述偏置电压，所述至少一个第一串接晶体管耦接所述第一开关晶体管的第二端。第一追随晶体管的第一端耦接所述至少一个第一串接晶体管，所述第一追随晶体管的第二端耦接所述输出级电路的输出端，且所述第一追随晶体管的控制端接收所述第一追随电压。
在一些实施例中，输出级电路进一步包括第一反相器。所述第一反相器的第一电源端接收所述接口电压，所述第一反相器的第二电源端接收所述偏置电压，所述第一反相器的输入端接收所述第一信号，且所述第一开关晶体管的控制端耦接所述第一反相器的输出端以提供经反相的所述第一信号。
在一些实施例中，所述第二级联晶体管组包括第二开关晶体管、至少一个第二串接晶体管以及第二追随晶体管。第二开关晶体管的第一端接收所述接地电压，所述第二开关晶体管的控制端接收所述第一信号。至少一个第二串接晶体管的控制端接收所述定额电压，所述至少一个第二串接晶体管耦接所述第二开关晶体管的第二端。第二追随晶体管的第一端耦接所述至少一个第二串接晶体管，所述第二追随晶体管的第二端耦接所述输出级电路的输出端，且所述第二追随晶体管的控制端接收所述第二追随电压。
在一些实施例中，所述第一电压追随器包括第一晶体管以及第二晶体管。第一晶体管的第一端耦接所述第一电压追随器的所述第一输入端，所述第一晶体管的控制端耦接所述第一电压追随器的所述第二输入端。第二晶体管的第一端耦接所述第一电压追随器的所述第二输入端，所述第二晶体管的控制端耦接所述第一电压追随器的所述第一输入端，并且所述第一晶体管的第二端以及所述第二晶体管的第二端相互耦接以形成所述第一电压追随器的输出端且产生所述第一追随电压。
在一些实施例中，所述第二电压追随器包括第三晶体管以及第四晶体管。第三晶体管的第一端耦接所述第二电压追随器的所述第一输入端，所述第三晶体管的控制端耦接所述第二电压追随器的所述第二输入端。第四晶体管的第一端耦接所述第二电压追随器的所述第二输入端，所述第四晶体管的控制端耦接所述第二电压追随器的所述第一输入端，并且所述第三晶体管的第二端以及所述第四晶体管的第二端相互耦接以形成所述第二电压追随器的输出端且产生所述第二追随电压。
在一些实施例中，第一级联晶体管组中的晶体管以及所述第二电压追随器中的晶体管为P沟道金属氧化物半导体场效应晶体管，所述第二级联晶体管组中的晶体管以及所述第一电压追随器中的晶体管为N沟道金属氧化物半导体场效应晶体管。
在一些实施例中，所述输出级电路由16奈米、10奈米或7奈米的半导体工艺所制造。所述定额电压为1.8V。所述接口电压为选自1.8V、2.5V及3.3V的其中一个。
在一些实施例中，当所述接口电压为1.8V时，所述偏置电压产生器所产生的所述偏置电压为0V；当所述接口电压为2.5V时，所述偏置电压产生器所产生的所述偏置电压为0.8V；当所述接口电压为3.3V时，所述偏置电压产生器所产生的所述偏置电压为1.8V。
在实施例中，公开了一种输入输出缓冲器。输入输出缓冲器包括输出级电路。输出级电路包括偏置电压产生器、第一电压追随器、第一级联晶体管组、第二电压追随器以及第二级联晶体管组。偏置电压产生器依据接口电压产生偏置电压。第一电压追随器包括第一输入端、第二输入端以及输出端。第一输入端接收所述偏置电压，所述第二输入端接收所述输出级电路的输出电压，所述第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端。第一级联晶体管组耦接所述第一电压追随器以及所述偏置电压产生器。所述第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压。第二电压追随器包括第一输入端、第二输入端以及输出端，所述第一输入端接收定额电压，所述第二输入端接收所述输出级电路的所述输出电压，所述第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端。第二级联晶体管组耦接所述第二电压追随器。所述第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (10)

1.一种输出级电路，其特征在于，包括：
偏置电压产生器，依据接口电压产生偏置电压；
第一电压追随器，包括第一输入端、第二输入端以及输出端，所述第一输入端接收所述偏置电压，所述第二输入端接收所述输出级电路的输出电压，所述第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端；
第一级联晶体管组，耦接所述第一电压追随器以及所述偏置电压产生器，所述第一级联晶体管组依据第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压；
第二电压追随器，包括第一输入端、第二输入端以及输出端，所述第一输入端接收定额电压，所述第二输入端接收所述输出级电路的所述输出电压，所述第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端；以及
第二级联晶体管组，耦接所述第二电压追随器，所述第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
2.根据权利要求1所述的输出级电路，其特征在于，所述第一级联晶体管组包括：
第一开关晶体管，所述第一开关晶体管的第一端接收所述接口电压，所述第一开关晶体管的控制端接收反相的所述第一信号；
至少一个第一串接晶体管，所述至少一个第一串接晶体管的控制端接收所述偏置电压，所述至少一个第一串接晶体管耦接所述第一开关晶体管的第二端；以及
第一追随晶体管，所述第一追随晶体管的第一端耦接所述至少一个第一串接晶体管，所述第一追随晶体管的第二端耦接所述输出级电路的输出端，且所述第一追随晶体管的控制端接收所述第一追随电压。
3.根据权利要求2所述的输出级电路，其特征在于，进一步包括：
第一反相器，所述第一反相器的第一电源端接收所述接口电压，所述第一反相器的第二电源端接收所述偏置电压，所述第一反相器的输入端接收所述第一信号，且所述第一开关晶体管的控制端耦接所述第一反相器的输出端以提供经反相的所述第一信号。
4.根据权利要求1所述的输出级电路，其特征在于，所述第二级联晶体管组包括：
第二开关晶体管，所述第二开关晶体管的第一端接收所述接地电压，所述第二开关晶体管的控制端接收所述第一信号；
至少一个第二串接晶体管，所述至少一个第二串接晶体管的控制端接收所述定额电压，所述至少一个第二串接晶体管耦接所述第二开关晶体管的第二端；以及
第二追随晶体管，所述第二追随晶体管的第一端耦接所述至少一个第二串接晶体管，所述第二追随晶体管的第二端耦接所述输出级电路的输出端，且所述第二追随晶体管的控制端接收所述第二追随电压。
5.根据权利要求1所述的输出级电路，其特征在于，所述第一电压追随器包括：
第一晶体管，其第一端耦接所述第一电压追随器的所述第一输入端，所述第一晶体管的控制端耦接所述第一电压追随器的所述第二输入端；以及
第二晶体管，其第一端耦接所述第一电压追随器的所述第二输入端，所述第二晶体管的控制端耦接所述第一电压追随器的所述第一输入端，并且所述第一晶体管的第二端以及所述第二晶体管的第二端相互耦接以形成所述第一电压追随器的输出端且产生所述第一追随电压。
6.根据权利要求1所述的输出级电路，其特征在于，所述第二电压追随器包括：
第三晶体管，其第一端耦接所述第二电压追随器的所述第一输入端，所述第三晶体管的控制端耦接所述第二电压追随器的所述第二输入端；以及
第四晶体管，其第一端耦接所述第二电压追随器的所述第二输入端，所述第四晶体管的控制端耦接所述第二电压追随器的所述第一输入端，并且所述第三晶体管的第二端以及所述第四晶体管的第二端相互耦接以形成所述第二电压追随器的输出端且产生所述第二追随电压。
7.根据权利要求1所述的输出级电路，其特征在于，所述第一级联晶体管组中的晶体管以及所述第二电压追随器中的晶体管为P沟道金属氧化物半导体场效应晶体管，所述第二级联晶体管组中的晶体管以及所述第一电压追随器中的晶体管为N沟道金属氧化物半导体场效应晶体管。
8.根据权利要求1所述的输出级电路，其特征在于，当所述接口电压为1.8V时，所述偏置电压产生器所产生的所述偏置电压为0V；当所述接口电压为2.5V时，所述偏置电压产生器所产生的所述偏置电压为0.8V；当所述接口电压为3.3V时，所述偏置电压产生器所产生的所述偏置电压为1.8V。
9.一种集成电路，包括：
处理电路，用以产生第一信号；以及
输出级电路，耦接所述处理电路，所述输出级电路依据所述第一信号以输出所述输出电压，其特征在于，
所述输出级电路包括：
偏置电压产生器，依据接口电压以产生偏置电压；
第一电压追随器，包括第一输入端、第二输入端以及输出端，所述第一输入端接收所述偏置电压，所述第二输入端接收所述输出级电路的输出电压，所述第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端；
第一级联晶体管组，耦接所述第一电压追随器以及所述偏置电压产生器，所述第一级联晶体管组依据所述第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压；
第二电压追随器，包括第一输入端、第二输入端以及输出端，所述第一输入端接收定额电压，所述第二输入端接收所述输出级电路的所述输出电压，所述第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端；以及
第二级联晶体管组，耦接所述第二电压追随器，所述第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
10.一种输入输出缓冲器，包括：
输出级电路，其特征在于，所述输出级电路包括：
偏置电压产生器，依据接口电压以产生偏置电压；
第一电压追随器，包括第一输入端、第二输入端以及输出端，所述第一输入端接收所述偏置电压，所述第二输入端接收所述输出级电路的输出电压，所述第一电压追随器将所述偏置电压以及所述输出电压之间的电压较低者作为第一追随电压，并将所述第一追随电压提供至所述第一电压追随器的输出端；
第一级联晶体管组，耦接所述第一电压追随器以及所述偏置电压产生器，所述第一级联晶体管组依据一第一信号、所述偏置电压以及所述第一追随电压来判断是否导通其自身以将所述接口电压作为所述输出电压；
第二电压追随器，包括第一输入端、第二输入端以及输出端，所述第一输入端接收定额电压，所述第二输入端接收所述输出级电路的所述输出电压，所述第二电压追随器将所述定额电压以及所述输出电压之间的电压较高者作为第二追随电压，并将所述第二追随电压提供至所述第二电压追随器的输出端；以及
第二级联晶体管组，耦接所述第二电压追随器，所述第二级联晶体管组依据所述第一信号、所述定额电压以及所述第二追随电压来判断是否导通其自身以将接地电压作为所述输出电压。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111327278A (zh) * 2020-04-10 2020-06-23 上海兆芯集成电路有限公司 输出级电路
CN112543021A (zh) * 2021-02-20 2021-03-23 坤元微电子(南京)有限公司 输入输出电路和电路系统
WO2022165801A1 (zh) * 2021-02-07 2022-08-11 华为技术有限公司 通信装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109582075A (zh) 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 输出级电路、集成电路以及输入输出缓冲器
US11664800B1 (en) * 2019-07-15 2023-05-30 Xilinx, Inc. Circuit for and method of implementing IO connections in an integrated circuit device
US11531363B2 (en) * 2020-01-06 2022-12-20 Arm Limited Voltage tracking circuitry for output pad voltage
US11223358B2 (en) 2020-01-17 2022-01-11 Nxp Usa, Inc. IO analog rail control circuit for power ramps
US11296684B2 (en) * 2020-03-31 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gated tri-state inverter, and low power reduced area phase interpolator system including same, and method of operating same
KR20210143061A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 출력 구동 회로
KR20220001190A (ko) 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 출력 구동 회로
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device
CN114690823A (zh) * 2020-12-25 2022-07-01 圣邦微电子（北京）股份有限公司 电源监控芯片的输出级电路
US11955970B2 (en) * 2021-10-28 2024-04-09 Arm Limited Input-output buffer tracking circuitry
CN114448400A (zh) * 2022-01-26 2022-05-06 星宸科技股份有限公司 具有多位准输出的输出电路与其比较电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936209B2 (en) * 2009-04-23 2011-05-03 Lsi Corporation I/O buffer with low voltage semiconductor devices
KR101993192B1 (ko) * 2012-10-04 2019-06-27 삼성전자주식회사 다중 전압 입력 버퍼
US9024665B2 (en) * 2013-03-13 2015-05-05 Intel Corporation Transmitter with voltage and current mode drivers
GB2528717B (en) * 2014-07-30 2021-03-24 Advanced Risc Mach Ltd Receiver circuitry and method for converting an input signal from a source voltage domain into an output signal for a destination voltage domain
US9614529B1 (en) * 2016-02-01 2017-04-04 Qualcomm Incorporated Input/output (I/O) driver implementing dynamic gate biasing of buffer transistors
CN109582075A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 输出级电路、集成电路以及输入输出缓冲器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111327278A (zh) * 2020-04-10 2020-06-23 上海兆芯集成电路有限公司 输出级电路
CN111327278B (zh) * 2020-04-10 2023-10-13 上海兆芯集成电路股份有限公司 输出级电路
WO2022165801A1 (zh) * 2021-02-07 2022-08-11 华为技术有限公司 通信装置
CN112543021A (zh) * 2021-02-20 2021-03-23 坤元微电子(南京)有限公司 输入输出电路和电路系统

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