CN112771615A - 双功率i/o发送器 - Google Patents

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CN112771615A CN201980041647.XA CN201980041647A CN112771615A CN 112771615 A CN112771615 A CN 112771615A CN 201980041647 A CN201980041647 A CN 201980041647A CN 112771615 A CN112771615 A CN 112771615A
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哈里普拉萨特·文卡特拉姆
穆罕默德·莫斯托法
拉杰什·英蒂
罗杰·K·程
亚伦·马丁
克里斯托弗·莫扎克
帕万·库马尔·卡帕甘图拉
杨显宝
莫日干·曼苏里
詹姆斯·乔希
哈里尚卡尔·斯里德哈兰
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Abstract

提供了一种装置，该装置包括：第一电源轨，其用于提供第一电源；第二电源轨和第三电源轨，其分别用于提供第二电源和第三电源，其中第一电源的电压电平高于第二电源和第三电源中的每一者的电压电平；第一驱动器电路，其耦合到第一电源轨和第二电源轨；第二驱动器电路，其耦合到第三电源轨，并耦合到第一驱动器电路；以及N导电类型的晶体管堆叠，其耦合到第一电源轨和第二驱动器电路。

Description

双功率I/O发送器
优先权声明
本申请是于2018年9月29日提交的标题为“DUAL POWER I/O TRANSMITTER(双功率I/O发送器)”的美国专利申请No.16/147,634的继续，并且该美国专利申请通过引用被整体并入。
背景技术
下一代存储器(DDR-双倍数据速率)技术(例如，LP4x、DDR5、LP5等)已经被用于较小的面积和较低的功耗。输入/输出(I/O)电源电压相应地下降(例如，下降到0.3V、0.6V等)。在如此低的I/O电压下，就面积和功率而言，传统的驱动器(例如，p型金属氧化物半导体(PMOS)上拉和n型MOS(NMOS)下拉)可能无法使用(甚至在一些工艺节点拐点中无功能)，例如，由于PMOS上拉可能会遇到过驱动(over-drive)问题(例如，Vgs变小)。另外，从可重用性的角度来看，期望的是具有组合发送器以支持使用相同物理设计(PHY)的高压DDR4(例如，在约1.2V或更高的电压电平)和低压LP4x/LP5、DDR5(例如，在约0.3V的电压电平)。为了在1.2V电源下使用薄栅极器件来符合EoS(静电过应力)，使用了堆叠器件，这使得PMOS上拉的过驱动问题更加严重。
附图说明
从下面给出的详细描述中以及从本公开的各个实施例的附图中，将更充分地理解本公开的实施例，然而，详细描述和附图不应被理解为将本公开限制为特定的实施例，而只是为了说明和理解。
图1示出了存储器/控制器接口的示意图。
图2示出了根据本公开的一些实施例的具有堆叠P/N(P over N)设计的存储器控制器发送器的示意图。
图3示出了根据本公开的一些实施例的双倍数据速率(DDR)驱动器电路的示意图。
图4示出了根据本公开的一些实施例的低功率双倍数据速率(LPDDR)驱动器电路的示意图。
图5示出了根据本公开的一些实施例的上拉预驱动器的示意图。
图6A-图6B示出了两个不同的传统发送器输出级拓扑。
图7示出了根据一些实施例的pn/n(pn-over-n)发送器输出级。
图8A示出了用于测试不同输出级拓扑的测试设置。
图8B示出了针对n-n、p-n和pn-n拓扑的脉冲响应输出。
图9A和图9B示出了根据一些实施例的跨三个工艺拐点的输出级的上拉和下拉阻抗的布局后模拟结果。
图10示出了根据一些实施例的采用存储器控制器发送器的移动计算平台和数据服务器机器。
图11示出了根据本公开的一些实施例的采用存储器控制器发送器的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
符合LPDDRx的发送器输出级的当前实现使用了器件导通电阻(R_on)和电阻(例如，约25％的器件和约75％的电阻)的组合，以实现发送器中的上拉和下拉阻抗。大型器件被用于实现对上拉和下拉阻抗的25％贡献。这些大型器件导致耦合到发送器输出级的输入输出(I/O)焊盘上的电容增加。增大的焊盘电容限制了发送器的最大可操作数据速率(注意，当前的LPDDRx产品以高达每秒3.2千兆比特(Gb/s)的速率运行)。此外，期望发送器输出级的LPDDRx配置(例如，用于客户段)在宽范围的电源电压上(例如，在大约0.3V至大约0.7V之间的Vddq)操作。使用n/n器件传输拓扑的实现提供了相对较高的输出摆幅、相对较低的功耗和相对较高的线性(例如仅在较低电源电压(例如，0.3V)下)，但在较高电源电压下具有有限的电压摆幅并且在上拉操作期间具有较差的摆率(slew rate)。为了满足目标电压摆幅和摆率规范，这些电路拓扑依靠增加预驱动器电源电压来实现更高的输出电压摆幅，但这会导致功耗增加。
当前公开的一些实施例实现双功率仅器件发送器，以最小化面积、焊盘电容并使能接口在更高的频率(例如，10Gb/s或更高)操作。当发送器的输出级在较高电源电压Vddq下操作时，实施例在无需使用升高的预驱动器电源电压的情况下，满足目标摆幅，从而降低了功耗。实施例还提高了上拉期间(例如，在输出驱动器数据从逻辑低到逻辑高的转换期间)的摆率。
本公开的一些实施例在上拉驱动器中包括(一个或多个)NMOS晶体管，这解决了支持低I/O电源电压的问题。NMOS上拉驱动器的栅极电压由HV(高电压)驱动，这提高了VOH(输出高电压)范围，并随着过驱动变高改进了NMOS上拉驱动器的线性。此外，减小了NMOS上拉驱动器尺寸以满足相同的VOH范围，从而改进了面积和焊盘电容。
本公开的一些实施例包括pn/n器件电路拓扑。pn/n拓扑是指如下晶体管堆叠，其中P型晶体管和N型晶体管在耦合到电源轨的上部堆叠中，而仅N型晶体管在耦合到地的下部堆叠中。该电路拓扑不同于使用器件和电阻器实现的n/n拓扑。n/n拓扑是指如下晶体管堆叠，其中仅N型晶体管在连接到电源轨的上部堆叠中，并且仅N型晶体管在耦合到地的下部堆叠中。pn/n器件拓扑有助于降低焊盘寄生电容。pn/n器件拓扑还有助于在宽范围的输出级电源电压(例如，从大约0.3V到大约0.7V)上满足目标输出电压摆幅和摆率规范，同时提供极具面积效率的方案。
参考所附附图描述一个或多个实施例。尽管详细地描述和讨论了具体的配置和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离描述的精神和范围的情况下，其他配置和布置也是可能的。对于相关领域的技术人员将显而易见的是，本文描述的技术和/或布置可以用于除本文详细描述的系统和应用之外的各种其他系统和应用中。
在下面的详细描述中参考了附图，这些附图形成了本说明书的一部分并且示出了示例性实施例。此外，应当理解，在不脱离所要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑改变。还应注意，方向和参考，例如，上、下、顶、底等，可以仅用于促进描述附图中的特征。因此，以下详细描述不应被视为限制性的，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。
在下面的描述中，阐述了许多细节。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，公知的方法和设备以方框图形式示出而不是被详细地示出，以避免模糊本发明。在整个说明书中对“实施例”或“一个实施例”或“一些实施例”的参考是指结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，在整个说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“在一些实施例中”不一定是指本发明的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以以任何合适的方式组合。例如，在与第一实施例和第二实施例这两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可以与第二实施例相组合。
注意，在实施例的相应附图中，信号用线表示。一些线可以更粗，以指示更多的组成信号路径，和/或可以在一个或多个末端具有箭头，以指示主要信息流向。这类指示无意是限制性的。而是，这些线与一个或多个示例性实施例结合使用，以促进更容易地理解电路或逻辑单元。如设计需要或偏好所决定的，任何表示的信号实际上可以包括一个或多个信号，这一个或多个信号可以沿任一方向行进并且可以用任何合适类型的信号方案来实现。
如说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外明确指出。还将理解的是，本文所用的术语“和/或”是指相关联的所列项目中的一个或多个的任意组合和所有可能组合，并且涵盖相关联的所列项目中的一个或多个的任意组合和所有可能组合。
术语“设备”通常可以指根据该术语的使用的上下文的装置。例如，设备可以指层或结构的堆叠、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，设备是三维结构，其具有沿x-y-z笛卡尔坐标系的x-y方向的平面和沿x-y-z笛卡尔坐标系的z方向的高度。设备的平面也可以是包括该设备的装置的平面。
术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述组件之间的功能或结构关系。应该理解的是，这些术语并不旨在彼此同义。而是，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(其之间具有其他中间元件)物理或电接触，和/或两个或更多个元件彼此协作或交互(例如，如处于因果关系一样)。
如本文所用的术语“在...上方”、“在...下方”、“在...之间”和“在...上”是指一个组件或材料相对于其他组件或材料的相对位置，其中这种物理关系是值得注意的。例如，在材料的上下文中，一种材料或置于另一种材料上方或下方的材料可以直接接触或可以具有一种或多种中间材料。而且，置于两种材料之间的一种材料可以直接与两层接触，或者可以具有一个或多个中间层。相比之下，在第二材料“上”的第一材料与该第二材料直接接触。在组件组装的上下文中将进行类似的区分。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”和“底”等(如果有的话)用于描述性目的，而不一定用于描述永久相对位置。
术语“相邻”在这里通常是指事物的位置挨着另一事物(例如，紧挨着另一事物，或者接近另一事物且在它们之间有一个或多个事物)或与另一事物邻接(例如，与其毗邻)。
术语“电路”或“模块”可以指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源组件。
术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数指代。“在...中”的含义包括“在...中”和“在...上”。
术语“缩放”通常是指将设计(示意图和布局)从一种工艺技术转换为另一种工艺技术，然后在布局区域中被缩小。术语“缩放”通常还指缩小同一技术节点内的布局和器件。术语“缩放”还可以指相对于另一参数(例如，电源电平)调整(例如，减慢或加快-即分别缩小或放大)信号频率。术语“基本上”、“接近”、“近似”、“邻近”和“大约”通常是指在目标值的+/-10％以内。
除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象仅表示相似对象的不同实例正被引用，而并不旨在暗示如此描述的对象必须在时间上、空间上、排名上或以任何其他方式处于给定的序列中。
如在整个说明书中以及在权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项目列表可以表示所列术语的任意组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。
术语“在...之间”可以用在设备的z轴、x轴或y轴的上下文中。在两种其他材料之间的材料可以与这些材料中的一种或两种接触，或者可以通过一种或多种中间材料与这两种其他材料都分开。在两种其他材料之间的材料可以与这些材料中的一种或两种接触，或者可以通过一种或多种中间材料在时间上、空间上、排名上与这两种其他材料都分开。在两个其他设备之间的设备可以连接到这些设备中的一个或两个，或者可以通过一个或多个中间设备与这两个其他设备都分开。
要指出的是，附图中与任何其他附图中的元件具有相同附图标记(或名称)的那些元件可以按与所描述的方式类似的任何方式来操作或起作用，但不限于此。
图1示出了存储器/控制器接口的示意图100。控制器接口140包括发送器块，其包括：发送电路102、锁相环(PLL)和时钟分配电路104、发送器(TX)时钟电路106(例如，其包括延迟锁定环(DLL)和相位积分器(PI)TX)。控制器140还包括接收器电路114。图1示出了匹配接收器电路114，其包括匹配滤波器108、Rx时钟恢复110、和RX接收器电路112。Rx时钟电路110通过数据输出选通DQS 130从接收的数据流中提取时钟信号，并且包括压控延迟线(VCDL)和相位积分器(PI)。VCDL向其输入信号增加了可变数量的采样延迟。例如，VCDL接收数据输出选通DQS 130，调整数据输出选通DQS 130的采样时钟的相位。PI允许Rx时钟恢复电路110以相对精细的增量来调整采样时钟的相位。匹配滤波器108进行操作，使得数据输出DQ 128上的延迟至少匹配数据输出选通DQS 130的最小延迟。RX接收器112从匹配滤波器108的数据流输出中提取数据。
存储器接口150包括耦合到时钟分配器122的RX接收器120。存储器接口150还包括发送器124和126，其分别在线数据输出(DQ)128和数据输出选通(DQS)130上发送数据信号。
尽管图1示出了示例，但是示意图100包括控制器接口140和存储器接口150的示例实施方式，控制器接口140和存储器接口150的任何适当的变体都是可能的。本公开的一些实施例涉及存储器控制器发送器102，但是本公开的一些其他实施例也可以涉及任何其他适当类型的发送器。
在具有更高I/O电源电压(例如，DDR1＝2.5V、DDR2＝1.8V、DDR3＝1.5V、DDR4＝1.2V等)的上一代DDR技术期间，具有PMOS上拉和NMOS下拉驱动器的存储器控制器发送器运行良好。然而，使用下一代DDR技术(例如，LP4x、LP5、DDR5)，在I/O电源电压为0.6V或更低的情况下，PMOS上拉驱动器遇到操作问题，其中，下一代DDR技术具有低I/O电源电压(例如0.3V)并且要求组合发送器利用堆叠的薄栅极晶体管来既支持DDR4(1.2V)也支持LP4x、LP5、DDR5(至0.3V)。随着I/O电源电压下降，上拉PMOS驱动器的源极电压下降，过驱动电压(例如，Vgs-Vt)也下降，并且PMOS晶体管变得无功能(尤其在缓慢的工艺拐点节点处)。
图2示出了根据本公开的一些实施例的具有堆叠的p/n设计的存储器控制器发送器200(也称为发送器200或组合发送器200)的示意图。p/n设计是指如下晶体管堆叠，其中P型晶体管在耦合到电源轨的上部堆叠中，并且N型晶体管在耦合到地的下部堆叠中。在一些实施例中，组合发送器200包括堆叠的p/n设计。在一些实施例中，组合发送器200还包括堆叠的NMOS上拉驱动器，例如，用于低摆幅应用。各种实施例的组合发送器200通过使处于上拉的NMOS耦合到低压电源来解决低压功能问题(例如，由当前的基于LP4x、DDR5、LP5的驱动器等所见的)。
传统上(例如，对于相对较高的电源电压值，诸如至少高达1.0V)，P型晶体管用于上拉。这是因为，对于相对较低的驱动电压，N型上拉晶体管可能无法完全导通。使用N型上拉晶体管可能会导致输出节点处的电压摆幅处于毫伏范围内，这通常对于传统发送器是不够的。
然而，随着电源电压变得相对较低(例如，在0.7V或甚至更低)，在上拉操作期间可以导通N型上拉晶体管。N型上拉晶体管可以使得电压摆幅在数百毫伏(mV)的范围内，例如在约150mV至约300mV的范围内。这样的低电压摆幅对于现代发送器和接收器来说可以是足够的，现代发送器和接收器诸如是用于新一代存储器(例如，LP4x DDR、LP5 DDR、DDR5等)的发送器和接收器。
因此，例如，使NMOS处于上拉使得组合发送器200能够在低压电源(例如，低于0.7V)下操作，这允许组合发送器200用于低压存储器应用，诸如LP4x、LP5存储器或其他低压存储器应用。
该低压驱动器电源(例如，基本上为0.5V或更低)也可以与存储器(例如，DRAM)驱动器共享。对于使用较高电压(例如，对于DDR4基本上为1.2V)的存储器技术，可以使用PMOS上拉堆叠。
在一些实施例中，存储器控制器发送器200包括第一电源轨Vcc、第二电源轨Vcct、以及第三电源轨Vccd。在一些实施例中，第一电源Vcc高于第二电源Vcct和第三电源Vccd中的每一个。在一些实施例中，存储器控制器发送器200包括耦合到第一电源轨Vcc和第二电源轨Vcct的DDR驱动器电路202。在一些实施例中，存储器控制器发送器200包括耦合到第三电源Vccd的第二LPDDR驱动器电路204。
在一些实施例中，LPDDR驱动器电路204经由电阻器件206(例如，其可以包括电阻器或任何其他适当的电阻器件)耦合到第一DDR驱动器电路202。尽管在示例中，电阻器件206(或其他图中所示的任何其他电阻器件或电阻器)可以是电阻器，但在其他示例中，电阻器件206可以是在有源区域中操作的晶体管、由工艺节点提供的无源电阻器(例如，多晶硅电阻器)、薄膜电阻器、制造在裸晶片的前端(例如，有源区域直至下层金属层，例如金属3)的器件、制造在裸晶片的后端(上层金属层，诸如M4和更高的金属层)的器件、片外电阻器件、片上电阻器件、形成在封装的基板中的电阻器件等。
在一些实施例中，存储器控制器发送器200包括耦合到第一电源轨Vcc的N导电类型的晶体管(NPu1、NPu2)的堆叠。在一些实施例中，N导电类型的晶体管(NPu1、NPu2)的堆叠被耦合到LPDDR驱动器电路(接合点208和220)。在一些实施例中，晶体管堆叠包括两个N导电类型的晶体管NPu1、NPu2。在一些实施例中，晶体管NPu1的输入栅极端耦合到使能输入(enPu)，并且晶体管NPu2的栅极端耦合到LPDDR驱动器电路(接合点208)。
利用一些实施例的包括n型晶体管NPu1和NPu2的NMOS上拉驱动器，在焊盘(例如，其在发送器200的输出处)处的输出波形在I/O电源电压一直降至例如约0.3V时仍能起作用。在一些实施例中，在上拉驱动器中具有NMOS使得焊盘处的输出对I/O电源电压变化不敏感。由于NMOS上拉驱动器的源极连接到焊盘，并通过查看MOSFET的小信号模型的源极(焊盘)，上拉路径充当恒定电流源(gmVgs)。该电流源是Vgs的强函数，而焊盘电压变成Vds(Rds)的弱函数。因此，输出高压VOH将在较小Vga-Vt的范围内，并且不大于I/O电源电压。此外，VOH是Vgs-Vt的强函数并且在一些实施例中，为了改进VOH，栅极电压连接到高电压(例如，1.2V)而不是低电压(例如，0.85V)。
图3示出了根据一些实施例的DDR驱动器电路300的示意图。在一些实施例中，DDR驱动器电路300对应于图2的DDR驱动器电路202。在一些实施例中，DDR驱动器电路300包括第一晶体管堆叠，该第一晶体管堆叠包括第一晶体管P1a(例如，p型晶体管)和第二晶体管P2(例如，p型晶体管)，第一晶体管P1a和第二晶体管P2串联耦合并且具有第一公共节点Y1。在一些实施例中，第一晶体管P1a耦合到第一电源轨Vcc。在一些实施例中，DDR驱动器电路300包括耦合到第一公共节点Y1的第三晶体管P1b(例如，p型晶体管)。在一些实施例中，第三晶体管P1b耦合到第二电源轨Vcct。
在一些实施例中，DDR驱动器电路300包括第二晶体管堆叠，该第二晶体管堆叠的导电类型与第一晶体管堆叠相反。在一些实施例中，第二晶体管堆叠包括：第四晶体管N1(例如，n型晶体管)和第五晶体管N2a(例如，n型晶体管)，第四晶体管N1和第五晶体管N2a串联耦合并且具有第二公共节点Y2。在一些实施例中，第二晶体管堆叠与第一晶体管堆叠串联耦合并且具有第三公共节点Yp。在一些实施例中，第二晶体管堆叠包括耦合到第二公共节点Y2的第六晶体管N2b(例如，n型晶体管)，其中第六晶体管N2b耦合到第二电源轨Vcct。
在一些实施例中，晶体管P1a的栅极端耦合到数据输入(data1)，并且晶体管P2的栅极端耦合到第一偏置(pbias)，并且晶体管P1b的栅极端耦合到使能输入(enPd)。在一些实施例中，晶体管N1的栅极端耦合到第二偏置(nbias)，并且晶体管N2a的栅极端耦合到第二数据输入(data2)，并且第六n型晶体管N2b的栅极端耦合到使能输入(enPd)。
参考图2-3，在一些实施例中，图2的晶体管NPu1和NPu2充当NMOS上拉电路，例如，如关于图2所讨论的。而且，DDR驱动器202的晶体管N1、N2a和N2b(图3所示)可以充当发送器200的下拉电路。
图4示出了根据一些实施例的LPDDR驱动器电路400的示意图。在一些实施例中，LPDDR驱动器电路400对应于图2的LPDDR驱动器电路204。在一些实施例中，LPDDR驱动器电路400包括第一晶体管堆叠，其包括p型晶体管P3和p型晶体管P4，p型晶体管P3和p型晶体管P4串联耦合并且具有第一公共节点Y3。在一些实施例中，p型晶体管P3耦合到第三电源轨Vccd。
在一些实施例中，LPDDR驱动器电路400包括第二晶体管堆叠，该第二晶体管堆叠的导电类型与第一晶体管堆叠相反。在一些实施例中，第二晶体管堆叠包括n型晶体管N3和n型晶体管N4a，n型晶体管N3和n型晶体管N4a串联耦合并且具有第二公共节点Y4。在一些实施例中，第二晶体管堆叠与第一晶体管堆叠串联耦合并且具有第三公共节点Y0。在一些实施例中，第二晶体管堆叠包括耦合到第二公共节点Y4的n型晶体管N4b。在一些实施例中，n型晶体管N4b经由接合点220耦合到电阻器件206(如图2所示)。
在一些实施例中，晶体管P3的栅极端耦合到数据输入(data3)，并且晶体管P4的栅极端耦合到偏置(pbias)。在一些实施例中，晶体管N3的栅极端耦合到偏置(nbias)，并且晶体管N4a的栅极端耦合到数据输入(data4)，并且晶体管N4b的栅极端耦合到使能输入(enPu)。
参考图2-4，在一些实施例中，DDR驱动器202(例如，参见图3)使用P型晶体管提供上拉路径，并且还使用N型晶体管提供下拉路径。LPDDR驱动器204(例如，参见图3)使用晶体管的p/n堆叠来提供上拉路径。图2的NMOS上拉电路(例如，包括晶体管NPu1和NPu2)使用N型晶体管提供上拉路径。
要使用的上拉路径可以基于与组合发送器驱动器200一起使用的存储器的类型。例如，对于相对较高电压(例如，大于1.0V)存储器(诸如DDR1、DDR2、DDR3、DDR4等)，可以使用DDR驱动器202的上拉路径(例如，使用P型晶体管)和下拉路径(例如，使用N型晶体管)。由于当输入电压相对较高(例如，出于此处进一步详细讨论的原因，高于1.0V)时，P型晶体管更适合于上拉驱动器，因此可以适当地使用DDR驱动器202的使用P型晶体管的上拉路径。
另一方面，对于相对较低电压(例如，小于0.7V)存储器(例如，诸如LP4x、LP5等)，可以使用NMOS上拉电路(例如，包括图2的晶体管NPu1和NPu2)以及DDR驱动器202的下拉路径(例如，使用N型晶体管)。由于当输入电压相对较低(例如，出于此处进一步详细讨论的原因，高于0.7V)时，N型晶体管更适合于上拉驱动器，因此可以适当地使用图2的NMOS上拉电路的使用N型晶体管的上拉路径。
因此，组合发送器200可以用于高压存储器和/或低压存储器，并且因此被称为“组合”发送器。
图5示出了根据一些实施例的公共拉动预驱动器500的示意图。在一些实施例中，公共拉动预驱动器500包括数据输入502、驱动器输入504和均衡器(EQ)输入506。在一些实施例中，数据输入502、驱动器输入504和均衡器(EQ)输入506分别耦合到时间到时钟输出(Time to Clock Out，TCO)/延迟电路508、510和511。公共拉动预驱动器500驱动图2-4的组合发送器200。
在一些实施例中，由于组合发送器驱动器200既具有P上拉路径也具有N上拉路径，因此公共上拉预驱动器用于支持这两个路径。上拉预驱动器514被设计在高压(HV)电源域和低压(LV)电源域这二者中，并且对于上拉预驱动器中的每个位，存在三个输出。
上拉预驱动器514输出包括：与图3的数据输入data1相对应的data1输出；与图3和图4的pbias输入相对应的pbias输出；与图2和图4的enPu输入相对应的enPu输出；以及与图4的数据输入data3相对应的data3输出。PMOS上拉预驱动器(514)由来自预驱动器逻辑(512)输出(518)的经电平移位的P_pup门控数据驱动。NMOS上拉预驱动器(516)由来自上拉预驱动器的两个输出HV和LV(520)驱动，以驱动最终的全摆幅逆变器。这些输出是根据来自预驱动器逻辑输出(522)的N_pup门控数据生成的，并且LV和HV输出均通过电平移位器以匹配这些输出之间的延迟。NMOS上拉预驱动器516输出包括：与图4的数据输入data4相对应的data4输出；以及与图4的nbias输入相对应的nbias输出。来自预驱动器逻辑输出的门控数据(p_up和n_up这二者)在被应用于驱动器之前，被与阻抗补偿(RCOMP)代码组合。此外，在预驱动器中具有自定义逻辑以执行不同的功能，诸如均衡器(EQ)功能。RCOMP代码使能补偿终端阻抗中的工艺、温度和/或电压变化。通常，将具有终端阻抗的复制I/O缓冲器与参考阻抗进行比较，以生成RCOMP代码。然后将该RCOMP代码提供给其他I/O，以使其终端阻抗特性与复制I/O缓冲器的终端阻抗特性相似。
在示例中，由于在DDR驱动器202中存在公共NMOS下拉(例如，如图3所示)，因此在支持DDR4技术和LP4x/LP5技术这二者的下拉预驱动器中可能没有区别。在一些实施例中，下拉预驱动器(524)经由链路526耦合到预驱动器逻辑512，并且被设计在LV电源域中，并且其目的是将数据馈送到NMOS下拉驱动器的栅极。NMOS下拉预驱动器524输出包括：与图3的数据输入data2相对应的data2输出；与图3的nbias输入相对应的nbias输出；以及与图3的enPd输入相对应的enPd输出。在一些实施例中，为了匹配上拉预驱动器和下拉预驱动器之间的延迟，在下拉预驱动器524中添加缓冲器。在一些实施例中，例如在后硅(post-Si)期间，如果上拉电路径和下拉电路径之间的PVT(工艺、电压和温度)上的延迟存在一些变化(这可能导致占空比问题)，则时间到时钟输出(TCO)训练与高架接地电源(Vsshi)一起被用于解决任何不匹配。Vsshi(高接地/VSS)用于通过将栅极电压升高到接地(例如，将Vgs升高+200mV)来保护PFET器件免受过应力。在一些实施例中，来自预驱动器逻辑输出的门控数据在被应用于TX驱动器之前，被与RCOMP代码组合。一些其他实施例在预驱动器中包括自定义逻辑以执行不同的功能，诸如均衡器(EQ)功能。
图6A-图6B示出了两种不同的发送器输出级拓扑。图6A示出了n/n拓扑600a。输出级包括两个N型晶体管N1和N4以及两个n型共源共栅晶体管N2和N3。图6B示出了p/n拓扑(600b)，其包括两个输入信号晶体管N1和P2以及两个共源共栅晶体管P1和N2。
图6A的n/n发送器输出级在要提供更高的输出摆幅时，使用增加的预驱动器和驱动器电源电压。n/n拓扑在低电源电压(例如0.3V-0.4V)下也提供了线性和输出电压摆幅，但是在较高电源电压(例如0.6V-0.7V或更高)下遭受最大摆幅问题。为了增加n/n拓扑中的输出摆幅，同时增加了预驱动器电源电压和输出级电源电压，导致预驱动器级的功耗增加。
图6B的p/n拓扑提供了一种n-n的替代，但受上拉摆率的限制。在一些实施例中，pn/n拓扑(下面关于图7所讨论的)通过在上拉驱动器分支中采用p和n器件组合，既解决了n/n的有限输出摆幅问题，也解决了p/n拓扑的不良摆率问题。
图7示出了根据一些实施例的pn/n发送器输出级700。在一些实施例中，图7的pn/n拓扑通过在上拉分支中采用p+n器件组合，既解决了n/n的有限输出摆幅问题，也解决了p/n拓扑的不良摆率问题。
在一些实施例中，pn/n发送器输出级700包括第一晶体管堆叠，该第一晶体管堆叠包括第一p型晶体管P1和第二p型晶体管P2，第一p型晶体管P1和第二p型晶体管P2串联耦合并具有第一公共节点Y1。在一些实施例中，第一p型晶体管P1耦合到电源轨Vddq。在一些实施例中，第一晶体管堆叠被耦合到第二晶体管堆叠，该第二晶体管堆叠的导电类型与第一晶体管堆叠相反。在一些实施例中，第二晶体管堆叠包括第三p型晶体管N3和第四n型晶体管N4，第三p型晶体管N3和第四n型晶体管N4串联耦合并具有第二公共节点Y2。在一些实施例中，n型晶体管N3耦合到电源轨Vddq。
在一些实施例中，pn/n发送器输出级700包括第三晶体管堆叠，该第三晶体管堆叠的导电类型与第一晶体管堆叠相反。在一些实施例中，第三晶体管堆叠包括：第五n型晶体管N1和第六n型晶体管N2，第五n型晶体管N1和第六n型晶体管N2串联耦合并具有第三公共节点Y3。在一些实施例中，第三晶体管堆叠与第一晶体管堆叠串联耦合并具有第四公共节点Vout和第五公共节点D。在一些实施例中，第一晶体管堆叠包括p型晶体管。
在一些实施例中，第一p型晶体管P1的栅极端耦合到第一使能输入(enb)，第二p型晶体管P2的栅极端耦合到第一输入数据(D)，第三n型晶体管N3的栅极端耦合到第二使能输入(en)，并且第四n型晶体管N4的栅极端耦合到第二输入数据(Db)。在一些实施例中，第五n型晶体管N1的栅极端耦合到输入数据(D)，并且第六n型晶体管N2的栅极端耦合到第二使能输入(en)。
参考图6A、图6B和图7，图7的pn/n发送器输出级700是图6A的n/n拓扑600a和图6B的p/n拓扑的组合。在一些实施例中，例如，基于电源电压的期望输出电压摆幅和电压电平，选择性地激活图7的pn/n发送器输出级700的部分。
例如，如果期望相对较低的输出电压摆幅并且电源电压相对较低，则输出级700以n/n拓扑操作(例如，通过激活和使用晶体管N1、N2、N3和N4)。因此，从操作角度来看，输出级700变得类似于图6A的n/n拓扑，并在相对较低的电源电压(例如，0.3V-0.4V，小于0.7V等)下提供线性和输出电压摆幅。
另一方面，例如，如果需要相对较高的输出电压摆幅和/或如果电源电压较高(例如，0.7V或更高)，则输出级700以p/n拓扑操作(例如，通过激活和使用晶体管P1、P2、N1和N2)。因此，从操作角度来看，输出级700变得类似于图6B的p/n拓扑，并提供较高的电压摆幅。
在又一个示例中，与电源电压(或至少对于某些电源电压)无关，输出级700的两个上拉路径(例如，包括P型晶体管P1、P2的第一上拉路径和包括N型晶体管N1、N2的第二上拉路径)可以是可操作的，其提供了图6A和图6B的组合益处。
图8A示出了用于测试不同输出级拓扑的测试设置800a。设置800a用于测试以下三个不同输出级拓扑的脉冲响应：n-n(600a)、p-n(600b)和pn-n(700)。图8B示出了针对n-n(600a)、p-n(600b)和pn-n(700)拓扑的脉冲响应输出。这三种拓扑在等负载、等电源电压条件下的脉冲响应(例如，6.4Gb/s，具有156.25ps的脉冲宽度)模拟结果表明了n/n(n-n)和p/n(p-n)拓扑的缺点，以及拓扑pn/n(pn-n)提供的改进。
表1从输出级电源电压(Vddq)角度，基于摆幅和摆率的灵敏度，比较了每种拓扑的性能。
表1
Figure BDA0002847696890000151
Figure BDA0002847696890000161
图9示出了根据一些实施例的输出级的上拉(图9A)和下拉(图9B)阻抗的布局后模拟结果，其实现为跨越三个工艺拐点(P1、P2和P3)的不同支路数(1-16)的函数。在存储器单元中，PVT(工艺、电压和温度)控制电路由PVT传感器块组成。PVT控制电路用于跟踪PVT条件和输出驱动器块，输出驱动器块被分割在多个支路上，这多个支路用于根据检测到的PVT条件调整输出驱动器阻抗。结果表明如下能力：无需使用器件和电阻器实现，就可以将输出级调节到目标50Ω阻抗，以考虑PVT变化。将输出级实现为仅器件配置使焊盘寄生电容降低了例如约30％，从而提高了输出节点(允许接口的可扩展性)的带宽，例如高达10Gb/s的数据速率。
图10示出了系统1000，其中，移动计算平台1005和/或数据服务器机器1006采用包括例如根据本文中其他地方所述的一些实施例的至少一个存储器控制器发送器的电路。在一些实施例中，移动计算平台1005和/或数据服务器机器1006可以包括如关于图2-图9所讨论的发送器200或组合发送器200。服务器机器1006可以是任何商用服务器，例如包括布置在机架内并联网在一起以用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中其包括电路1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一者的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学式触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是设置在扩展视图1020所示的集成系统1010内，还是作为服务器机器1006内的独立的分立或封装的多芯片模块，电路包括例如根据本文其他地方描述的一些实施例的至少一个存储器控制器发送器。电路1050可以进一步与电源管理集成电路(PMIC)一起附连到板、基板或插入器1060。在功能上，PMIC 1030可以执行电池电力调节、DC-DC转换等，并且因此PMIC 1030的输入耦合到电池1015，并且其输出向其他功能模块提供电流供应。
在一些实施例中，电路1050包括RF(无线)集成电路(RFIC)，其进一步包括宽带RF(无线)发送器和/或接收器(TX/RX，其包括数字基带以及模拟前端模块，该模拟前端模块包括发送路径上的功率放大器和接收路径上的低噪声放大器)。RFIC包括至少一个存储器控制器发送器设备(例如，在本文中其他地方描述的存储器控制器发送器电路中)。RFIC的输出耦合到天线(未示出)以实现多种无线标准或协议中的任何一种，这些无线标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生以及被指定为3G、4G、5G、甚至更高代的任何其他无线协议。
尽管已经参考各种实施方式描述了本文阐述的某些特征，但是该描述不旨在以限制性的意义来解释。因此，对于本公开所属领域的技术人员显而易见的是，本文描述的实施方式的各种修改以及其他实施方式被认为落入本公开的精神和范围内。
将认识到，本发明不限于所描述的实施例，而是可以在不脱离所附权利要求的范围的情况下利用修改和变更来实践。例如，以上实施例可以包括如在以下示例中进一步提供的特征的特定组合。
图11示出了根据本公开的一些实施例的采用双功率发送器的智能设备或计算机系统或SoC(片上系统)。要指出的是，图11的具有与任何其他附图的元件相同的附图标记(或名称)的那些元件可以按与所描述的方式类似的任何方式来操作或起作用，但不限于此。
图11示出了根据一些实施例的其中可以使用双功率发送器的计算设备的实施例的框图。在一些实施例中，计算设备1600代表移动计算设备，诸如计算机平板、移动电话或智能电话、支持无线的电子阅读器或其他无线移动设备。将理解，总体上示出了某些组件，但在计算设备1600中未示出这类设备的所有组件。
在一些实施例中，计算设备1600包括第一处理器1610，该第一处理器1610具有根据所讨论的一些实施例的存储器控制器发送器。根据一些实施例，计算设备1600的其他块还可以包括发送器200、组合发送器200。本公开的各个实施例还可以在1670内包括网络接口(诸如无线接口)，使得系统实施例可以被合并到无线设备(例如蜂窝电话或个人数字助理)中。
在一些实施例中，处理器1610可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理装置。由处理器1610执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或与其他设备的I/O(输入/输出)有关的操作、与电源管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一些实施例中，计算设备1600包括音频子系统1620，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。针对此类功能的设备可以被集成到计算设备1600中，或连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令来与计算设备1600交互。
在一些实施例中，计算设备1600包括显示子系统1630。显示子系统1630表示为用户提供视觉和/或触觉显示以与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑，以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括向用户既提供输出也提供输入的触摸屏(或触摸板)设备。
在一些实施例中，计算设备1600包括I/O控制器1640。I/O控制器1640表示与同用户的交互有关的硬件设备和软件组件。I/O控制器1640可操作来管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。另外，I/O控制器1640示出了用于连接到计算设备1600的附加设备的连接点，用户可以通过附加设备与系统交互。例如，可以附连到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或其他I/O设备，用于与诸如读卡器或其他设备之类的特定应用一起使用。
如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其他音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。另外，代替显示输出或除显示输出之外，可以提供音频输出。在另一示例中，如果显示子系统1630包括触摸屏，则显示设备还充当输入设备，其可以至少部分地由I/O控制器1640管理。在计算设备1600上还可以存在其他按钮或开关，以提供由I/O控制器1640管理的I/O功能。
在一些实施例中，I/O控制器1640管理诸如加速度计、相机、光传感器或其他环境传感器之类的设备，或者可以被包括在计算设备1600中的其他硬件。输入可以是直接用户交互的一部分，也可以向系统提供环境输入以影响其操作(诸如，过滤噪声、调整显示器以进行亮度检测、为相机应用闪光灯或其他功能)。
在一些实施例中，计算设备1600包括电力管理1650，该电力管理1650管理电池电力使用、电池的充电以及与省电操作有关的特征。存储器子系统1660包括用于在计算设备1600中存储信息的存储器设备。存储器可以包括非易失性(如果到存储器设备的电力被中断，状态不会更改)和/或易失性(如果到存储器设备的电力被中断，状态是不确定的)存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备1600的应用和功能的执行有关的系统数据(无论是长期的还是临时的)。
实施例的元件还被提供作为用于存储计算机可执行指令(例如，用于实现本文讨论的任何其他过程的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或其他类型的适合存储电子或计算机可执行指令的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)通过数据信号从远程计算机(例如，服务器)传输到做出请求的计算机(例如，客户端)。
在一些实施例中，计算设备1600包括连接1670。连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)，以使得计算设备1600能够与外部设备通信。计算设备1600可以是单独的设备，诸如其他计算设备、无线接入点或基站，以及外围设备，诸如耳机、打印机或其他设备。
连接1670可以包括多种不同类型的连接。概括地说，计算设备1600被示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常是指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信系统)或变体或派生、CDMA(码分多址)或变体或派生、TDM(时分复用)或变体或派生、或其他蜂窝服务标准提供。无线连接(或无线接口)1674是指非蜂窝式的无线连接，并且可以包括个人区域网(诸如蓝牙、近场等)、局域网(诸如Wi-Fi)和/或广域网(诸如WiMax)或其他无线通信。
在一些实施例中，计算设备1600包括外围连接1680。外围连接1680包括硬件接口和连接器，以及软件组件(例如，驱动器、协议栈)，以用于进行外围连接。将理解的是，计算设备1600既可以是其他计算设备(“到”1682)的外围设备，也可以具有(“从”1684)与其连接的外围设备。计算设备1600通常具有“对接”连接器以连接到其他计算设备，以用于诸如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容之类的目的。另外，对接连接器可以允许计算设备1600连接到某些外围设备，这些外围设备允许计算设备1600控制内容输出到例如视听系统或其他系统。
除了专有对接连接器或其他专有连接硬件之外，计算设备1600还可以经由常见的或基于标准的连接器进行外围连接1680。常见的类型可以包括通用串行总线(USB)连接器(其可以包括许多不同的硬件接口中的任何一个)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其他类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的参考是指结合这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定被包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同的实施例。如果说明书陈述组件、特征、结构或特性“可以”、“可”或“可能”被包括，则不需要包括该特定组件、特征、结构或特性。如果说明书或权利要求书提及“一”或“一个”元素，则并不意味着仅存在一个元素。如果说明书或权利要求书提及“其他”元素，则不排除存在一个以上其他元素。
此外，特定特征、结构、功能或特性可以按任何合适的方式被组合在一个或多个实施例中。例如，在与第一实施例和第二实施例这两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可以与第二实施例相组合。
尽管已经结合本公开的具体实施例描述了本公开，但是根据前述描述，这类实施例的许多替代、修改和变化对于本领域普通技术人员将是显而易见的。本公开的实施例旨在涵盖落入所附权利要求的广泛范围内的所有这类替代、修改和变化。
另外，为了图示和讨论的简洁，并且为了不模糊本公开，在所呈现的附图中可以示出或可以不示出到集成电路(IC)芯片和其他组件的众所周知的电力/接地连接。此外，可以以框图形式示出布置，以避免模糊本公开，并且还考虑到以下事实：关于这类框图布置的实现的细节高度依赖于要在其内实现本公开的平台(即，这类细节应该完全在本领域技术人员的能力范围内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下或利用这些具体细节的变体来实践本公开。因此，该描述应被认为是说明性的而不是限制性的。
以下示例涉及进一步的实施例。示例中的细节可以在一个或多个实施例中的任何地方使用。本文所述的装置的所有可选特征也可以相对于方法或过程来实现。
示例1.在一个示例中，提供了一种装置，包括：第一电源轨，所述第一电源轨用于提供第一电源；第二电源轨和第三电源轨，所述第二电源轨和所述第三电源轨分别用于提供第二电源和第三电源，其中所述第一电源的电压电平高于所述第二电源和所述第三电源的电压电平；第一驱动器电路，所述第一驱动器电路耦合到所述第一电源轨和所述第二电源轨；第二驱动器电路，所述第二驱动器电路耦合到所述第三电源轨并耦合到所述第一驱动器电路；以及N导电类型的晶体管堆叠，所述N导电类型的晶体管堆叠耦合到所述第一电源轨和所述第二驱动器电路。
示例2.根据示例1的装置，其中所述第一驱动器电路包括：P导电类型的第一晶体管堆叠，所述第一晶体管堆叠包括：第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管串联耦合并具有第一公共节点，其中所述第一晶体管耦合到所述第一电源轨；以及第三晶体管，所述第三晶体管耦合到所述第一公共节点，其中所述第三晶体管耦合到所述第二电源轨；以及N导电类型的第二晶体管堆叠，所述第二晶体管堆叠耦合到所述第一晶体管堆叠，其中所述第二晶体管堆叠包括：第四晶体管和第五晶体管，所述第四晶体管与所述第五晶体管串联耦合并具有第二公共节点，其中所述第二晶体管堆叠与所述第一晶体管堆叠串联耦合并且其中所述第二晶体管堆叠与所述第一晶体管堆叠具有耦合到所述第二驱动器电路的第三公共节点；以及第六晶体管，所述第六晶体管耦合到所述第二公共节点，其中所述第六晶体管耦合到所述第二电源轨。
示例3.根据示例1-2的装置，其中所述第二驱动器电路包括：P导电类型的第三晶体管堆叠，所述第三晶体管堆叠包括第七晶体管和第八晶体管，所述第七晶体管与所述第八晶体管串联耦合并具有第四公共节点，其中所述第七晶体管耦合到所述第三电源轨；以及N导电类型的第四晶体管堆叠，所述第四晶体管堆叠耦合到所述第三晶体管堆叠，其中所述第四晶体管堆叠包括：第九晶体管和第十晶体管，所述第九晶体管与所述第十晶体管串联耦合并具有第五公共节点，其中所述第四晶体管堆叠与所述第三晶体管堆叠串联耦合并具有第六公共节点；以及第十一晶体管，所述第十一晶体管耦合到所述第六公共节点，其中所述第十一晶体管耦合到电阻器件。
示例4.根据示例1-3的装置，其中：所述第一晶体管的栅极端耦合到数据输入；所述第二晶体管的栅极端耦合到偏置；以及所述第三晶体管的栅极端耦合到使能输入。
示例5.根据示例1-4的装置，其中：所述第四晶体管的栅极端耦合到偏置；所述第五晶体管的栅极端耦合到数据输入；以及所述第六晶体管的栅极端耦合到使能输入。
示例6.根据示例1-5的装置，其中所述第七晶体管的栅极端耦合到数据输入；以及所述第八晶体管的栅极端耦合到偏置。
示例7.根据示例1-6的装置，其中所述第九晶体管的栅极端耦合到数据输入；所述第十晶体管的栅极端耦合到偏置；以及所述第十一晶体管的栅极端耦合到使能输入。
示例8.根据示例1-7的装置，其中所述第一晶体管堆叠包括p型晶体管。
示例9.根据示例1-8的装置，其中所述第三晶体管堆叠包括p型晶体管。
示例10.根据示例1-9的装置，其中所述N导电类型的晶体管堆叠经由所述电阻器件耦合到所述第一驱动器电路。
示例11.根据示例1-10的装置，其中所述第一驱动器电路包括DDR驱动器电路，并且所述第二驱动器电路包括LPDDR驱动器电路。
示例12.在一个示例中，提供了一种系统，包括：用于存储指令的存储器；以及处理器，所述处理器耦合到所述存储器并用于执行所述指令，所述处理器包括：第一电源轨，所述第一电源轨用于提供第一电源；第二电源轨和第三电源轨，所述第二电源轨和所述第三电源轨分别用于提供第二电源和第三电源，其中所述第一电源的电压电平高于所述第二电源和所述第三电源的电压电平；第一驱动器电路，所述第一驱动器电路耦合到所述第一电源轨和所述第二电源轨；第二驱动器电路，所述第二驱动器电路耦合到所述第三电源轨并耦合到所述第一驱动器电路；以及N导电类型的晶体管堆叠，所述N导电类型的晶体管堆叠耦合到所述第一电源轨和所述第二驱动器电路；以及无线接口，所述无线接口用于允许所述处理器与另一系统通信。
示例13.根据示例12的系统，其中所述第一驱动器电路包括：P导电类型的第一晶体管堆叠，所述第一晶体管堆叠包括：第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管串联耦合并具有第一公共节点，其中所述第一晶体管耦合到所述第一电源轨；以及第三晶体管，所述第三晶体管耦合到所述第一公共节点，其中所述第三晶体管耦合到所述第二电源轨；以及N导电类型的第二晶体管堆叠，所述第二晶体管堆叠耦合到所述第一晶体管堆叠，其中所述第二晶体管堆叠包括：第四晶体管和第五晶体管，所述第四晶体管与所述第五晶体管串联耦合并具有第二公共节点，其中所述第二晶体管堆叠与所述第一晶体管堆叠串联耦合并且其中所述第二晶体管堆叠与所述第一晶体管堆叠具有耦合到所述第二驱动器电路的第三公共节点；以及第六晶体管，所述第六晶体管耦合到所述第二公共节点，其中所述第六晶体管耦合到所述第二电源轨。
示例14.根据示例12-13的系统，其中所述第二驱动器电路包括：P导电类型的第三晶体管堆叠，所述第三晶体管堆叠包括第七晶体管和第八晶体管，所述第七晶体管与所述第八晶体管串联耦合并具有第四公共节点，其中所述第七晶体管耦合到所述第三电源轨；以及N导电类型的第四晶体管堆叠，所述第四晶体管堆叠耦合到所述第三晶体管堆叠，其中所述第四晶体管堆叠包括：第九晶体管和第十晶体管，所述第九晶体管与所述第十晶体管串联耦合并具有第五公共节点，其中所述第四晶体管堆叠与所述第三晶体管堆叠串联耦合并具有第六公共节点；以及第十一晶体管，所述第十一晶体管耦合到所述第六公共节点，其中所述第十一晶体管耦合到电阻器件。
示例15.根据示例12-14的系统，其中：所述第一晶体管的栅极端耦合到数据输入；所述第二晶体管的栅极端耦合到偏置；以及所述第三晶体管的栅极端耦合到使能输入。
示例16.根据示例12-15的系统，其中：所述第四晶体管的栅极端耦合到偏置；所述第五晶体管的栅极端耦合到数据输入；以及所述第六晶体管的栅极端耦合到使能输入。
示例17.根据示例12-16的系统，其中所述第七晶体管的栅极端耦合到数据输入；并且其中所述第八晶体管的栅极端耦合到偏置。
示例18.根据示例12-17的系统，所述第九晶体管的栅极端耦合到数据输入；所述第十晶体管的栅极端耦合到偏置；以及所述第十一晶体管的栅极端耦合到使能输入。
示例19.根据示例12-18的系统，其中所述N导电类型的晶体管堆叠经由所述电阻器件耦合到所述第一驱动器电路。
示例20.根据示例12-19的系统，其中所述第一驱动器电路包括DDR驱动器电路，并且所述第二驱动器电路包括LPDDR驱动器电路。
示例21.在一个示例中，提供了一种装置，包括：电源轨，所述电源轨用于提供电源；第一晶体管堆叠，包括：第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管串联耦合并具有第一公共节点，其中所述第一晶体管耦合到所述电源轨；以及第二晶体管堆叠，所述第二晶体管堆叠的导电类型与所述第一晶体管堆叠相反，其中所述第二晶体管堆叠包括：第三晶体管和第四晶体管，所述第三晶体管与所述第四晶体管串联耦合并具有第二公共节点，其中所述第三晶体管耦合到所述电源轨。
示例22.根据示例21的装置，包括第三晶体管堆叠，所述第三晶体管堆叠的导电类型与所述第一晶体管堆叠相反，其中所述第三晶体管堆叠包括：第五晶体管和第六晶体管，所述第五晶体管与所述第六晶体管串联耦合并具有第三公共节点，其中所述第三晶体管堆叠与所述第一晶体管堆叠串联耦合并具有第四公共节点和第五公共节点。
然而，上述实施例在这方面不受限制，并且在各种实施方式中，上述实施例可以包括仅采用这类特征的子集，采用这类特征的不同顺序，采用这类特征的不同组合和/或采用除了明确列出的那些特征之外的其他特征。因此，本发明的范围应参考所附权利要求书以及赋予此权利要求书的等同物的全部范围来确定。

Claims (20)

1.一种装置，包括：
第一电源轨，所述第一电源轨用于提供第一电源；
第二电源轨和第三电源轨，所述第二电源轨和所述第三电源轨用于提供第二电源和第三电源，其中所述第一电源高于所述第二电源和所述第三电源；
第一驱动器电路，所述第一驱动器电路耦合到所述第一电源轨和所述第二电源轨；
第二驱动器电路，所述第二驱动器电路耦合到所述第三电源轨，并通过电阻器器件耦合到所述第一驱动器电路；以及
N导电类型的晶体管堆叠，所述N导电类型的晶体管堆叠耦合到所述第一电源轨和所述第二驱动器电路。
2.根据权利要求1所述的装置，其中，所述第一驱动器电路包括：
第一晶体管堆叠，包括：
第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管串联耦合并具有第一公共节点，其中所述第一晶体管耦合到所述第一电源轨；以及
第三晶体管，所述第三晶体管耦合到所述第一公共节点，其中所述第三晶体管耦合到所述第二电源轨；以及
第二晶体管堆叠，所述第二晶体管堆叠的导电类型与所述第一晶体管堆叠相反，其中所述第二晶体管堆叠包括：
第四晶体管和第五晶体管，所述第四晶体管与所述第五晶体管串联耦合并具有第二公共节点，其中所述第二晶体管堆叠与所述第一晶体管堆叠串联耦合并具有第三公共节点；以及
第六晶体管，所述第六晶体管耦合到所述第二公共节点，其中所述第六晶体管耦合到所述第二电源轨。
3.根据权利要求1所述的装置，其中，所述第二驱动器电路包括：
第三晶体管堆叠，所述第三晶体管堆叠包括第七晶体管和第八晶体管，所述第七晶体管与所述第八晶体管串联耦合并具有第四公共节点，其中所述第七晶体管耦合到所述第三电源轨；以及
第四晶体管堆叠，所述第四晶体管堆叠的导电类型与所述第三晶体管堆叠相反，其中所述第四晶体管堆叠包括：
第九晶体管和第十晶体管，所述第九晶体管与所述第十晶体管串联耦合并具有第五公共节点，其中所述第四晶体管堆叠与所述第三晶体管堆叠串联耦合并具有第六公共节点；以及
第十一晶体管，所述第十一晶体管耦合到所述第六公共节点，其中所述第十一晶体管耦合到所述电阻器器件。
4.根据权利要求2所述的装置，其中：
所述第一晶体管的栅极端耦合到数据输入；
所述第二晶体管的栅极端耦合到第一偏置；以及
所述第三晶体管的栅极端耦合到第一使能输入。
5.根据权利要求2所述的装置，其中：
所述第四晶体管的栅极端耦合到第二偏置；
所述第五晶体管的栅极端耦合到第二数据输入；以及
所述第三晶体管的栅极端耦合到第二使能输入。
6.根据权利要求3所述的装置，其中：
所述第七晶体管的栅极端耦合到第三数据输入；以及
所述第八晶体管的栅极端耦合到第三偏置。
7.根据权利要求3所述的装置，其中：
所述第九晶体管的栅极端耦合到第四数据输入；
所述第十晶体管的栅极端耦合到第四偏置；以及
所述第十一晶体管的栅极端耦合到第三使能输入。
8.根据权利要求2所述的装置，其中，所述第一晶体管堆叠包括p型晶体管。
9.根据权利要求3所述的装置，其中，所述第三晶体管堆叠包括p型晶体管。
10.根据权利要求1所述的装置，其中，所述N导电类型的晶体管堆叠经由所述电阻器器件耦合到所述第一驱动器电路。
11.根据权利要求1至10中任一项所述的装置，其中，所述第一驱动器电路包括DDR驱动器电路，并且所述第二驱动器电路包括LPDDR驱动器电路。
12.一种系统，包括：
存储器；
处理器，所述处理器耦合到所述存储器，所述处理器包括根据权利要求1至11中任一项所述的装置；以及
无线接口，所述无线接口用于允许所述处理器与另一设备通信。
13.一种装置，包括：
电源轨，所述电源轨用于提供电源；
第一晶体管堆叠，包括：
第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管串联耦合并具有第一公共节点，其中所述第一晶体管耦合到所述第一电源轨；以及
第二晶体管堆叠，所述第二晶体管堆叠的导电类型与所述第一晶体管堆叠相反，其中所述第二晶体管堆叠包括：
第三晶体管和第四晶体管，所述第三晶体管与所述第四晶体管串联耦合并具有第二公共节点，其中所述第三晶体管耦合到所述电源轨。
14.根据权利要求13所述的装置，包括第三晶体管堆叠，所述第三晶体管堆叠的导电类型与所述第一晶体管堆叠相反，其中所述第三晶体管堆叠包括：
第五晶体管和第六晶体管，所述第五晶体管与所述第六晶体管串联耦合并具有第三公共节点，其中所述第三晶体管堆叠与所述第一晶体管堆叠串联耦合并具有第四公共节点和第五公共节点。
15.一种系统，包括：
存储器；
处理器，所述处理器耦合到所述存储器，所述处理器包括根据权利要求13至14中任一项所述的装置；以及
无线接口，所述无线接口用于允许所述处理器与另一设备通信。
16.一种方法，包括：
向第一电源轨提供第一电源；
分别向第二电源轨和第三电源轨提供第二电源和第三电源，其中所述第一电源高于所述第二电源和所述第三电源；
将第一驱动器电路耦合到所述第一电源轨和所述第二电源轨；
将第二驱动器电路耦合到所述第三电源轨；
经由电阻器器件将所述第二驱动器电路耦合到所述第一驱动器电路；以及
将N导电类型的晶体管堆叠耦合到所述第一电源轨和所述第二驱动器电路。
17.根据权利要求16所述的方法，其中，所述第一驱动器电路包括：
第一晶体管堆叠，包括：
第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管串联耦合并具有第一公共节点，其中所述第一晶体管耦合到所述第一电源轨；以及
第三晶体管，所述第三晶体管耦合到所述第一公共节点，其中所述第三晶体管耦合到所述第二电源轨；以及
第二晶体管堆叠，所述第二晶体管堆叠的导电类型与所述第一晶体管堆叠相反，其中所述第二晶体管堆叠包括：
第四晶体管和第五晶体管，所述第四晶体管与所述第五晶体管串联耦合并具有第二公共节点，其中所述第二晶体管堆叠与所述第一晶体管堆叠串联耦合并具有第三公共节点；以及
第六晶体管，所述第六晶体管耦合到所述第二公共节点，其中所述第六晶体管耦合到所述第二电源轨。
18.根据权利要求16所述的方法，其中，所述第二驱动器电路包括：
第三晶体管堆叠，所述第三晶体管堆叠包括第七晶体管和第八晶体管，所述第七晶体管与所述第八晶体管串联耦合并具有第四公共节点，其中所述第七晶体管耦合到所述第三电源轨。
19.根据权利要求17所述的方法，其中：
所述第一晶体管的栅极端耦合到数据输入。
所述第二晶体管的栅极端耦合到第一偏置；以及
所述第三晶体管的栅极端耦合到第一使能输入。
20.根据权利要求17所述的方法，其中：
所述第四晶体管的栅极端耦合到第二偏置；
所述第五晶体管的栅极端耦合到第二数据输入；以及
所述第三晶体管的栅极端耦合到第二使能输入。
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