KR100913959B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 내부전압 생성시 낭비되는 전류소모를 감소시킴으로써 저전력으로 동작하는 반도체 메모리 소자에 관한 것으로서, 액티브 커맨드가 활성화되는 것에 응답하여 그 활성화시점이 결정되고, 상기 액티브 커맨드가 비활성화되는 시점에서 제1시간 이후 비활성화되는 제1 인에이블 신호와 제2시간 - 상기 제1시간에 비해 김 - 이후 비활성화되는 제2 인에이블 신호를 생성하기 위한 인에이블 신호 생성부, 및 내부전압을 생성하되, 상기 제1 및 제2 인에이블 신호 중 어느 하나의 신호에 각각 응답하여 그 동작이 온/오프 제어되는 다수의 내부전압 생성부를 구비하는 반도체 메모리 소자를 제공한다.
내부전압, 구동력, 액티브 커맨드, 인에이블 신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 메모리 소자의 내부동작에 사용되는 내부전압을 생성하기 위한 회로에 관한 것이며, 내부전압 생성시 낭비되는 전류소모를 감소시킴으로써 저전력으로 동작하는 반도체 메모리 소자에 관한 발명이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전압레벨을 갖는 다수의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 다수의 내부전압을 자체적으로 공급하고 있다.
이러한, 다수의 내부전압을 생성하는 과정에는 일반적으로, 기준(Reference)전압레벨을 갖는 기준전압을 생성하는 과정과, 발생된 기준전압을 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등의 방식을 통해 내부전압을 생성하는 과정이 포함된다.
여기서, 차지 펌핑(charge pumping) 방식을 사용하여 생성하는 대표적인 내부전압으로는 승압전압(VPP)과 백 바이어스 전압(VBB)이 있고, 다운 컨버팅(down converting) 방식을 사용하여 생성하는 대표적인 내부전압으로는 코어전압(VCORE)이 있다.
간단히 설명하면, 승압전압(VPP)은 외부전원전압(VDD)보다 높은 전압레벨을 갖는 전압으로써, 셀을 액세스할 때 셀 트랜지스터의 게이트와 접속되어 있는 워드라인(word line)에 공급하여 셀 트랜지스터의 문턱전압(Threshold voltage : Vth)에 의해 발생하는 셀 데이터의 손실을 방지하기 위해 생성한다.
그리고, 백 바이어스 전압(VBB)은 외부접지전압(VSS)보다 낮은 전압레벨을 갖는 전압으로써, 셀 트랜지스터에 대한 바디 이펙트(body effect) 효과에 의해 셀 트랜지스터의 문턱전압(Vth)이 변화하는 것을 감소시켜 셀 트랜지스터 동작의 안전성을 높이고, 셀 트랜지스터에서 발생하는 채널 누설 전류(channel leakage current)를 감소시키기 위해 생성한다.
또한, 코어전압(VCORE)은 외부전원전압(VDD)보다 낮은 전압레벨을 갖고 접지전압(VSS)보다 높은 전압레벨을 갖는 전압으로써, 셀에 저장된 데이터의 전압레벨을 유지하는데 필요한 전력의 크기를 줄이고 셀 트랜지스터의 안정적인 동작을 위해 생성한다.
전술한 내부전압(VPP, VBB, VCORE)을 생성하는 내부전압 생성기는 반도체 메모리 소자의 동작 전압 영역 및 동작 범위 온도 내에서 일정 편차의 값을 갖고 동작하도록 설계된다.
도 1은 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로는, 반도체 메모리 소자의 동작에 대응된 액티브 커맨드(ACT)가 활성화되는 것에 응답하여 그 활성화시점이 결정되고, 액티브 커맨드(ACT)가 비활성화되는 시점에서 예정된 시간 이후 비활성화되는 인에이블 신호(CTRL)를 생성하기 위한 인에이블 신호 생성부(100)와, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE)변동에 상관없이 항상 일정한 레벨을 유지하는 기준전압(VREF)을 생성하기 위한 기준전압 발생부(140), 및 기준전압(VREF)에 대응된 예정된 타겟 레벨을 기준으로 내부전압(VINT)을 생성하되, 인에이블 신호(CTRL)에 응답하여 그 동작이 온/오프 제어되는 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)를 구비한다.
여기서, 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)는, 각각 기준전압(VREF)에 대응된 예정된 타겟 레벨을 기준으로 내부전압(VINT)단을 검출하되, 인에이블 신호(CTRL)에 응답하여 그 동작이 온/오프 제어되는 내부전압 검출부(122A, 122B, 122C, 122D, 122E), 및 내부전압 검출부(122A, 122B, 122C, 122D, 122E)의 출력신호(VINT_DET0, VINT_DET1, VINT_DET2, VINT_DET3, VINT_DET4)에 응답하여 기준전압(VREF)에 대응된 예정된 타겟 레벨에 대응하는 전압레벨로 내부전압(VINT)단을 구동하기 위한 전압구동부(124A, 124B, 124C, 124D, 124E)를 구비한다.
전술한 바와 같은 과정을 통해 생성된 내부전압(VINT)은 반도체 메모리 소자의 내부회로(160)로 입력되어 예정된 내부동작을 수행하는데 사용된다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부를 상세히 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부(100)는, 액티브 커맨드(ACT)를 입력받아 출력(D1)하기 위한 제1인버터(INT1)와, 액티브 커맨드를 입력받아 예정된 시간만큼 지연하여 출력하기 위한 지연소자와, 지연소자의 출력신호를 입력받아 출력(D2)하기 위한 제2인버터(INT2), 및 제1인버터(INT1)와 제2인버터(INT2)의 출력신호를 입력받아 인에이블 신호(CTRL)로서 출력하기 위한 낸드게이트(NAND)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
도 3은 도 1에 도시된 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 종래기술에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부(100)는, 액티브 커맨드(ACT)가 활성화되어 입력되는 것에 응답하여 제1인버터(INT1)의 출력신호(D1)가 비활성화된다(①).
또한, 제1인버터(INT1)의 출력신호(D1)가 비활성화되는 것에 응답하여 인에이블 신호(CTRL)가 활성화된다(②).
그리고, 제1인버터(INT1)의 출력신호(D1)가 비활성화되고 예정된 시간이 지난 후에 제2인버터(INT2)의 출력신호(D2)가 비활성화된다(③).
그 후, 액티브 커맨드(ACT)가 비활성화되는 것에 응답하여 제1인버터(INT1)의 출력신호(D1)가 활성화되지만, 제2인버터(INT2)의 출력신호(D2)가 계속 비활성화 상태를 유지하고 있으므로 인에이블 신호(CTRL)는 계속 활성화상태를 유지하고 있는다(④).
그리고, 제1인버터(INT1)의 출력신호(D1)가 활성화되고 예정된 시간이 지난 후에 제2인버터(INT2)의 출력신호(D2)가 활성화되고(⑤), 제2인버터(INT2)의 출력신호(D2)가 활성화되는 것에 응답하여 인에이블 신호(CTRL)가 비활성화된다(⑥).
즉, 종래기술에 따른 인에이블 신호 생성부(100)는, 입력되는 액티브 커맨드(ACT)가 활성화구간을 유지하는 시간보다 예정된 시간만큼 더 긴 활성화구간을 갖는 인에이블 신호(CTRL)를 생성한다.
한편, 일반적으로 반도체 메모리 소자에서 액티브 커맨드(ACT)가 활성화되는 시점이 의미하는 것은 반도체 메모리 소자에서 데이터를 입/출력하는 동작이 시작 되는 시점을 의미한다.
그리고, 도면에는 도시되지 않았지만, 액티브 커맨드(ACT)와 반대되는 개념으로 프리차지 커맨드(precharge : PCG)가 있다. 즉, 액티브 커맨드(ACT)가 활성화될 때 프리차지 커맨드(PCG)는 비활성화되고, 액티브 커맨드(ACT)가 비활성화될 때 프리차지 커맨드(PCG)는 활성화된다.
따라서, 액티브 커맨드(ACT)가 활성화되는 시점이 반도체 메모리 소자의 데이터 입/출력 시점이므로, 프리차지 커맨드(PCG)가 활성화되는 시점은 반도체 메모리 소자의 데이터 입/출력 동작이 종료되는 시점이다.
그런데, 전술한 종래기술에 따른 인에이블 신호 생성부(100)에서는, 인에이블 신호(CTRL)가 액티브 커맨드(ACT)에 응답하여 활성화되지만, 액티브 커맨드(ACT)가 비활성화되는 것에 응답하여 비활성화되지 않고 예정된 시간이 더 흐른 후에 비활성화된다.
이때, 인에이블 신호(CTRL)는 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)가 동작하는 것을 온/오프 제어함으로써 내부전압(VIINT)을 생성하는 것을 제어하는 역활이다.
따라서, 인에이블 신호(CTRL)가 활성화되면 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)가 모두 동작하여 내부전압(VIINT)단의 레벨을 상승시키고, 인에이블 신호(CTRL)가 비활성화되면 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)가 모두 동작하지 않아서 내부전압(VIINT)의 레벨이 하강한다.
즉, 액티브 커맨드(ACT)가 활성화되는 구간에서 내부전압(VIINT)을 생성함으 로써 반도체 메모리 소자에서 데이터를 입/출력하는 동작이 정상적으로 수행되도록 하는 것은 당연하다.
하지만, 액티브 커맨드(ACT)가 비활성화되고 프리차지 커맨드(PCG)가 활성화되어 반도체 메모리 소자에서 데이터를 입/출력하는 동작이 종료되었는데도 예정된 시간 동안 내부전압(VIINT)을 생성하는 것은 당연해 보이지 않는다.
이렇게, 종래기술에 따른 반도체 메모리 소자에서 액티브 커맨드(ACT)가 비활성화되었는데도 예정된 시간 동안 내부전압(VINT)을 생성하는 이유는, 내부전압(VINT)이 반도체 메모리 소자에서 데이터를 입/출력하는 동작에서 주로 사용되는 것은 사실이지만, 데이터를 입/출력하는 동작이 종료된 후에 프리차지 커맨드(PCG)에 응답하여 데이터의 입/출력 동작이 아예 없었던 반도체 메모리 소자의 초기상태처럼 돌아가기 위해서도 상대적으로 매우 적은 양이긴 하지만 내부전압(VINT)이 필요하기 때문이다.
예컨대, 반도체 메모리 소자에서 데이터를 입/출력하는 동작으로 인해 내부전압(VINT)단의 레벨이 예정된 레벨보다 더 낮은 상태인데, 데이터를 입/출력하는 동작이 종료되었다고 바로 내부전압(VINT)단의 레벨을 상승시키는 동작을 종료하게되면, 나중에 다시 데이터를 입/출력하는 동작을 수행할 때 정상적으로 데이터 입/출력을 하지 못할 수도 있다. 따라서, 반도체 메모리 소자에서 데이터를 입/출력하는 동작이 종료된 후에도 반도체 메모리 소자를 초기상태로 되돌리기 위해서는 예정된 시간 동안 내부전압(VINT)을 생성해야 한다.
전술한 이유 때문에 종래기술에 따른 반도체 메모리 소자에서는, 액티브 커 맨드(ACT)에 직접 응답하여 내부전압(VINT)을 생성하지 않고, 인에이블 신호(CTRL)를 사용하여 내부전압(VINT)을 생성하였는데, 그 구성을 살펴보면, 다음과 같은 문제가 발생할 수 있다.
먼저, 도 1에 도시된 바와 같이 내부전압(VINT)을 생성하기 위한 회로는 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)를 구비하여 병렬적으로 내부전압(VINT)단을 구동함으로써, 내부전압(VINT)을 생성하기 위한 회로가 반도체 메모리 소자에서 차지하는 면적으로 상대적으로 줄이고 그 구동력은 상대적으로 크게하는 방법을 사용한다.
따라서, 반도체 메모리 소자에서 내부전압(VINT)을 가장 많이 사용하는 경우에도 도면에 도시된 바와 같은 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)가 모두 동작하게 되면 정상적인 반도체 메모리 소자의 동작이 가능한 구동력이 된다. 즉, 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)가 모두 동작하게 되면 그 구동력이 상대적으로 매우 큰 편이다. 동시에, 전류소모 또한 상대적으로 매우 큰 편이다.
그런데, 액티브 커맨드(ACT)가 비활성화되고 프리차지 커맨드(PCG)가 활성화되는 상태는, 전술한 바와 같이 반도체 메모리 소자에서 데이터의 입/출력 동작이 종료된 상태로서 내부전압(VINT)의 사용량이 상대적으로 매우 적은 상태이다.
그럼에도 불구하고, 종래기술에 따른 반도체 메모리 소자에서는 예정된 시간동안 다수의 내부전압 생성부(120A, 120B, 120C, 120D, 120E)를 모두 동작시켜서 최대 구동력으로 내부전압(VINT)을 생성한다. 즉, 실제적으로 그 구동력이 그리 크 지 않아도 되는 상황에서 아주 큰 구동력으로 내부전압(VINT)을 생성한다.
구동력의 크기가 곧 전류가 소모되는 크기라는 것을 생각하면 상황에 맞지 않게 큰 구동력을 사용하는 것은, 그만큼 전류가 낭비되는 문제가 발생한다는 것과 같다.
물론, 추가적으로 내부전압(VINT)을 생성하기 위한 예정된 시간을 적절히 조절하면 낭비되는 전류의 크기를 줄일 수 있겠지만, 전류가 낭비되는 문제가 발생한다는 사실에는 변함이 없다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 내부전압을 생성하기 위한 회로에서 내부전압(VINT)단을 구동하기 위한 구동력의 크기를 여러 단계로 제어함으로써, 내부전압을 생성할 때 낭비되는 전류가 없도록 하여 저전력으로 동작가능한 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 액티브 커맨드가 활성화되는 것에 응답하여 그 활성화시점이 결정되고, 상기 액티브 커맨드가 비활성화되는 시점에서 제1시간 이후 비활성화되는 제1 인에이블 신호와 제2시간 - 상기 제1시간에 비해 김 - 이후 비활성화되는 제2 인에이블 신호를 생성하기 위한 인에이블 신호 생성수단; 및 내부전압을 생성하되, 상기 제1 및 제2 인에이블 신호 중 어느 하나의 신호에 각각 응답하여 그 동작이 온/오프 제어되는 다수의 내부전압 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 각각의 예정된 구동력으로 내부전압단을 구동함으로써 내부전압을 생성하기 위한 다수의 내부전압 생성수단을 구비하는 반도체 메모리 소자에 있어서, 액티브 커맨드가 활성화되는 것에 응답하여 제1 및 제2 인에이블 신호의 활성화시점을 결정하는 단계; 액티브 커맨드가 비활성화되는 시점에서 제1시간 이후 상기 제1 인에이블 신호를 비활성화시키고, 제2시간 - 상기 제1시간에 비해 김 - 이후 상기 제2 인에이블 신호를 비활성화시키는 단계; 및 상기 다수의 내부전압 생성수단 중 제1그룹에 속하는 내부전압 생성수단의 동작을 상기 제1 인에이블 신호에 응답하여 온/오프 제어하고, 제2그룹에 속하는 내부전압 생성수단 - 상기 제1그룹에 속하는 내부전압 생성수단과 겹치지 않음 - 의 동작을 상기 제2 인에이블 신호에 응답하여 온/오프 제어하는 단계를 구비하는 반도체 메모리 소자의 동작방법을 제공한다.
전술한 본 발명은, 액티브 커맨드(ACT)에 대응하여 생성되는 다수의 인에이블 신호(CTRL1, CTRL2)를 사용하여 반도체 메모리 소자의 내부전압(VINT)을 생성하기 위한 회로의 동작을 제어함으로써, 액티브 커맨드(ACT)가 비활성화된 이후에 구동력의 크기를 여러 단계로 나누어서 내부전압(VINT)단을 구동할 수 있는 효과가 있다.
이로 인해, 반도체 메모리 소자에서 데이터 입/출력 동작이 종료된 이후에 생성된 내부전압(VINT)으로 인해 발생하는 전류의 낭비를 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로는, 반도체 메모리 소자의 동작에 대응된 액티브 커맨드(ACT)가 활성화되는 것에 응답하여 그 활성화시점이 결정되고, 액티브 커맨드(ACT)가 비활성화되는 시점에서 제1시간 이후 비활성화되는 제1 인에이블 신호(CTRL1)와 제2시간 - 상기 제1시간에 비해 김 - 이후 비활성화되는 제2 인에이블 신호(CTRL2)를 생성하기 위한 인에이블 신호 생성부(400)와, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE)변동에 상관없이 항상 일정한 레벨을 유지하는 기준전압(VREF)을 생성하기 위한 기준전압 발생부(440), 및 기준전압(VREF)에 대응된 예정된 타겟 레벨을 기준으로 내부전압(VINT)을 생성하되, 제1 인에이블 신호(CTRL1) 및 제2 인에이블 신호(CTRL2) 중 어느 하나의 신호에 각각 응답하여 그 동작이 온/오프 제어되는 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E)를 구비한다.
여기서, 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E)는, 각각 기준전압(VREF)에 대응된 예정된 타겟 레벨을 기준으로 내부전압(VINT)단을 검출하 되, 제1 인에이블 신호(CTRL1) 및 제2 인에이블 신호(CTRL2) 중 어느 하나의 신호에 응답하여 그 동작이 온/오프 제어되는 내부전압 검출부(422A, 422B, 422C, 422D, 422E), 및 내부전압 검출부(422A, 422B, 422C, 422D, 422E)의 출력신호(VINT_DET0, VINT_DET1, VINT_DET2, VINT_DET3, VINT_DET4)에 응답하여 기준저압(VREF)에 대응된 예정된 타겟 레벨에 대응하는 전압레벨로 내부전압(VINT)단을 구동하기 위한 전압구동부(424A, 424B, 424C, 424D, 424E)를 구비한다.
전술한 바와 같은 과정을 통해 생성된 내부전압(VINT)은 반도체 메모리 소자의 내부회로(460)로 입력되어 예정된 내부동작을 수행하는데 사용된다.
도 5는 도 4에 도시된 본 발명의 실시예에 다른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부(400)는, 액티브 커맨드(ACT)에 대응하여 제1펄스 폭을 갖는 제1 인에이블 신호(CTRL1)를 출력하기 위한 제1 인에이블 신호 출력부(402), 및 액티브 커맨드(ACT)에 응답하여 제2 펄스 폭 - 제1펄스 폭에 비해 김 - 을 갖는 제2 인에이블 신호(CTRL2)를 출력하기 위한 제2 인에이블 신호 출력부(404)를 구비한다.
여기서, 제1 인에이블 신호 출력부(402)는, 액티브 커맨드(ACT)를 입력받아 출력(D1)하기 위한 제1인버터(INT1)와, 액티브 커맨드(ACT)를 입력받아 제1시간만 큼 지연하여 출력하기 위한 제1지연소자와, 제1지연소자의 출력신호를 입력받아 출력(D2)하기 위한 제2인버터(INT2), 및 제1인버터(INT1)의 출력신호(D1)와 제2인버터(INT2)의 출력(D2)신호를 입력받아 제1 인에이블 신호(CTRL1)로서 출력하기 위한 제1낸드게이트(NAND1)를 구비한다.
그리고, 제2 인에이블 신호 출력부(404)는, 액티브 커맨드(ACT)를 입력받아 출력(D3)하기 위한 제3인버터(INT3)와, 액티브 커맨드(ACT)를 입력받아 제2시간만큼 지연하여 출력하기 위한 제2지연소자와, 제2지연소자의 출력신호를 입력받아 출력(D4)하기 위한 제4인버터(INT4), 및 제3인버터(INT1)의 출력신호와 제4인버터(INT4)의 출력신호(D2)를 입력받아 제2 인에이블 신호(CTRL2)로서 출력하기 위한 제2낸드게이트(NAND2)를 구비한다.
도 6은 도 1에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 내부전압 생성부를 상세히 도시한 회로도이다.
먼저, 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로의 구성요소 중 내부전압 생성부(420A, 420B, 420C, 420D, 420E : 420)는 실제로 생성되는 내부전압이 어떠한 전압인지에 따라 세부적인 회로가 달라질 수 있다. 예컨대, 차지 펌핑 방식을 사용하는 펌핑전압(VPP)과 다운 컨버팅 방식을 사용하는 코어전압(VCORE)은 그 세부적인 회로가 완전히 다르다. 하지만, 그 생성원리는 동일하므로 여기에서는, 그 세부회로가 좀 더 간단한 편인 다운 컨버팅 방식을 사용하는 코어전압(VCORE)을 예를 들어 설명하도록 하겠다. 즉, 도 6에 도시된 내부전압 생성부(420)는 일반적인 반도체 메모리 소자에서 코어전압(VCORE)을 생성하는 회로와 그 구성이 유사하다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로의 구성요소 중 내부전압 생성부(420A, 420B, 420C, 420D, 420E : 420)는, 전술한 바와 같이 전압검출부(422A, 422B, 422C, 422D, 422E : 422)와 전압구동부(424A, 424B, 424C, 424D, 424E : 424)로 나누어진다.
그 중, 전압검출부(422)는, 내부전압(VINT)단의 레벨을 예정된 비율로 분배하여 분배전압(DIV_VOL)을 생성하기 위한 전압분배부(4224), 및 예정된 타겟 레벨에 대응하는 기준전압(VREF)과 분배전압(DIV_VOL)의 레벨을 비교하고, 그 결과에 따라 비교전압(VINT_DET0, VINT_DET1, VINT_DET2, VINT_DET3, VINT_DET4 : VINT_DET#)을 생성하되, 바이어스 입력되는 제1 인에이블 신호(CTRL1) 및 제2 인에이블 신호(CTRL2) 중 어느 하나의 신호에 응답하여 그 동작이 온/오프 제어되는 전압비교부(4222)를 구비한다.
여기서, 전압검출부(422)의 구성요소 중 전압분배부(4224)는, 내부전압(VINT)단과 접지전압(VSS)단 사이에 직렬로 접속된 제1저항(R1) 및 제2저항(R2)을 구비하고, 제1저항(R1)과 제2저항(R2)의 접속노드에서 분배전압(DIV_VOL)을 출력한다.
그리고, 전압검출부(422)의 구성요소 중 전압비교부(422)는, 게이트를 통해 인가받은 분배전압(DIV_VOL)의 레벨에 대응하여 드레인-소스 접속된 드라이빙노 드(ZN)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가되는 기준전압(VREF)의 레벨에 대응하여 드레인-소스 접속된 출력노드(OUN)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 드라이빙노드(ZN)와 출력노드(OUN) 사이에 전류미러(current mirror) 형태로 접속되어 드라이빙노드(ZN)와 출력노드(OUN)에 공급되는 전류의 크기가 서로 같아지도록 제어하는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2), 및 게이트를 통해 인가받은 제1 인에이블 신호(CTRL1) 및 제2 인에이블 신호(CTRL2) 중 어느 하나의 신호에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.
또한, 전압구동부(424)는, 게이트를 통해 인가받은 비교전압(VINT_DET#)에 응답하여 소스-드레인 접속된 전원전압(VSS)단과 내부전압(VINT)단 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터(P3)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
도 7는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부(400)는, 액티브 커맨드(ACT)가 활성화되어 입력되는 것에 응답하여 제1인버터(INT1)의 출력신호(D1)와 제3인버터(INT3)의 출력신호(D3)가 비활성화된다(①).
또한, 제1인버터(INT1)의 출력신호(D1)가 비활성화되는 것에 응답하여 제1 인에이블 신호(CTRL1)가 비활성화되고, 제3인버터(INT3)의 출력신호(D3)가 비활성화되는 것에 응답하여 제2 인에이블 신호(CTRL2)가 비활성화된다(②).
그리고, 제1인버터(INT1)의 출력신호(D1)가 비활성화된 후 제1시간이 지난 후에 제2인버터(INT2)의 출력신호(D2)가 비활성화된다(③).
마찬가지로, 제3인버터(INT3)의 출력신호(D3)가 비활성화된 후 제2시간이 지난 후에 제4인버터(INT4)의 출력신호(D4)가 비활성화된다.(④)
이때, 제2인버터(INT2)의 출력신호(D2)가 비활성화되는 시점이 제4인버터(INT4)의 출력신호(D4)가 비활성화되는 시점보다 빠르다는 것을 알 수 있다. 즉, 제1시간이 제2시간보다 짧다.
그 후, 액티브 커맨드(ACT)가 비활성화되는 것에 응답하여 제1인버터(INT1)의 출력신호(D1)가 활성화되지만, 제2인버터(INT2)의 출력신호(D2)가 비활성화된 상태를 유지하고 있으므로 제1 인에이블 신호(CTRL1)는 활성화상태를 유지하고 있는다(④).
그리고, 제1인버터(INT1)의 출력신호(D1)가 활성화되고 제1시간이 지난 후에 제2인버터(INT2)의 출력신호(D2)가 활성화되고(⑤), 제2인버터(INT2)의 출력신 호(D2)가 활성화되는 것에 응답하여 제1 인에이블 신호(CTRL1)가 활성화된다(⑥).
마찬가지로, 액티브 커맨드(ACT)가 비활성화되는 것에 응답하여 제3인버터(INT3)의 출력신호(D3)가 활성화되지만, 제4인버터(INT4)의 출력신호(D4)가 비활성화된 상태를 유지하고 있으므로 제2 인에이블 신호(CTRL2)는 활성화상태를 유지하고 있는다(④).
그리고, 제3인버터(INT3)의 출력신호(D3)가 활성화되고 제2시간이 지난 후에 제4인버터(INT4)의 출력신호(D4)가 활성화되고(⑦), 제4인버터(INT4)의 출력신호(D4)가 활성화되는 것에 응답하여 제2 인에이블 신호(CTRL2)가 활성화된다(⑧).
즉, 본 발명의 실시예에 따른 인에이블 신호 생성부(400)는, 입력되는 액티브 커맨드(ACT)가 활성화구간을 유지하는 시간보다 제1시간 - 제2시간 보다 상대적으로 짧은 시간 - 만큼 더 긴 활성화구간을 갖는 제1 인에이블 신호(CTRL1)를 생성하고, 입력되는 액티브 커맨드(ACT)가 활성화구간을 유지하는 시간보다 제2시간 - 제1시간 보다 상대적으로 긴 시간 - 만큼 더 긴 활성화구간을 갖는 제2 인에이블 신호(CTRL2)를 생성한다.
이때, 제1 인에이블 신호(CTRL1)는 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E) 중 제0 내지 제3 내부전압 생성부(420A, 420B, 420C, 420D)가 동작하는 것을 온/오프 제어하고, 제2 인에이블 신호(CTRL2)는 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E) 중 제4 내부전압 생성부(420E)가 동작하는 것을 온/오프 제어함으로써 내부전압(VINT)을 생성하는 것을 제어하는 역활이다.
따라서, 액티브 커맨드(ACT)의 활성화구간 및 비활성화된 후 제1시간이 흐를 때까지는, 제1 인에이블 신호(CTRL1) 및 제2 인에이블 신호(CTRL2)가 모두 활성화되어 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E)를 모두 동작시킴으로써 최대 구동력으로 내부전압(VINT)단을 구동한다.
하지만, 액티브 커맨드(ACT)이 비활성화된 후 제1시간이 지난 이후부터 비활성화된 후 제2시간이 지날 때까지는 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E) 중 제4 내부전압 생성부(420E)만 동작하여 상대적으로 매우 작은 구동력으로 내부전압(VINT)단을 구동한다.
그리고, 액티브 커맨드(ACT)이 비활성화된 후 제2시간이 지난 이후에는 다수의 내부전압 생성부(420A, 420B, 420C, 420D, 420E)가 모두 동작하지 않아서 내부전압(VINT)단을 구동하지 않는다.
이렇게, 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압(VINT)을 생성하기 위한 회로는, 액티브 커맨드(ACT)에 응답하여 다수의 인에이블 신호(CTRL1, CTRL2)를 생성함으로써, 액티브 커맨드(ACT)가 비활성화된 후에 단계적으로 변화하는 구동력으로 내부전압(VINT)단을 구동할 수 있다.
즉, 종래기술에서 반도체 메모리 소자에서 데이터를 입/출력하는 동작이 종료된 이후에 계속 내부전압(VINT)이 생성되어야 하는 예정된 시간 동안 내부전압(VINT)단을 최대 구동력으로 계속 구동함으로써 필요없이 낭비하는 전류가 발생하였다면, 본 발명의 실시예에서는 반도체 메모리 소자에서 데이터를 입/출력하는 동작이 종료된 이후에 계속 내부전압(VINT)이 생성되어야 하는 예정된 시간을 여러 단계로 나누어 내부전압(VINT)단을 초기에는 상대적으로 큰 구동력으로 구동하다가 나중에는 상대적으로 작은 구동력으로 구동함으로써 필요없이 낭비되던 전류를 방지할 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 액티브 커맨드(ACT)에 대응하여 생성되는 다수의 인에이블 신호(CTRL1, CTRL2)를 사용하여 반도체 메모리 소자의 내부전압(VINT)을 생성하기 위한 회로의 동작을 제어함으로써, 액티브 커맨드(ACT)가 비활성화된 이후에 구동력의 크기를 여러 단계로 나누어서 내부전압(VINT)단을 구동할 수 있다. 이로 인해, 반도체 메모리 소자에서 데이터 입/출력 동작이 종료된 이후에 생성된 내부전압(VINT)으로 인해 발생하는 전류의 낭비를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 본 발명에서는, 2개의 인에이블 신호(CTRL1, CTRL2)를 사용하여 내부전압(VINT)단을 구동하는 방법을 사용하였는데, 이는 설명의 편의를 위한 것으로서, 본 발명은 더 많은 개수의 인에이블 신호를 사용하여 내부전압(VINT)단을 구동하는 경우도 포함된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 종래기술에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 다른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부를 상세히 도시한 회로도.
도 6은 도 1에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 내부전압 생성부를 상세히 도시한 회로도.
도 7는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자에서 내부전압을 생성하기 위한 회로의 구성요소 중 인에이블 신호 생성부에서 입/출력되는 신호의 파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 400 : 인에이블 신호 생성부
140, 440 : 기준전압 발생회로 120, 420 : 내부전압 생성부
160, 460 : 내부회로

Claims (16)

  1. 액티브 커맨드가 활성화되는 것에 응답하여 그 활성화시점이 결정되고, 상기 액티브 커맨드가 비활성화되는 시점에서 제1시간 이후 비활성화되는 제1 인에이블 신호와 제2시간 - 상기 제1시간에 비해 김 - 이후 비활성화되는 제2 인에이블 신호를 생성하기 위한 인에이블 신호 생성수단; 및
    내부전압을 생성하되, 상기 제1 및 제2 인에이블 신호 중 어느 하나의 신호에 각각 응답하여 그 동작이 온/오프 제어되는 다수의 내부전압 생성수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 내부전압 생성수단은,
    예정된 타겟 레벨을 기준으로 내부전압단을 검출하되, 상기 제1 및 제2 인에이블 신호 중 어느 하나의 신호에 응답하여 그 동작이 온/오프 제어되는 전압검출부; 및
    상기 전압검출부의 출력신호에 응답하여 상기 예정된 타겟 레벨에 대응하는 전압레벨로 상기 내부전압단을 구동하기 위한 전압구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 전압검출부는,
    상기 내부전압단의 레벨을 예정된 비율로 분배하여 분배전압을 생성하기 위한 전압분배부; 및
    상기 예정된 타겟 레벨에 대응하는 기준전압과 상기 분배전압의 레벨을 비교하고, 그 결과에 따라 비교전압을 생성하되, 바이어스 입력되는 상기 제1 및 제2 인에이블 신호 중 어느 하나의 신호에 응답하여 그 동작이 온/오프 제어되는 전압비교부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 전압분배부는,
    상기 내부전압단과 접지전압단 사이에 직렬로 접속된 제1 및 제2저항을 구비하고, 상기 제1저항과 상기 제2저항의 접속노드에서 상기 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 전압비교부는,
    게이트를 통해 인가받은 상기 분배전압의 레벨에 대응하여 드레인-소스 접속된 드라이빙노드와 공통노드 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터;
    게이트를 통해 인가되는 상기 기준전압의 레벨에 대응하여 드레인-소스 접속된 출력노드와 상기 공통노드 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터;
    상기 드라이빙노드와 상기 출력노드 사이에 전류미러 형태로 접속되어 상기 드라이빙노드와 상기 출력노드에 공급되는 전류의 크기가 서로 같아지도록 제어하는 제1 및 제2 PMOS 트랜지스터; 및
    게이트를 통해 인가받은 상기 제1 및 제2 인에이블 신호 중 어느 하나의 신호에 응답하여 드레인-소스 접속된 상기 공통노드와 접지전압단이 연결되는 것을 제어하기 위한 제3NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 전압구동부는,
    게이트를 통해 인가받은 상기 비교전압에 응답하여 소스-드레인 접속된 전원전압단과 상기 내부전압단 사이에 흐르는 전류의 크기를 조절하기 위한 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 인에이블 신호 생성수단은,
    상기 액티브 커맨드가 활성화되는 시점에서 예정된 제3시간 후에 상기 제1 및 제2 인에이블 신호를 동시에 활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 인에이블 신호 생성수단은,
    상기 액티브 커맨드가 활성화되는 시점에서 상기 제1 및 제2 인에이블 신호를 동시에 활성화시키는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 인에이블 신호 생성수단은,
    상기 액티브 커맨드에 대응하여 제1펄스 폭을 갖는 상기 제1 인에이블 신호를 출력하기 위한 제1 인에이블 신호 출력부; 및
    상기 액티브 커맨드에 대응하여 제2펄스 폭 - 상기 제1펄스 폭에 비해 김 - 을 갖는 상기 제2 인에이블 신호를 출력하기 위한 제2 인에이블 신호 출력부를 구 비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 인에이블 신호 출력부는,
    상기 액티브 커맨드를 입력받아 출력하기 위한 제1인버터;
    상기 액티브 커맨드를 입력받아 상기 제1시간만큼 지연하여 출력하기 위한 제1지연소자;
    상기 제1지연소자의 출력신호를 입력받아 출력하기 위한 제2인버터; 및
    상기 제1인버터의 출력신호와 상기 제2인버터의 출력신호를 입력받아 상기 제1 인에이블 신호로서 출력하기 위한 제1낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 제2 인에이블 신호 출력부는,
    상기 액티브 커맨드를 입력받아 출력하기 위한 제3인버터;
    상기 액티브 커맨드를 입력받아 상기 제2시간만큼 지연하여 출력하기 위한 제2지연소자;
    상기 제2지연소자의 출력신호를 입력받아 출력하기 위한 제4인버터; 및
    상기 제3인버터의 출력신호와 상기 제4인버터의 출력신호를 입력받아 상기 제2 인에이블 신호로서 출력하기 위한 제2낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 각각의 예정된 구동력으로 내부전압단을 구동함으로써 내부전압을 생성하기 위한 다수의 내부전압 생성수단을 구비하는 반도체 메모리 소자에 있어서,
    액티브 커맨드가 활성화되는 것에 응답하여 제1 및 제2 인에이블 신호의 활성화시점을 결정하는 단계;
    액티브 커맨드가 비활성화되는 시점에서 제1시간 이후 상기 제1 인에이블 신호를 비활성화시키고, 제2시간 - 상기 제1시간에 비해 김 - 이후 상기 제2 인에이블 신호를 비활성화시키는 단계; 및
    상기 다수의 내부전압 생성수단 중 제1그룹에 속하는 내부전압 생성수단의 동작을 상기 제1 인에이블 신호에 응답하여 온/오프 제어하고, 제2그룹에 속하는 내부전압 생성수단 - 상기 제1그룹에 속하는 내부전압 생성수단과 겹치지 않음 - 의 동작을 상기 제2 인에이블 신호에 응답하여 온/오프 제어하는 단계
    를 구비하는 반도체 메모리 소자의 동작방법.
  13. 제12항에 있어서,
    상기 활성화시점을 결정하는 단계는,
    상기 액티브 커맨드가 활성화되는 시점에서 예정된 제3시간 후에 상기 제1 및 제2 인에이블 신호를 동시에 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  14. 제12항에 있어서,
    상기 활성화시점을 결정하는 단계는,
    상기 액티브 커맨드가 활성화되는 시점에서 상기 제1 및 제2 인에이블 신호를 동시에 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  15. 제13항 또는 제14항 중 어느 하나의 항에 있어서,
    상기 비활성화시키는 단계는,
    상기 액티브 커맨드에 대응하여 제1펄스 폭을 갖는 상기 제1 인에이블 신호를 출력하는 단계; 및
    상기 액티브 커맨드에 대응하여 제2펄스 폭 - 상기 제1펄스 폭에 비해 김 - 을 갖는 상기 제2 인에이블 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  16. 제12항에 있어서,
    상기 제어하는 단계는,
    상기 제1 및 제2 인에이블 신호가 모두 활성화되는 구간에서 상기 다수의 내부전압 생성수단이 모두 동작하는 단계;
    상기 제1 인에이블 신호가 비활성화되고, 상기 제2 인에이블 신호가 활성화되는 구간에서 상기 제1그룹에 속한 내부전압 생성수단은 동작하지 않고, 상기 제2 그룹에 속한 내부전압 생성수단은 동작하는 단계; 및
    상기 제1 및 제2 인에이블 신호가 모두 비활성화되는 구간에서 상기 다수의 내부전압 생성수단이 모두 동작하지 않는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
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