JPH10172280A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10172280A JPH10172280A JP8325267A JP32526796A JPH10172280A JP H10172280 A JPH10172280 A JP H10172280A JP 8325267 A JP8325267 A JP 8325267A JP 32526796 A JP32526796 A JP 32526796A JP H10172280 A JPH10172280 A JP H10172280A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】
【課題】ＤＲＡＭの内部降圧電圧を安定して供給するこ
とにより外部入力信号のレベルを正確に認識させる。 【解決手段】外部電圧供給ノードと第１の降圧出力ノー
ド１１ａとの間にドレイン・ソース間が接続され、ゲー
トに外部電圧よりも高い制御電圧が印加される第１のＮ
ＭＯＳトランジスタＮ１と、第１の降圧電圧が動作電圧
として供給される第１の回路２１と、外部電圧供給ノー
ドと第２の降圧出力ノード１２ａとの間にソース・ドレ
イン間が接続され、ゲートに制御電圧が印加され、第１
のＮＭＯＳトランジスタとは駆動能力が異なり、第２の
降圧出力ノードが第１の降圧出力ノードから分離された
第２のＮＭＯＳトランジスタＮ２と、第２の降圧出力ノ
ードから第２の降圧電圧が動作電圧として供給される第
２の回路２２とを具備する。
とにより外部入力信号のレベルを正確に認識させる。 【解決手段】外部電圧供給ノードと第１の降圧出力ノー
ド１１ａとの間にドレイン・ソース間が接続され、ゲー
トに外部電圧よりも高い制御電圧が印加される第１のＮ
ＭＯＳトランジスタＮ１と、第１の降圧電圧が動作電圧
として供給される第１の回路２１と、外部電圧供給ノー
ドと第２の降圧出力ノード１２ａとの間にソース・ドレ
イン間が接続され、ゲートに制御電圧が印加され、第１
のＮＭＯＳトランジスタとは駆動能力が異なり、第２の
降圧出力ノードが第１の降圧出力ノードから分離された
第２のＮＭＯＳトランジスタＮ２と、第２の降圧出力ノ
ードから第２の降圧電圧が動作電圧として供給される第
２の回路２２とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に半導体チップ内部で外部印加電圧よりも低い
内部電位を発生する内部電圧発生回路を有し、その内部
電圧を半導体チップの動作電圧として使用する大規模集
積回路（ＬＳＩ）に関するもので、例えばダイナミック
型ランダムアクセスメモリ（ＤＲＡＭ）などに使用され
る。
係り、特に半導体チップ内部で外部印加電圧よりも低い
内部電位を発生する内部電圧発生回路を有し、その内部
電圧を半導体チップの動作電圧として使用する大規模集
積回路（ＬＳＩ）に関するもので、例えばダイナミック
型ランダムアクセスメモリ（ＤＲＡＭ）などに使用され
る。
【０００２】
【従来の技術】ＬＳＩの低消費電力の要求に伴い、回路
寸法の最適化やロジックの検討などが行われ続けてお
り、ＤＲＡＭの分野においては、１６ＭＤＲＡＭの世代
で半導体チップ上に降圧回路（外部印加電圧から外部印
加電圧よりも低い電圧を発生する回路）を設け、この降
圧回路の出力電圧を半導体チップの動作電圧として使用
するようになった。このように半導体チップを低電圧で
動作させることで、回路の充放電電流を減少させ、低消
費電力化を実現することができる。
寸法の最適化やロジックの検討などが行われ続けてお
り、ＤＲＡＭの分野においては、１６ＭＤＲＡＭの世代
で半導体チップ上に降圧回路（外部印加電圧から外部印
加電圧よりも低い電圧を発生する回路）を設け、この降
圧回路の出力電圧を半導体チップの動作電圧として使用
するようになった。このように半導体チップを低電圧で
動作させることで、回路の充放電電流を減少させ、低消
費電力化を実現することができる。
【０００３】なお、半導体チップ自体が低電圧動作可能
ならば、降圧回路を用いなくても外部印加電圧自体を低
く設定すればよいのだが、現時点においては、半導体チ
ップが使用されるシステムや実装基板上の他の部品など
との関係で外部印加電圧を低く設定することは不可能で
あり、半導体チップ内部に降圧回路を設けることにより
低消費電力を実現している。
ならば、降圧回路を用いなくても外部印加電圧自体を低
く設定すればよいのだが、現時点においては、半導体チ
ップが使用されるシステムや実装基板上の他の部品など
との関係で外部印加電圧を低く設定することは不可能で
あり、半導体チップ内部に降圧回路を設けることにより
低消費電力を実現している。
【０００４】図９は、従来の降圧回路の一例を示す。降
圧用のＮチャネルＭＯＳトランジスタ（ＮＭＯＳトラン
ジスタ）ＴＮのドレインに外部印加電圧Ｖext を接続
し、そのゲートに内部降圧電位発生用の昇圧電位ＶPPI
を接続し、ソースの電圧を降圧電位Ｖint として使用す
る。
圧用のＮチャネルＭＯＳトランジスタ（ＮＭＯＳトラン
ジスタ）ＴＮのドレインに外部印加電圧Ｖext を接続
し、そのゲートに内部降圧電位発生用の昇圧電位ＶPPI
を接続し、ソースの電圧を降圧電位Ｖint として使用す
る。
【０００５】上記ＮＭＯＳトランジスタＴＮのゲートに
接続されるノードが昇圧されているのは、次の理由によ
る。 （１）ＮＭＯＳトランジスタＴＮの特性よって閾値Ｖth
分の電位降下が起こり、Ｖint が内部電圧として不足す
る分を補うために前記ゲート電圧を昇圧している。
（２）半導体チップを活性化した時に内部が充放電し、
この電源として使用されるＶint が降下するが、降下し
たままのＶint を使用すると正常な回路動作が期待でき
ないので、狙い目のＶint まで補う必要がある。この場
合、内部回路の充放電は一連の回路動作で起こるので、
Ｖint の補いを急速に行う必要があり、このＶint を急
速に補うために前記ゲート電圧を昇圧している。
接続されるノードが昇圧されているのは、次の理由によ
る。 （１）ＮＭＯＳトランジスタＴＮの特性よって閾値Ｖth
分の電位降下が起こり、Ｖint が内部電圧として不足す
る分を補うために前記ゲート電圧を昇圧している。
（２）半導体チップを活性化した時に内部が充放電し、
この電源として使用されるＶint が降下するが、降下し
たままのＶint を使用すると正常な回路動作が期待でき
ないので、狙い目のＶint まで補う必要がある。この場
合、内部回路の充放電は一連の回路動作で起こるので、
Ｖint の補いを急速に行う必要があり、このＶint を急
速に補うために前記ゲート電圧を昇圧している。
【０００６】また、チップの消費電力によっても異なる
が、降圧回路の回路寸法（ＮＭＯＳトランジスタＴＮの
チャネル幅）も数ｃｍ程度の巨大なものにしている。こ
の巨大な降圧回路は、図１０に示すように、半導体チッ
プ内部に分割配置している。
が、降圧回路の回路寸法（ＮＭＯＳトランジスタＴＮの
チャネル幅）も数ｃｍ程度の巨大なものにしている。こ
の巨大な降圧回路は、図１０に示すように、半導体チッ
プ内部に分割配置している。
【０００７】図１０において、９１はＤＲＡＭチップ、
９２はメモリセルアレイ、９３は降圧回路部である。ま
た、前記降圧用のＮＭＯＳトランジスタＴＮは、ゲート
遅延を考慮して、図１１（ａ）、（ｂ）に示す等価回
路、パターンレイアウトのように、同じ寸法の単位ＮＭ
ＯＳトランジスタＴｒに分割してある。
９２はメモリセルアレイ、９３は降圧回路部である。ま
た、前記降圧用のＮＭＯＳトランジスタＴＮは、ゲート
遅延を考慮して、図１１（ａ）、（ｂ）に示す等価回
路、パターンレイアウトのように、同じ寸法の単位ＮＭ
ＯＳトランジスタＴｒに分割してある。
【０００８】上記のような降圧用のＮＭＯＳトランジス
タＴＮは、図１２に示すように、ソースの電圧がある程
度まで上がっても完全にオフするのではなく、弱反転領
域で動作して電流が流れ続けており、長時間の経過によ
りソース電圧Ｖint が上昇し、Ｖint は最終的にドレイ
ン電圧Ｖext に達する（図１２中、Ｖint の上昇分をΔ
Ｖで示す）。
タＴＮは、図１２に示すように、ソースの電圧がある程
度まで上がっても完全にオフするのではなく、弱反転領
域で動作して電流が流れ続けており、長時間の経過によ
りソース電圧Ｖint が上昇し、Ｖint は最終的にドレイ
ン電圧Ｖext に達する（図１２中、Ｖint の上昇分をΔ
Ｖで示す）。
【０００９】ところで、ＤＲＡＭにおいて、Ｖint が長
時間動作しないモードはいくつか考えられる。いま、外
部入力信号の１つである例えば／ＲＡＳのプリチャージ
時間が長いモードを考えると、／ＲＡＳが活性状態
（“Ｌ”レベル）から非活性状態（“Ｈ”レベル）に変
化してＤＲＡＭチップのプリチャージ動作が始まり、あ
る程度の時間が経過してプリチャージ動作が終了する、
つまり、ＤＲＡＭの内部回路の充放電も終了する。
時間動作しないモードはいくつか考えられる。いま、外
部入力信号の１つである例えば／ＲＡＳのプリチャージ
時間が長いモードを考えると、／ＲＡＳが活性状態
（“Ｌ”レベル）から非活性状態（“Ｈ”レベル）に変
化してＤＲＡＭチップのプリチャージ動作が始まり、あ
る程度の時間が経過してプリチャージ動作が終了する、
つまり、ＤＲＡＭの内部回路の充放電も終了する。
【００１０】しかし、プリチャージの時間が充分に長い
と、チップとしての所要のプリチャージ動作の終了後も
／ＲＡＳは引き続きプリチャージ状態にある。この間、
チップ内部では／ＲＡＳに追従した回路動作は行われな
いので、Ｖint の充放電が起こらず、Ｖint は上昇す
る。
と、チップとしての所要のプリチャージ動作の終了後も
／ＲＡＳは引き続きプリチャージ状態にある。この間、
チップ内部では／ＲＡＳに追従した回路動作は行われな
いので、Ｖint の充放電が起こらず、Ｖint は上昇す
る。
【００１１】このＶint が設定電圧よりも上昇した場合
の不具合の一例を図１３（ａ）に示すような外部信号入
力回路（例えば／ＲＡＳ入力バッファ回路）を例に示
す。図１３（ｂ）は、図１３（ａ）に示す外部信号入力
回路の動作電圧がＶint とＶext の時の各々での入力電
圧ＶINと出力電圧ＶOUT の関係（入出力特性）を示した
ものである。
の不具合の一例を図１３（ａ）に示すような外部信号入
力回路（例えば／ＲＡＳ入力バッファ回路）を例に示
す。図１３（ｂ）は、図１３（ａ）に示す外部信号入力
回路の動作電圧がＶint とＶext の時の各々での入力電
圧ＶINと出力電圧ＶOUT の関係（入出力特性）を示した
ものである。
【００１２】このような入力回路の入出力特性中、ＶIN
の変化に対してＶOUT が大きく変化している点が回路閾
値であり、この入力回路の動作電圧が高くなると、回路
閾値がＶth1 からＶth2 に、つまり、高目にシフトして
いる。
の変化に対してＶOUT が大きく変化している点が回路閾
値であり、この入力回路の動作電圧が高くなると、回路
閾値がＶth1 からＶth2 に、つまり、高目にシフトして
いる。
【００１３】いま、仮に、回路閾値がＶth1 ＝０．７Ｖ
からＶth2 ＝１．０Ｖに変化した場合の不具合を説明す
る。回路の動作電圧がＶint の時、ＶINを０Ｖから上げ
ていくと、ＶIN＝０．７Ｖの点でＶOUT に大きな変化が
生じ、ＶIN＝０．９Ｖに達する付近ではＶOUT は０Ｖに
なる。しかし、動作電圧がＶext の場合、ＶIN＝０．７
ＶではＶOUT ＝Ｖext であり、ＶINを０．９Ｖまで上げ
てもＶOUT は“Ｈ”レベルを保持している。つまり、動
作電圧がＶint の時の入力電圧の“Ｈ”レベルは０．７
Ｖであったが、動作電圧がＶext になると、ＶIN＝０．
７Ｖでは入力電圧の“Ｈ”レベルを越えておらず“Ｌ”
レベルと判断されるのでＶOUT は反転しない（誤動作す
る）。
からＶth2 ＝１．０Ｖに変化した場合の不具合を説明す
る。回路の動作電圧がＶint の時、ＶINを０Ｖから上げ
ていくと、ＶIN＝０．７Ｖの点でＶOUT に大きな変化が
生じ、ＶIN＝０．９Ｖに達する付近ではＶOUT は０Ｖに
なる。しかし、動作電圧がＶext の場合、ＶIN＝０．７
ＶではＶOUT ＝Ｖext であり、ＶINを０．９Ｖまで上げ
てもＶOUT は“Ｈ”レベルを保持している。つまり、動
作電圧がＶint の時の入力電圧の“Ｈ”レベルは０．７
Ｖであったが、動作電圧がＶext になると、ＶIN＝０．
７Ｖでは入力電圧の“Ｈ”レベルを越えておらず“Ｌ”
レベルと判断されるのでＶOUT は反転しない（誤動作す
る）。
【００１４】また、Ｖint よりも高い電圧で回路を動作
させれば、当然ながら消費電力も増加する。しかし、こ
の場合、外部信号入力回路以外でもＶint を動作電圧に
使用している全ての回路でも同様に消費電力の増加が考
えられるので、内部回路全体として大幅な消費電力の増
加につながる。
させれば、当然ながら消費電力も増加する。しかし、こ
の場合、外部信号入力回路以外でもＶint を動作電圧に
使用している全ての回路でも同様に消費電力の増加が考
えられるので、内部回路全体として大幅な消費電力の増
加につながる。
【００１５】Ｖint の上昇を抑制する一つの方法とし
て、図１４（ａ）に示すように、Ｖint とＶssとの間に
ブリーダ抵抗（電流リーク用抵抗素子）Ｒ１を追加すれ
ばよい。しかし、降圧用のＮＭＯＳトランジスタＴＮの
回路寸法は前述したように数Ｃｍ程度もあり、Ｖint の
上昇を抑制するには、図１４（ｂ）に示すように、数十
ｍＡ程度の負荷電流ｉが必要となる。また、今後のＤＲ
ＡＭの大容量化に伴い、降圧用のＮＭＯＳトランジスタ
ＴＮのチャネル幅は増加の傾向にある。
て、図１４（ａ）に示すように、Ｖint とＶssとの間に
ブリーダ抵抗（電流リーク用抵抗素子）Ｒ１を追加すれ
ばよい。しかし、降圧用のＮＭＯＳトランジスタＴＮの
回路寸法は前述したように数Ｃｍ程度もあり、Ｖint の
上昇を抑制するには、図１４（ｂ）に示すように、数十
ｍＡ程度の負荷電流ｉが必要となる。また、今後のＤＲ
ＡＭの大容量化に伴い、降圧用のＮＭＯＳトランジスタ
ＴＮのチャネル幅は増加の傾向にある。
【００１６】しかし、降圧用のＮＭＯＳトランジスタＴ
Ｎのチャネル幅が増加すれば、Ｖint がＶext に達する
時間は一層短くなるので、前記ブリーダ抵抗Ｒ１の値を
小さくしなければならないが、消費電力の点から考える
と、上記ＮＭＯＳトランジスタＴＮにブリーダ抵抗Ｒ１
を接続することは難しい。
Ｎのチャネル幅が増加すれば、Ｖint がＶext に達する
時間は一層短くなるので、前記ブリーダ抵抗Ｒ１の値を
小さくしなければならないが、消費電力の点から考える
と、上記ＮＭＯＳトランジスタＴＮにブリーダ抵抗Ｒ１
を接続することは難しい。
【００１７】なお、ＭＯＳトランジスタにブリーダ抵抗
を接続する点は、例えば特開平７−３６５５７号公報に
開示されている。しかし、これは、内部降圧回路の出力
電圧Ｖint がゲートに印加されるＰＭＯＳトランジスタ
のドレインと接地ノードとの間に抵抗素子を接続してド
レインから制御電圧を出力するものであり、Ｖint の上
昇を抑制するものではない。
を接続する点は、例えば特開平７−３６５５７号公報に
開示されている。しかし、これは、内部降圧回路の出力
電圧Ｖint がゲートに印加されるＰＭＯＳトランジスタ
のドレインと接地ノードとの間に抵抗素子を接続してド
レインから制御電圧を出力するものであり、Ｖint の上
昇を抑制するものではない。
【００１８】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路における降圧用のＮＭＯＳトランジスタ
を用いた降圧回路は、ＮＭＯＳトランジスタのソース電
圧がある程度まで上がっても完全にオフするのではな
く、長時間の経過によりソース電圧が最終的にドレイン
電圧（外部電圧）に達するので、ソース電圧を動作電源
とする回路の誤動作が生じるという問題があった。
半導体集積回路における降圧用のＮＭＯＳトランジスタ
を用いた降圧回路は、ＮＭＯＳトランジスタのソース電
圧がある程度まで上がっても完全にオフするのではな
く、長時間の経過によりソース電圧が最終的にドレイン
電圧（外部電圧）に達するので、ソース電圧を動作電源
とする回路の誤動作が生じるという問題があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、内部動作電圧を使用する回路が長い期間動作
しないような状態に置かれた後でも、内部動作電圧を所
望の電位に保つことで、回路動作を保証し、かつ、消費
電力の増加も抑制し得る半導体集積回路を提供すること
を目的とする。
たもので、内部動作電圧を使用する回路が長い期間動作
しないような状態に置かれた後でも、内部動作電圧を所
望の電位に保つことで、回路動作を保証し、かつ、消費
電力の増加も抑制し得る半導体集積回路を提供すること
を目的とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路の第１の実施の形態に係る一部を示している。
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路の第１の実施の形態に係る一部を示している。
【００２１】図１において、１１は外部電圧Ｖext が供
給される外部電圧供給ノードと前記外部電圧よりも低い
第１の降圧電圧Ｖint1を出力する第１の降圧出力ノード
１１ａとの間にドレイン・ソース間が接続され、ゲート
に前記外部電圧よりも高い制御電圧ＶPPI が印加される
第１のＮＭＯＳトランジスタＮ１を有する第１の降圧回
路である。上記制御電圧ＶPPI は、集積回路チップの電
源投入により一定になる電圧である。
給される外部電圧供給ノードと前記外部電圧よりも低い
第１の降圧電圧Ｖint1を出力する第１の降圧出力ノード
１１ａとの間にドレイン・ソース間が接続され、ゲート
に前記外部電圧よりも高い制御電圧ＶPPI が印加される
第１のＮＭＯＳトランジスタＮ１を有する第１の降圧回
路である。上記制御電圧ＶPPI は、集積回路チップの電
源投入により一定になる電圧である。
【００２２】１２は前記外部電圧が供給される外部電圧
供給ノードと前記外部電圧よりも低い第２の降圧電圧Ｖ
int2を出力する第２の降圧出力ノード１２ａとの間にソ
ース・ドレイン間が接続され、ゲートに前記制御電圧Ｖ
PPI が印加され、前記第１のＮＭＯＳトランジスタＮ１
とは駆動能力が異なる第２のＮＭＯＳトランジスタを有
する第２の降圧回路である。この場合、前記第２の降圧
出力ノード１２ａは前記第１の降圧出力ノード１１ａか
ら分離されている。
供給ノードと前記外部電圧よりも低い第２の降圧電圧Ｖ
int2を出力する第２の降圧出力ノード１２ａとの間にソ
ース・ドレイン間が接続され、ゲートに前記制御電圧Ｖ
PPI が印加され、前記第１のＮＭＯＳトランジスタＮ１
とは駆動能力が異なる第２のＮＭＯＳトランジスタを有
する第２の降圧回路である。この場合、前記第２の降圧
出力ノード１２ａは前記第１の降圧出力ノード１１ａか
ら分離されている。
【００２３】２１は前記第１の降圧出力ノード１１ａか
ら前記第１の降圧電圧Ｖint1が動作電圧として供給され
る第１の回路であり、例えば内部回路の大部分を含む。
２２は前記第２の降圧出力ノードから前記第２の降圧電
圧Ｖint2が動作電圧として供給される第２の回路であ
り、外部信号入力回路を含む。
ら前記第１の降圧電圧Ｖint1が動作電圧として供給され
る第１の回路であり、例えば内部回路の大部分を含む。
２２は前記第２の降圧出力ノードから前記第２の降圧電
圧Ｖint2が動作電圧として供給される第２の回路であ
り、外部信号入力回路を含む。
【００２４】第２の降圧回路１２の第２の降圧出力ノー
ド１２ａと接地電位ノードの間には、第２の降圧出力ノ
ード１２ａが長時間の充電により上昇することを防止す
るための電流リーク回路１３が接続されている。
ド１２ａと接地電位ノードの間には、第２の降圧出力ノ
ード１２ａが長時間の充電により上昇することを防止す
るための電流リーク回路１３が接続されている。
【００２５】この場合、第２の降圧回路１２の第２のＮ
ＭＯＳトランジスタＮ２のサイズは第１の降圧回路１１
の第１のＮＭＯＳトランジスタＮ１のサイズよりも小さ
い。即ち、第１のＮＭＯＳトランジスタＮ１のサイズと
第２のＮＭＯＳトランジスタＮ２のサイズは、各々の回
路での消費電力に比例されることが望ましく、経験的に
は１桁程度の差があり、Ｎ１＞＞Ｎ２と予想される。
ＭＯＳトランジスタＮ２のサイズは第１の降圧回路１１
の第１のＮＭＯＳトランジスタＮ１のサイズよりも小さ
い。即ち、第１のＮＭＯＳトランジスタＮ１のサイズと
第２のＮＭＯＳトランジスタＮ２のサイズは、各々の回
路での消費電力に比例されることが望ましく、経験的に
は１桁程度の差があり、Ｎ１＞＞Ｎ２と予想される。
【００２６】図２（ａ）、（ｂ）および（ｃ）は、図１
中の２つの降圧用ＮＭＯＳトランジスタＮ１、Ｎ２の等
価回路とそのパターンレイアウトの一例を示す平面図で
ある。
中の２つの降圧用ＮＭＯＳトランジスタＮ１、Ｎ２の等
価回路とそのパターンレイアウトの一例を示す平面図で
ある。
【００２７】図３は、図１中の降圧用ＮＭＯＳトランジ
スタＮ１、Ｎ２のパターンレイアウトの変形例を示す平
面図である。前記第１のＮＭＯＳトランジスタＮ１およ
び第２のＮＭＯＳトランジスタＮ２は、図２（ａ）乃至
（ｃ）に示すように、それぞれ複数個の単位ＮＭＯＳト
ランジスタＴｒに分割され、素子分離領域により分離さ
れている。ここで、Ｄはドレイン領域、Ｓはソース領
域、Ｇはゲート配線である。
スタＮ１、Ｎ２のパターンレイアウトの変形例を示す平
面図である。前記第１のＮＭＯＳトランジスタＮ１およ
び第２のＮＭＯＳトランジスタＮ２は、図２（ａ）乃至
（ｃ）に示すように、それぞれ複数個の単位ＮＭＯＳト
ランジスタＴｒに分割され、素子分離領域により分離さ
れている。ここで、Ｄはドレイン領域、Ｓはソース領
域、Ｇはゲート配線である。
【００２８】このゲート配線Ｇは、図２（ｂ）、（ｃ）
に示すように、各単位ＮＭＯＳトランジスタＴｒのチャ
ネル領域の上方で連なるように一直線上に形成されても
よく、図３に示すように、各単位ＮＭＯＳトランジスタ
Ｔｒのチャネル領域上毎に形成され、それぞれ引き出し
配線を介して共通配線に連なるように形成されてもよ
い。 また、製造プロセスのばらつきによらずに第１の
降圧回路１１と第２の降圧回路１２とで同じ降圧特性を
得る（第１の降圧電圧Ｖint1と第２の降圧電圧Ｖint2と
で同じ値を得る）ために各単位トランジスタＴｒのサイ
ズをそれぞれ等しく設定しておくことが望ましい。
に示すように、各単位ＮＭＯＳトランジスタＴｒのチャ
ネル領域の上方で連なるように一直線上に形成されても
よく、図３に示すように、各単位ＮＭＯＳトランジスタ
Ｔｒのチャネル領域上毎に形成され、それぞれ引き出し
配線を介して共通配線に連なるように形成されてもよ
い。 また、製造プロセスのばらつきによらずに第１の
降圧回路１１と第２の降圧回路１２とで同じ降圧特性を
得る（第１の降圧電圧Ｖint1と第２の降圧電圧Ｖint2と
で同じ値を得る）ために各単位トランジスタＴｒのサイ
ズをそれぞれ等しく設定しておくことが望ましい。
【００２９】また、前記電流リーク回路１３は、第２の
降圧回路１２の出力電圧が所望の電圧Ｖint2から外部電
圧Ｖext に向かって上昇するのを防ぐ目的で追加された
ものであり、最も単純な電流リーク回路は、図１中に示
すように、第２の降圧出力ノード１２ａと接地電位ノー
ドとの間に抵抗素子Ｒが接続されてなる。
降圧回路１２の出力電圧が所望の電圧Ｖint2から外部電
圧Ｖext に向かって上昇するのを防ぐ目的で追加された
ものであり、最も単純な電流リーク回路は、図１中に示
すように、第２の降圧出力ノード１２ａと接地電位ノー
ドとの間に抵抗素子Ｒが接続されてなる。
【００３０】図４は、図１に示した第１の降圧回路、第
２の降圧回路、第１の回路、第２の回路を含む半導体集
積回路の第１の適用例に係るＤＲＡＭの一例を示してい
る。図４において、４１は外部から電源電位ＶCCが印加
される電源端子、４２は接地電位Ｖssが与えられる接地
端子、４３は外部から／ＲＡＳ（／Row Address Stobe
）信号が入力するＲＡＳ端子、４４は外部から／ＣＡ
Ｓ（／Column AddressStobe）信号が入力するＣＡＳ端
子、４５は外部から／ＷＥ（／Write Enable）信号が入
力するＷＥ端子である。
２の降圧回路、第１の回路、第２の回路を含む半導体集
積回路の第１の適用例に係るＤＲＡＭの一例を示してい
る。図４において、４１は外部から電源電位ＶCCが印加
される電源端子、４２は接地電位Ｖssが与えられる接地
端子、４３は外部から／ＲＡＳ（／Row Address Stobe
）信号が入力するＲＡＳ端子、４４は外部から／ＣＡ
Ｓ（／Column AddressStobe）信号が入力するＣＡＳ端
子、４５は外部から／ＷＥ（／Write Enable）信号が入
力するＷＥ端子である。
【００３１】４６は前記ＲＡＳ端子から／ＲＡＳ信号が
入力するＲＡＳ入力バッファ、４７は前記ＣＡＳ端子か
ら／ＣＡＳ信号が入力するＣＡＳ入力バッファ、４８は
前記ＷＥ端子から／ＷＥ信号が入力するＷＥ入力バッフ
ァ、４９は例えば外部から入力するクロック信号に同期
して内部クロック信号を発生するクロック信号発生回
路、５０は前記内部クロック信号を使用してＤＲＡＭチ
ップの半導体基板のバイアス電位Ｖbiasを供給する基板
バイアス発生回路である。
入力するＲＡＳ入力バッファ、４７は前記ＣＡＳ端子か
ら／ＣＡＳ信号が入力するＣＡＳ入力バッファ、４８は
前記ＷＥ端子から／ＷＥ信号が入力するＷＥ入力バッフ
ァ、４９は例えば外部から入力するクロック信号に同期
して内部クロック信号を発生するクロック信号発生回
路、５０は前記内部クロック信号を使用してＤＲＡＭチ
ップの半導体基板のバイアス電位Ｖbiasを供給する基板
バイアス発生回路である。
【００３２】５１は前記メモリセルアレイのリフレッシ
ュ動作を制御するためのリフレッシュ制御回路である。
５２はリフレッシュ用アドレス信号を発生するリフレッ
シュカウンタである。５３はアドレス信号入力のうちの
ローアドレス信号または前記リフレッシュカウンタ５２
の出力が与えられるロウアドレスバッファ、５４は上記
ロウアドレスバッファ５３の出力をデコードするロウデ
コーダ、５５は前記ロウデコーダ５４の出力によりロウ
選択が行われるメモリセルアレイ、５６は前記メモリセ
ルアレイ５５からの読み出し電位を検知するセンスアン
プである。
ュ動作を制御するためのリフレッシュ制御回路である。
５２はリフレッシュ用アドレス信号を発生するリフレッ
シュカウンタである。５３はアドレス信号入力のうちの
ローアドレス信号または前記リフレッシュカウンタ５２
の出力が与えられるロウアドレスバッファ、５４は上記
ロウアドレスバッファ５３の出力をデコードするロウデ
コーダ、５５は前記ロウデコーダ５４の出力によりロウ
選択が行われるメモリセルアレイ、５６は前記メモリセ
ルアレイ５５からの読み出し電位を検知するセンスアン
プである。
【００３３】５７はアドレス信号入力のうちのカラムア
ドレス信号が与えられるカラムアドレスバッファ、５８
は前記カラムアドレスバッファ５７の出力をデコードす
るカラムデコーダ、５９は前記カラムデコーダ５８の出
力により制御されるカラム選択回路、６０は前記カラム
選択回路５９により選択されるカラムとの間でデータの
入／出力を行う入／出力バッファである。
ドレス信号が与えられるカラムアドレスバッファ、５８
は前記カラムアドレスバッファ５７の出力をデコードす
るカラムデコーダ、５９は前記カラムデコーダ５８の出
力により制御されるカラム選択回路、６０は前記カラム
選択回路５９により選択されるカラムとの間でデータの
入／出力を行う入／出力バッファである。
【００３４】１１は前記電源端子１から入力する例えば
５Ｖの電源電圧ＶCC（前記外部電圧Ｖext に対応する）
が供給され、これを例えば３．３Ｖの電圧に降圧して第
１の降圧電圧（第１の内部電源電圧）Ｖint1を生成する
第１の降圧回路である。
５Ｖの電源電圧ＶCC（前記外部電圧Ｖext に対応する）
が供給され、これを例えば３．３Ｖの電圧に降圧して第
１の降圧電圧（第１の内部電源電圧）Ｖint1を生成する
第１の降圧回路である。
【００３５】１２は前記電源電圧ＶCC（前記外部電圧Ｖ
ext に対応する）が供給され、これを例えば３．３Ｖの
電圧に降圧して第２の降圧電圧（第２の内部電源電圧）
Ｖint2を生成する第２の降圧回路である。
ext に対応する）が供給され、これを例えば３．３Ｖの
電圧に降圧して第２の降圧電圧（第２の内部電源電圧）
Ｖint2を生成する第２の降圧回路である。
【００３６】６１は前記第１の降圧回路１１から出力す
る第１の内部電源電圧Ｖint1を昇圧し、ワード線駆動電
圧源ＷＬＤＣとして前記ロウデコーダ５４のワード線ド
ライバ回路（図示せず）に供給するワード線昇圧回路で
ある。
る第１の内部電源電圧Ｖint1を昇圧し、ワード線駆動電
圧源ＷＬＤＣとして前記ロウデコーダ５４のワード線ド
ライバ回路（図示せず）に供給するワード線昇圧回路で
ある。
【００３７】本例では、前記第２の内部電源電圧Ｖint2
は、前記ＲＡＳ入力バッファ４６の動作電源として供給
され、上記ＲＡＳ入力バッファ４６は図１中の第２の回
路２２に相当する。
は、前記ＲＡＳ入力バッファ４６の動作電源として供給
され、上記ＲＡＳ入力バッファ４６は図１中の第２の回
路２２に相当する。
【００３８】また、前記第１の内部電源電圧Ｖint1は、
前記ＲＡＳ入力バッファ４６および前記ワード線ドライ
バ回路を除く所定の回路に動作電源として供給され、こ
れらの回路は図１中の第１の回路２１に相当する。
前記ＲＡＳ入力バッファ４６および前記ワード線ドライ
バ回路を除く所定の回路に動作電源として供給され、こ
れらの回路は図１中の第１の回路２１に相当する。
【００３９】なお、前記入／出力バッファ６０のうちの
出力バッファの動作電源として前記電源電圧ＶCCがその
まま供給される場合がある。次に、図１の回路の動作例
について、図４のＤＲＡＭの動作に関連づけて説明す
る。
出力バッファの動作電源として前記電源電圧ＶCCがその
まま供給される場合がある。次に、図１の回路の動作例
について、図４のＤＲＡＭの動作に関連づけて説明す
る。
【００４０】例えば／ＲＡＳが規定のアクティブサイク
ルとプリチャージサイクルとを所定時間内で交互に繰り
返している動作時（外部入力信号が切り換わる動作時）
には、Ｖint2が動作電圧として供給される第２の回路２
２でＶint2の充放電が起こり、Ｖint2がＶext に近い電
圧に持ち上がることはない。
ルとプリチャージサイクルとを所定時間内で交互に繰り
返している動作時（外部入力信号が切り換わる動作時）
には、Ｖint2が動作電圧として供給される第２の回路２
２でＶint2の充放電が起こり、Ｖint2がＶext に近い電
圧に持ち上がることはない。
【００４１】これに対して、例えば／ＲＡＳのプリチャ
ージ時間ｔＲＰが長いモード（Ｖint2が長時間動作しな
いモード）では、／ＲＡＳに追従した回路動作は行われ
ないので、Ｖint2が動作電圧として供給される第２の回
路２２でのＶint2の放電が行われないが、抵抗素子Ｒに
より放電される。
ージ時間ｔＲＰが長いモード（Ｖint2が長時間動作しな
いモード）では、／ＲＡＳに追従した回路動作は行われ
ないので、Ｖint2が動作電圧として供給される第２の回
路２２でのＶint2の放電が行われないが、抵抗素子Ｒに
より放電される。
【００４２】この場合、ＮＭＯＳトランジスタＮ２と抵
抗素子Ｒとの抵抗値比で所望の電圧Ｖint2が生成される
ように設定しておくことにより、Ｖint2が上昇すること
はない。
抗素子Ｒとの抵抗値比で所望の電圧Ｖint2が生成される
ように設定しておくことにより、Ｖint2が上昇すること
はない。
【００４３】上記したように抵抗素子Ｒの抵抗値は、Ｎ
ＭＯＳトランジスタＮ２のサイズ、Ｖint2の設定値など
に依存し、常に電流を流し続けているので、Ｖint2によ
り駆動する第２の回路２２は必要最小限に選択する必要
がある。
ＭＯＳトランジスタＮ２のサイズ、Ｖint2の設定値など
に依存し、常に電流を流し続けているので、Ｖint2によ
り駆動する第２の回路２２は必要最小限に選択する必要
がある。
【００４４】図５は、図１の降圧回路１２における出力
電圧Ｖint2の時間経過による変動を示す特性図である。
図５の特性では、所望の電圧Ｖint2に達するまでの時間
が従来例の回路の特性（図１２）に比べて多少長くなっ
ているが、この部分の動作は半導体チップに電源を投入
した時の動作なので実使用上は問題とならず、チップを
長い時間動作させない時でもＶint2の上昇分ΔＶは０で
あることが分かる。
電圧Ｖint2の時間経過による変動を示す特性図である。
図５の特性では、所望の電圧Ｖint2に達するまでの時間
が従来例の回路の特性（図１２）に比べて多少長くなっ
ているが、この部分の動作は半導体チップに電源を投入
した時の動作なので実使用上は問題とならず、チップを
長い時間動作させない時でもＶint2の上昇分ΔＶは０で
あることが分かる。
【００４５】即ち、上記実施例では、半導体基板上に外
部から印加される外部電圧よりも低い電圧を発生する降
圧回路を有し、この降圧回路の出力電圧を集積回路の動
作電圧として使用しているＤＲＡＭにおいて、出力先が
異なる２つの降圧回路１１、１２を設け、完全に独立し
た関係にある２つの降圧電圧Ｖint1、Ｖint2を生成して
いる。
部から印加される外部電圧よりも低い電圧を発生する降
圧回路を有し、この降圧回路の出力電圧を集積回路の動
作電圧として使用しているＤＲＡＭにおいて、出力先が
異なる２つの降圧回路１１、１２を設け、完全に独立し
た関係にある２つの降圧電圧Ｖint1、Ｖint2を生成して
いる。
【００４６】この場合、上記２つの降圧回路として、第
１の回路２１用の第１の降圧回路１１と、第２の回路２
２（外部信号入力回路）専用の第２の降圧回路１２を設
けており、第２の降圧回路１２の駆動能力を第１の降圧
回路１１の駆動能力よりも低くし、第２の降圧回路１２
の出力ノードとＶssノードとの間に抵抗素子Ｒを接続す
ることにより所望の降圧電位の安定供給を図っている。
１の回路２１用の第１の降圧回路１１と、第２の回路２
２（外部信号入力回路）専用の第２の降圧回路１２を設
けており、第２の降圧回路１２の駆動能力を第１の降圧
回路１１の駆動能力よりも低くし、第２の降圧回路１２
の出力ノードとＶssノードとの間に抵抗素子Ｒを接続す
ることにより所望の降圧電位の安定供給を図っている。
【００４７】なお、２つの降圧回路の駆動能力の合計が
従来例のＤＲＡＭの１つの降圧回路の駆動能力と同じに
するならば、第１の降圧回路１１は、従来例のＤＲＡＭ
の降圧回路と比べると駆動容量が小さくて済むので、回
路寸法を小さく設定することができる。
従来例のＤＲＡＭの１つの降圧回路の駆動能力と同じに
するならば、第１の降圧回路１１は、従来例のＤＲＡＭ
の降圧回路と比べると駆動容量が小さくて済むので、回
路寸法を小さく設定することができる。
【００４８】なお、前記電流リーク回路１３として、抵
抗素子Ｒに限らず、外部信号入力回路の外部信号入力に
関連して電流リーク量が制御される回路を用いてもよ
く、その実施例を以下に説明する。
抗素子Ｒに限らず、外部信号入力回路の外部信号入力に
関連して電流リーク量が制御される回路を用いてもよ
く、その実施例を以下に説明する。
【００４９】図６は、本発明の第２の適用例に係るＤＲ
ＡＭの降圧回路を示す回路図であり、図７は、図６の降
圧回路における出力電圧Ｖint2の時間経過による変動を
示す特性図である。
ＡＭの降圧回路を示す回路図であり、図７は、図６の降
圧回路における出力電圧Ｖint2の時間経過による変動を
示す特性図である。
【００５０】図６の降圧回路は、図１に示した第１実施
例の降圧回路と比べて、電流リーク回路１３の抵抗素子
Ｒに代えて、第２の降圧出力ノードと接地電位の間にド
レイン・ソース間が接続され、ゲートに制御信号が印加
される第３のＮＭＯＳトランジスタＮ３を用いた点が異
なり、その他は同じであるので図１中と同一符号を付し
ている。
例の降圧回路と比べて、電流リーク回路１３の抵抗素子
Ｒに代えて、第２の降圧出力ノードと接地電位の間にド
レイン・ソース間が接続され、ゲートに制御信号が印加
される第３のＮＭＯＳトランジスタＮ３を用いた点が異
なり、その他は同じであるので図１中と同一符号を付し
ている。
【００５１】上記第３のＮＭＯＳトランジスタＮ３のゲ
ートに印加される制御信号として、前記外部信号入力回
路の外部信号入力に関連して供給が制御されるクロック
信号を用いており、このようなクロック信号の一例とし
ては、／ＲＡＳに関連してＤＲＡＭのセルフリフレッシ
ュ動作を制御するセルフリフレッシュ系の信号（例えば
セルフリフレッシュ信号ＲＥＦ）が挙げられる。
ートに印加される制御信号として、前記外部信号入力回
路の外部信号入力に関連して供給が制御されるクロック
信号を用いており、このようなクロック信号の一例とし
ては、／ＲＡＳに関連してＤＲＡＭのセルフリフレッシ
ュ動作を制御するセルフリフレッシュ系の信号（例えば
セルフリフレッシュ信号ＲＥＦ）が挙げられる。
【００５２】即ち、セルフリフレッシュモードを有する
ＤＲＡＭにおいては、／ＲＡＳのプリチャージ時間が所
定以上に長くなる（チップが一定期間動作しない）と、
メモリセルのデータを保証するために、チップに内蔵さ
れたタイマー回路（図示せず）の制御によってリフレッ
シュ動作を行う。この際、セルフリフレッシュ動作制御
用のセルフリフレッシュ信号ＲＥＦが自動的に発生す
る。このセルフリフレッシュ信号ＲＥＦの周期は、通常
は／ＲＡＳ最小サイクルの３〜４倍以上の一定周期を有
するクロック信号である。
ＤＲＡＭにおいては、／ＲＡＳのプリチャージ時間が所
定以上に長くなる（チップが一定期間動作しない）と、
メモリセルのデータを保証するために、チップに内蔵さ
れたタイマー回路（図示せず）の制御によってリフレッ
シュ動作を行う。この際、セルフリフレッシュ動作制御
用のセルフリフレッシュ信号ＲＥＦが自動的に発生す
る。このセルフリフレッシュ信号ＲＥＦの周期は、通常
は／ＲＡＳ最小サイクルの３〜４倍以上の一定周期を有
するクロック信号である。
【００５３】従って、／ＲＡＳのプリチャージ時間が所
定以上に長いモードでは、／ＲＡＳに追従した回路動作
は行われず、Ｖint2が動作電圧として供給される外部信
号入力回路でのＶint2の放電が行われないが、第３のＮ
ＭＯＳトランジスタＮ３が一定周期でオン／オフを繰り
返すことにより、図７に示すようにＶint2が第３のＮＭ
ＯＳトランジスタＮ３により一定期間毎に放電されるの
で、Ｖint2がＶext 近くまで上昇することなく所望の電
圧に抑制される。
定以上に長いモードでは、／ＲＡＳに追従した回路動作
は行われず、Ｖint2が動作電圧として供給される外部信
号入力回路でのＶint2の放電が行われないが、第３のＮ
ＭＯＳトランジスタＮ３が一定周期でオン／オフを繰り
返すことにより、図７に示すようにＶint2が第３のＮＭ
ＯＳトランジスタＮ３により一定期間毎に放電されるの
で、Ｖint2がＶext 近くまで上昇することなく所望の電
圧に抑制される。
【００５４】また、第３のＮＭＯＳトランジスタＮ３の
ゲートに印加される制御信号として、前記外部信号入力
回路の外部信号入力とは非同期の一定周期を有するクロ
ック信号を用いてもよい。このような制御信号の一例と
しては、ＤＲＡＭの半導体基板の基板バイアス電位を発
生するための基板バイアス発生回路５０で使用されるク
ロック信号を分周したクロック信号が挙げられる。
ゲートに印加される制御信号として、前記外部信号入力
回路の外部信号入力とは非同期の一定周期を有するクロ
ック信号を用いてもよい。このような制御信号の一例と
しては、ＤＲＡＭの半導体基板の基板バイアス電位を発
生するための基板バイアス発生回路５０で使用されるク
ロック信号を分周したクロック信号が挙げられる。
【００５５】なお、前記電流リーク回路１３は、第２の
降圧出力ノード１２ａと接地電位の間に電流リーク特性
が異なる複数の経路が形成され、この複数の経路がＬＳ
Ｉの動作モード別に応じて制御されるように構成しても
よく、その実施例を以下に説明する。
降圧出力ノード１２ａと接地電位の間に電流リーク特性
が異なる複数の経路が形成され、この複数の経路がＬＳ
Ｉの動作モード別に応じて制御されるように構成しても
よく、その実施例を以下に説明する。
【００５６】図８は、本発明の第３の適用例に係るＤＲ
ＡＭの降圧回路を示す回路図である。図８の降圧回路
は、図６に示した第２実施例の降圧回路と比べて、電流
リーク回路１３として、第２の降圧出力ノード１２ａと
接地電位の間にドレイン・ソース間が接続され、第１の
制御信号によりゲート駆動される第３のＮＭＯＳトラン
ジスタＮ３と、前記第２の降圧出力ノード１２ａと接地
電位の間にドレイン・ソース間が接続され、第２の制御
信号によりゲート駆動される第４のＮＭＯＳトランジス
タＮ４とを使用した点が異なり、その他は同じであるの
で図６中と同一符号を付している。
ＡＭの降圧回路を示す回路図である。図８の降圧回路
は、図６に示した第２実施例の降圧回路と比べて、電流
リーク回路１３として、第２の降圧出力ノード１２ａと
接地電位の間にドレイン・ソース間が接続され、第１の
制御信号によりゲート駆動される第３のＮＭＯＳトラン
ジスタＮ３と、前記第２の降圧出力ノード１２ａと接地
電位の間にドレイン・ソース間が接続され、第２の制御
信号によりゲート駆動される第４のＮＭＯＳトランジス
タＮ４とを使用した点が異なり、その他は同じであるの
で図６中と同一符号を付している。
【００５７】この場合、例えばＤＲＡＭにおいては、前
記第１の制御信号および第２の制御信号としてそれぞれ
例えば／ＲＡＳに関連して択一的にクロック信号を供給
し、／ＲＡＳに関連して第３のＮＭＯＳトランジスタＮ
３と第４のＮＭＯＳトランジスタＮ４とを択一的に駆動
するようにしてもよい。
記第１の制御信号および第２の制御信号としてそれぞれ
例えば／ＲＡＳに関連して択一的にクロック信号を供給
し、／ＲＡＳに関連して第３のＮＭＯＳトランジスタＮ
３と第４のＮＭＯＳトランジスタＮ４とを択一的に駆動
するようにしてもよい。
【００５８】即ち、例えば前記したような／ＲＡＳのプ
リチャージ時間が所定以上に長い第１のモードと／ＲＡ
Ｓのアクティブ期間が所定以上に長い第２のモードとに
着目した場合、第１のモードでは、電流リーク回路１３
の２つのＮＭＯＳトランジスタのうちで第３のＮＭＯＳ
トランジスタＮ３のゲートにのみ例えばセルフリフレッ
シュ信号ＲＥＦを供給し、第２のモードでは、前記電流
リーク回路の２つのＮＭＯＳトランジスタのうちで第４
のＮＭＯＳトランジスタＮ４のゲートにのみ例えば基板
バイアス発生回路用クロック信号の分周クロック信号を
供給するようにしてもよい。
リチャージ時間が所定以上に長い第１のモードと／ＲＡ
Ｓのアクティブ期間が所定以上に長い第２のモードとに
着目した場合、第１のモードでは、電流リーク回路１３
の２つのＮＭＯＳトランジスタのうちで第３のＮＭＯＳ
トランジスタＮ３のゲートにのみ例えばセルフリフレッ
シュ信号ＲＥＦを供給し、第２のモードでは、前記電流
リーク回路の２つのＮＭＯＳトランジスタのうちで第４
のＮＭＯＳトランジスタＮ４のゲートにのみ例えば基板
バイアス発生回路用クロック信号の分周クロック信号を
供給するようにしてもよい。
【００５９】この場合、前記２つの異なるモードに応じ
て適切な電流リーク特性（換言すれば、Ｖint2の上昇防
止特性）を得るためには、第３のＮＭＯＳトランジスタ
Ｎ３のサイズと第４のＮＭＯＳトランジスタＮ４のサイ
ズを異ならせたり、あるいは、セルフリフレッシュ信号
ＲＥＦの周期と基板バイアス発生回路用クロック信号の
分周クロック信号の周期を異ならせればよい。
て適切な電流リーク特性（換言すれば、Ｖint2の上昇防
止特性）を得るためには、第３のＮＭＯＳトランジスタ
Ｎ３のサイズと第４のＮＭＯＳトランジスタＮ４のサイ
ズを異ならせたり、あるいは、セルフリフレッシュ信号
ＲＥＦの周期と基板バイアス発生回路用クロック信号の
分周クロック信号の周期を異ならせればよい。
【００６０】
【発明の効果】上述したように本発明によれば、内部降
圧電圧を安定して供給することで外部入力信号のレベル
を正確に認識させることができる半導体集積回路を提供
することができる。
圧電圧を安定して供給することで外部入力信号のレベル
を正確に認識させることができる半導体集積回路を提供
することができる。
【図１】本発明の半導体集積回路の第１の実施の形態に
係る一部を示す回路図。
係る一部を示す回路図。
【図２】図１中の降圧用ＮＭＯＳトランジスタＮ１、Ｎ
２の等価回路およびそのパターンレイアウトの一例を示
す平面図。
２の等価回路およびそのパターンレイアウトの一例を示
す平面図。
【図３】図１中の降圧用ＮＭＯＳトランジスタＮ１、Ｎ
２のパターンレイアウトの変形例を示す平面図。
２のパターンレイアウトの変形例を示す平面図。
【図４】図１に示した第１の降圧回路、第２の降圧回
路、第１の回路、第２の回路を含む半導体集積回路の第
１の適用例に係るＤＲＡＭの一例を示すブロック図。
路、第１の回路、第２の回路を含む半導体集積回路の第
１の適用例に係るＤＲＡＭの一例を示すブロック図。
【図５】図１の降圧回路における出力電圧Ｖint の時間
経過による変動を示す特性図。
経過による変動を示す特性図。
【図６】本発明の第２の適用例に係るＤＲＡＭの降圧回
路を示す回路図。
路を示す回路図。
【図７】図６の降圧回路における出力電圧Ｖint の時間
経過による変動を示す特性図。
経過による変動を示す特性図。
【図８】本発明の第３の適用例に係るＤＲＡＭの降圧回
路を示す回路図である。
路を示す回路図である。
【図９】従来の降圧回路の一例を示す回路図。
【図１０】従来のＤＲＡＭチップ上の降圧回路のレイア
ウトを示す平面図。
ウトを示す平面図。
【図１１】図９中の降圧用ＮＭＯＳトランジスタＴＮの
等価回路およびそのパターンレイアウトの一例を示す回
路図および平面図。
等価回路およびそのパターンレイアウトの一例を示す回
路図および平面図。
【図１２】図９の降圧回路における出力電圧Ｖint の時
間経過による変動を示す特性図。
間経過による変動を示す特性図。
【図１３】図８の降圧回路を用いた場合の外部信号入力
回路における不具合を説明するために示す論理回路図、
回路閾値の動作電圧依存性および消費電流の動作電圧依
存性を示す特性図。
回路における不具合を説明するために示す論理回路図、
回路閾値の動作電圧依存性および消費電流の動作電圧依
存性を示す特性図。
【図１４】図９の降圧回路にブリーダ抵抗を付加した場
合の一例を示す回路図および出力電圧Ｖint と抵抗素子
に流す電流値との関係を示す特性図。
合の一例を示す回路図および出力電圧Ｖint と抵抗素子
に流す電流値との関係を示す特性図。
１１…第１の降圧回路、 １１ａ…第１の降圧出力ノード、 １２…第２の降圧回路、 １２ａ…第２の降圧出力ノード、 １３…電流リーク回路、 Ｎ１…第１のＮＭＯＳトランジスタ、 Ｎ２…第２のＮＭＯＳトランジスタ、 Ｎ３…第３のＮＭＯＳトランジスタ、 Ｎ４…第２４ＮＭＯＳトランジスタ、 Ｔｒ…単位トランジスタ、 Ｒ…抵抗素子、 Ｖext …外部電圧、 ＶPPI …制御電圧、 Ｖint1…第１の降圧電圧、 Ｖint2…第２の降圧電圧、 ２１…第１の回路、 ２２…第２の回路（外部信号入力回路）。
Claims (33)
- 【請求項１】 外部電圧が供給される外部電圧供給ノー
ドと第１の降圧電圧を出力する第１の降圧出力ノードと
の間にドレイン・ソース間が接続され、ゲートに前記外
部電圧よりも高い制御電圧が印加される第１のＮチャネ
ルＭＯＳトランジスタを有する第１の降圧回路と、 前記第１の降圧出力ノードから前記第１の降圧電圧が動
作電圧として供給される第１の回路と、 前記外部電圧供給ノードと第２の降圧電圧を出力する第
２の降圧出力ノードとの間にソース・ドレイン間が接続
され、ゲートに前記制御電圧が印加され、前記第１のＮ
チャネルＭＯＳトランジスタとは幅駆動能力が異なる第
２のＮチャネルＭＯＳトランジスタを有し、前記第２の
降圧出力ノードが前記第１の降圧出力ノードから分離さ
れた第２の降圧回路と、 前記第２の降圧出力ノードから前記第２の降圧電圧が動
作電圧として供給される第２の回路とを具備することを
特徴とする半導体集積回路。 - 【請求項２】 電圧供給ノードと第１の降圧電圧を出力
する第１の降圧出力ノードとの間にドレイン・ソース間
が接続され、ゲートに前記電圧供給ノードの電圧よりも
高い制御電圧が印加される第１のＮチャネルＭＯＳトラ
ンジスタを有する第１の降圧回路と、 前記第１の降圧出力ノードから前記第１の降圧電圧が動
作電圧として供給される第１の回路と、 前記電圧供給ノードと第２の降圧電圧を出力する第２の
降圧出力ノードとの間にソース・ドレイン間が接続さ
れ、ゲートに前記制御電圧が印加され、前記第１のＮチ
ャネルＭＯＳトランジスタとはチャネル幅が異なる第２
のＮチャネルＭＯＳトランジスタを有する第２の降圧回
路と、 前記第２の降圧出力ノードから前記第２の降圧電圧が動
作電圧として供給される第２の回路とを具備することを
特徴とする半導体集積回路。 - 【請求項３】 第１の電圧ノードの電圧が供給され、前
記第１の電圧ノードの電圧よりも低い第１の降圧電圧を
第１の降圧出力ノードに出力する第１の降圧回路と、 前記第１の降圧出力ノードに接続された第１の回路と、 前記第１の降圧回路とは異なる特性を持ち、第２の電圧
ノードの電圧が供給され、前記第２の電圧ノードの電圧
よりも低い第２の降圧電圧を第２の降圧出力ノードに出
力する第２の降圧回路と、 前記第２の降圧出力ノードに接続された第２の回路とを
具備することを特徴とする半導体集積回路。 - 【請求項４】 電圧ノードの電圧が供給され、前記電圧
ノードの電圧よりも低い第１の降圧電圧を第１の降圧出
力ノードに出力する第１の降圧回路と、 前記第１の降圧出力ノードから動作電圧が供給される第
１の回路と、 前記第１の降圧回路とは異なる電流出力能力を持ち、前
記電圧ノードの電圧と等しい電圧が供給され、前記電圧
ノードの電圧よりも低い第２の降圧電圧を第２の降圧出
力ノードに出力する第２の降圧回路と、 前記第２の降圧出力ノードから動作電圧が供給され、前
記第１の回路とは異なる第２の回路とを具備することを
特徴とする半導体集積回路。 - 【請求項５】 請求項１または２記載の半導体集積回路
において、 前記第２のＮチャネルＭＯＳトランジスタのサイズは前
記第１のＮチャネルＭＯＳトランジスタのサイズよりも
小さく、前記第２の降圧出力ノードと接地電位の間に電
流リーク回路をさらに具備することを特徴とする半導体
集積回路。 - 【請求項６】 請求項５記載の半導体集積回路におい
て、 前記第１のＮチャネルＭＯＳトランジスタおよび第２の
ＮチャネルＭＯＳトランジスタはそれぞれ複数個の単位
トランジスタに分割されており、各単位トランジスタの
サイズがそれぞれ等しいことを特徴とする半導体集積回
路。 - 【請求項７】 請求項５または６記載の半導体集積回路
において、 前記第２の回路は半導体集積回路の外部から信号が入力
する外部信号入力回路であることを特徴とする半導体集
積回路。 - 【請求項８】 請求項７記載の半導体集積回路におい
て、 前記電流リーク回路は、前記外部信号入力回路の外部信
号入力に関連して電流リーク量が制御されることを特徴
とする半導体集積回路。 - 【請求項９】 請求項８記載の半導体集積回路におい
て、前記電流リーク回路は、前記第２の降圧出力ノード
と接地電位の間にドレイン・ソース間が接続され、ゲー
トに制御信号が印加される第３のＮチャネルＭＯＳトラ
ンジスタであることを特徴とする半導体集積回路。 - 【請求項１０】 請求項９記載の半導体集積回路におい
て、前記制御信号は、前記外部信号入力回路の外部信号
入力に関連して供給が制御されるクロック信号であるこ
とを特徴とする半導体集積回路。 - 【請求項１１】 請求項９記載の半導体集積回路におい
て、前記制御信号は、前記外部信号入力回路の外部信号
入力とは非同期の一定周期を有するクロック信号である
ことを特徴とする半導体集積回路。 - 【請求項１２】 請求項１１記載の半導体集積回路にお
いて、 前記クロック信号は、半導体集積回路の基板バイアス電
位を発生するための基板バイアス発生回路で使用される
クロック信号が分周された信号であることを特徴とする
半導体集積回路。 - 【請求項１３】 請求項５乃至７のいずれか１項に記載
の半導体集積回路において、前記電流リーク回路は、前
記第２の降圧出力ノードと接地電位の間に接続された抵
抗素子であることを特徴とする半導体集積回路。 - 【請求項１４】 請求項５または６記載の半導体集積回
路において、前記電流リーク回路は、前記第２の降圧出
力ノードと接地電位の間に電流リーク特性が異なる複数
の経路が形成され、前記複数の経路が半導体集積回路の
動作モード別に応じて制御されることを特徴とする半導
体集積回路。 - 【請求項１５】 請求項１４記載の半導体集積回路にお
いて、 前記電流リーク回路は、前記第２の降圧出力ノードと接
地電位の間にドレイン・ソース間が接続され、第１の制
御信号によりゲート駆動される第３のＮチャネルＭＯＳ
トランジスタと、前記第２の降圧出力ノードと接地電位
の間にドレイン・ソース間が接続され、第２の制御信号
によりゲート駆動される第４のＮチャネルＭＯＳトラン
ジスタとを具備することを特徴とする半導体集積回路。 - 【請求項１６】 請求項１５記載の半導体集積回路にお
いて、 前記第２の回路は半導体集積回路の外部から信号が入力
する外部信号入力回路であり、前記第１の制御信号およ
び第２の制御信号は、それぞれ前記外部信号入力回路の
外部信号入力に関連して択一的に供給されるクロック信
号であることを特徴とする半導体集積回路。 - 【請求項１７】 外部から供給される外部電源電圧を降
圧した内部電源電圧を動作電源として使用する回路を有
するダイナミック型ランダムアクセスメモリを内蔵した
半導体集積回路であって、 前記外部電源電圧が供給される電源ノードと第１の降圧
電圧を出力する第１の降圧出力ノードとの間にドレイン
・ソース間が接続され、ゲートに前記外部電源電圧より
も高い制御電圧が印加される第１のＮチャネルＭＯＳト
ランジスタを有する第１の降圧回路と、 前記第１の降圧出力ノードから前記第１の降圧電圧が動
作電源として供給される前記ダイナミック型ランダムア
クセスメモリ内の第１の回路と、 前記電源ノードと第２の降圧電圧を出力する第２の降圧
出力ノードとの間にソース・ドレイン間が接続され、ゲ
ートに前記制御電圧が印加され、前記第１のＮチャネル
ＭＯＳトランジスタとは駆動能力が異なる第２のＮチャ
ネルＭＯＳトランジスタを有し、前記第２の降圧出力ノ
ードが前記第１の降圧出力ノードから分離された第２の
降圧回路と、 前記第２の降圧出力ノードから前記第２の降圧電圧が動
作電源として供給される前記ダイナミック型ランダムア
クセスメモリ内の第２の回路とを具備することを特徴と
する半導体集積回路。 - 【請求項１８】 外部から供給される外部電源電圧を降
圧した内部電源電圧を動作電源として使用する回路を有
するダイナミック型ランダムアクセスメモリを内蔵した
半導体集積回路であって、 前記外部電源電圧が供給され、この外部電源電圧よりも
低い第１の降圧電圧を第１の降圧出力ノードに出力する
第１の降圧回路と、 前記第１の降圧出力ノードから動作電源が供給される前
記ダイナミック型ランダムアクセスメモリ内の第１の回
路と、 前記第１の降圧回路とは異なる電流出力能力を持ち、前
記外部電源電圧が供給され、前記第１の電圧ノードの電
圧よりも低い第２の降圧電圧を第２の降圧出力ノードに
出力する第２の降圧回路と、 前記第２の降圧出力ノードから動作電源が供給され、前
記第１の回路とは異なる前記ダイナミック型ランダムア
クセスメモリ内の第２の回路とを具備することを特徴と
する半導体集積回路。 - 【請求項１９】 請求項１７または１８記載の半導体集
積回路において、 前記第２の降圧回路は、前記第１の降圧回路よりも駆動
能力が低く、 前記第２の回路は、ローアドレスストローブ信号ＲＡＳ
が入力するＲＡＳ入力バッファであることを特徴とする
半導体集積回路。 - 【請求項２０】 請求項１７記載の半導体集積回路にお
いて、 前記第２のＮチャネルＭＯＳトランジスタのサイズは前
記第１のＮチャネルＭＯＳトランジスタのサイズよりも
小さく、前記第２の降圧出力ノードと接地電位の間に電
流リーク回路をさらに具備することを特徴とする半導体
集積回路。 - 【請求項２１】 請求項２０記載の半導体集積回路にお
いて、 前記第１のＮチャネルＭＯＳトランジスタおよび第２の
ＮチャネルＭＯＳトランジスタはそれぞれ複数個の単位
トランジスタに分割されており、各単位トランジスタの
サイズがそれぞれ等しいことを特徴とする半導体集積回
路。 - 【請求項２２】 請求項２０または２１記載の半導体集
積回路において、 前記第２の回路は、ローアドレスストローブ信号ＲＡＳ
が入力するＲＡＳ入力バッファであり、前記電流リーク
回路は、前記ＲＡＳ入力バッファの入力信号に関連して
電流リーク量が制御されることを特徴とする半導体集積
回路。 - 【請求項２３】 請求項２２記載の半導体集積回路にお
いて、 前記電流リーク回路は、前記第２の降圧出力ノードと接
地電位の間にドレイン・ソース間が接続され、ゲートに
制御信号が印加される第３のＮチャネルＭＯＳトランジ
スタであることを特徴とする半導体集積回路。 - 【請求項２４】 請求項２３記載の半導体集積回路にお
いて、 前記制御信号は、前記ＲＡＳ入力バッファの入力信号に
関連して供給が制御されるクロック信号であることを特
徴とする半導体集積回路。 - 【請求項２５】 請求項２４記載の半導体集積回路にお
いて、 前記制御信号は、リフレッシュ系信号であることを特徴
とする半導体集積回路。 - 【請求項２６】 請求項２３記載の半導体集積回路にお
いて、前記制御信号は、前記ＲＡＳ入力バッファの入力
信号とは非同期の一定周期を有するクロック信号である
ことを特徴とする半導体集積回路。 - 【請求項２７】 請求項２６記載の半導体集積回路にお
いて、 前記クロック信号は、半導体集積回路の基板バイアス電
位を発生するための基板バイアス発生回路で使用される
クロック信号が分周された信号であることを特徴とする
半導体集積回路。 - 【請求項２８】 請求項２０または２１記載の半導体集
積回路において、 前記第２の回路は、ローアドレスストローブ信号ＲＡＳ
が入力するＲＡＳ入力バッファであり、前記電流リーク
回路は、前記第２の降圧出力ノードと接地電位の間に接
続された抵抗素子であることを特徴とする半導体集積回
路。 - 【請求項２９】 請求項２０または２１記載の半導体集
積回路において、前記電流リーク回路は、前記第２の降
圧出力ノードと接地電位の間に電流リーク特性が異なる
複数の経路が形成され、前記複数の経路が半導体集積回
路の動作モード別に応じて制御されることを特徴とする
半導体集積回路。 - 【請求項３０】 請求項２９記載の半導体集積回路にお
いて、 前記電流リーク回路は、前記第２の降圧出力ノードと接
地電位の間にドレイン・ソース間が接続され、第１の制
御信号によりゲート駆動される第３のＮチャネルＭＯＳ
トランジスタと、前記第２の降圧出力ノードと接地電位
の間にドレイン・ソース間が接続され、第２の制御信号
によりゲート駆動される第４のＮチャネルＭＯＳトラン
ジスタとを具備することを特徴とする半導体集積回路。 - 【請求項３１】 請求項３０記載の半導体集積回路にお
いて、 前記第１の制御信号および第２の制御信号は、それぞれ
前記ＲＡＳ入力バッファの入力信号に関連して択一的に
供給されるクロック信号であることを特徴とする半導体
集積回路。 - 【請求項３２】 請求項３１記載の半導体集積回路にお
いて、 前記第１の制御信号はリフレッシュ系信号であり、前記
第２の制御信号は前記ＲＡＳ入力バッファの入力信号の
アクティブ期間に供給されることを特徴とする半導体集
積回路。 - 【請求項３３】 ダイナミック型メモリセルが行列状に
配列されたメモリセルアレイと、 外部から電源電圧が印加される電源端子と、 クロック信号を発生するクロック信号発生回路と、 前記クロック信号を使用して基板バイアス電位を発生す
る基板バイアス発生回路と、 外部からローアドレスストローブ信号ＲＡＳが入力する
ＲＡＳ入力バッファと、 外部からカラムドレスストローブ信号ＣＡＳが入力する
ＣＡＳ入力バッファと、 前記メモリセルアレイのリフレッシュ動作を制御するた
めのリフレッシュ制御回路と、 リフレッシュ用アドレス信号を発生するリフレッシュカ
ウンタと、 ローアドレス信号または前記リフレッシュカウンタの出
力信号をデコードし、前記メモリセルアレイのロウ選択
を行うロウデコーダと、 前記メモリセルアレイからの読み出し電位を検知するセ
ンスアンプと、 カラムアドレス信号をデコードするカラムデコーダと、 前記カラムデコーダの出力信号により制御され、前記メ
モリセルアレイのカラム選択を行うカラム選択回路と、 前記カラム選択回路により選択されるカラムとの間でデ
ータの入／出力を行う入／出力バッファと、 前記電源端子に入力する電源電圧を降圧して内部電源電
圧を生成する降圧回路とを具備するダイナミック型ラン
ダムアクセスメモリを形成する半導体集積回路におい
て、 前記降圧回路は、 前記電源電圧を降圧して第１の降圧電圧を生成し、前記
ＲＡＳ入力バッファ以外の所定の回路の動作電源として
供給する第１の降圧回路と、 前記電源電圧を降圧して第２の降圧電圧を生成し、前記
ＲＡＳ入力バッファの動作電源として供給する第２の降
圧回路とを具備することを特徴とする半導体集積回路。
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