JP3904282B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における基板バックバイアス電圧発生回路等の内部電圧発生回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
基板バックバイアス電圧及び内部昇圧電圧を形成するポンピング回路を備えたダイナミック型ＲＡＭに関しては、例えば、特開平３−２１４６６９号公報がある。この公報の基板バックバイアス電圧と昇圧電圧をそれぞれ発生させるポンピング回路（チャージポンプ回路）は、メイン回路とサブ回路からなりサブ回路はリーク電流等を補う程度の小さな電流供給能力しか持たないようにされる。
【０００３】
【発明が解決しようとする課題】
上記のような内部電圧発生回路では、内部電圧の安定化のためにレベル検出回路を設けて、基板電圧又は昇圧電圧が所望の電圧になるように上記チャージポンプ回路の動作を制御するものである。しかしながら、上記のようなレベル検出回路を設けると、そこに流れる電流によって上記基板電圧又は昇圧電圧を絶対値的に低下させてしまい、その分上記チャージポンプ回路を余分に動作させることが必要となって消費電流を増大させてしまうという問題を有する。
【０００４】
この発明の目的は、低消費電力化と動作の安定化とを実現した内部電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で低消費電力化と動作の安定化とを実現した内部電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１の周期的なパルスを整流してチャージポンプ回路により内部電圧を形成し、上記内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路を設け、その検出信号に応じて上記内部電圧が所望のレベルになるように制御回路で上記チャージポンプ回路を制御するとともに、上記レベル検出回路の電流経路に第２の周期的なパルスによりスイッチ制御されるスイッチ素子を挿入する。
【０００６】
【発明の実施の形態】
図１には、この発明に係る基板バックバイアス電圧発生回路の一実施例のブロック図が示されている。この基板バックバイアス電圧発生回路は、特に制限されないが、後述するようなダイナミック型ＲＡＭのメモリアレイが形成されるＰ型ウェル領域又はＰ型基板に負電圧にされたバックバイアス電圧ＶＢＢを供給するものであり、上記ダイナミック型ＲＡＭを構成する他の回路ブロックとともに、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上において形成される。
【０００７】
発振回路（ＯＳＣ１）１は、特に制限されないが、約１００ＫＨｚ程度の比較的低い周波数で発振動作を行う。このような低周波数の発振パルスＳＬＯＳＣは、１パルス発生回路２に供給される。１パルス発生回路２においては、上記低周波数のパルスＳＬＯＳＣの一方のレベルから他方のレベルへの変化タイミングに同期して、そのパルス幅を約１／１００のように小さくした１パルスＳＥＬＦＯＳＣを発生させる。上記１パルスＳＥＬＦＯＳＣは、ＯＳＣ起動信号コントロール回路３に供給される。
【０００８】
ＯＳＣ起動信号コントロール回路３は、上記１パルスＳＥＬＦＯＳＣと、ＶＢＢレベルセンサ５からのレベル検出信号ＤＥＴＡとを受け、制御信号ＬＤＲＤＬを発生させる。この信号ＬＤＲＤＬ信号と上記ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡとは、ＯＳＣ制御回路４に供給される。ＯＳＣ制御回路４では、上記信号ＬＤＲＤＬにより上記ＶＢＢレベルセンサ５を動作状態にさせる信号ＤＥＴＳＷを発生させる。
【０００９】
上記信号ＤＥＴＳＷにより上記ＶＢＢレベルセンサ５が動作状態にされ、そのレベル検出信号ＤＥＴＡがＶＢＢの設定値に対して絶対値的に小さいと判定されたレベルなら、ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生して発振回路（ＯＳＣ２）６を動作状態にさせる。この結果、チャージポンプ回路７に対して、発振パルスＯＳＣとその反転信号ＯＳＣＢが供給され、基板電圧ＶＢＢから電流を引き抜いて負電位方向に変化させる。もしも、上記信号ＤＥＴＳＷにより動作状態にされたＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが基板電圧ＶＢＢの設定値に対して絶対値的に大きいと判定されたレベルであるなら、ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生しない。つまり、上記のように発振回路１の発振パルスにより一定周期によりＶＢＢレベルサンサを動作状態にしても、基板電圧ＶＢＢが所望電位であるなら上記チャージポンプ回路７を動作させない。
【００１０】
この実施例においては、上記ＯＳＣ起動信号コントロール回路３において、ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡがＶＢＢの設定値に対して絶対値的に小さいと判定されたレベルであるなら、上記１パルス発生回路２で形成されたパルスＳＥＬＦＯＳＣに代わって、信号ＬＤＲＤＬをハイレベルに維持し、上記ＶＢＢレベルセンサ５を動作状態にさせる信号ＤＥＴＡが継続して形成されるようにする。つまり、ＯＳＣ起動信号コントロール回路３、ＯＳＣ制御回路４及びＶＢＢレベルセンサ５により帰還ループを構成して、上記ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡがＶＢＢの設定値に対して絶対値的に大きいと判定されるまでラッチ状態にさせる。
【００１１】
このような制御信号のラッチループを設けることにより、ＶＢＢレベルセンサ５が動作状態になって、そのレベル検出信号ＤＥＴＡが上記のようにＶＢＢの設定値に対して絶対値的に小さいと判定されたレベルであるなら所望のＶＢＢレベルに到達するまで発振回路（ＯＳＣ２）６を介してチャージポンプ回路７を動作状態にするものである。このため、発振回路（ＯＳＣ２）６によりパルスＯＳＣとＯＳＣＢが発生される毎に、チャージポンプ動作が行われて基板電圧ＶＢＢの引抜きが行われる。そして、ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが上記のように基板ＶＢＢの設定値に到達したなら、ＯＳＣ起動信号コントロール回路３の出力信号ＬＤＲＤＬが変化し、ＯＳＣ制御回路４を通して信号ＤＥＴＳＷが変化してＶＢＢレベルセンサ５の動作を非動作状態にする共に、発振回路（ＯＳＣ２）６の発振動作も停止させる。
【００１２】
上記信号ＤＥＴＳＷによりＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡは強制的に上記のようにＶＢＢの設定値に対して絶対値的に到達した場合と同一のレベルにされる。この結果、１パルス発生回路２の出力パルスＳＥＬＦＯＳＣが到来する次のタイミングまでの間においては、かかる信号ＳＥＬＦＯＳＣのレベルにより、上記信号ＬＤＲＤＬにより上記ＯＳＣ制御回路４を制御して、信号ＤＥＴＳＷ及びＶＢＯＳＣＳＷを上記の状態に維持させる。つまり、ＶＢＢレベルセンサ５は非動作状態にされ、発振回路（ＯＳＣ２）６とチャージポンプ回路７とは非動作状態にされる。
【００１３】
上記のようにＶＢＢレベルセンサ５及びチャージポンプ回路７が非動作状態にされると、基板電圧ＶＢＢには電流経路が無くなり、低消費電流動作になる反面、他の電源線との容量カップリングにより電位変動が生じ易いという問題が生じる。そこで、リーク電流回路９が設けられる。このリーク電流回路９は、基板電圧ＶＢＢと適当な電源端子との間に挿入されて微小な電流を流すようにされる。このリーク電流値は、上記ＶＢＢレベルセンサ５が動作状態のときに基板に流れる電流に比べて小さく、かつ、上記電位変動を低減させるに必要な電流値に設定される。
【００１４】
特に制限されないが、リーク電流回路９は、上記のように基板電位ＶＢＢがフローティング状態にされたときの容量カップリングによる電位変動を低減させる目的で設けられるものであるため、上記ＶＢＢレベルセンサ５の制御信号ＤＥＴＡにより、ＶＢＢレベルセンサ５と相補的に動作させられる。つまり、信号ＤＥＴＡによりＶＢＢレベルセンサ５が動作状態にされるとき、リーク電流回路９は非動作状態にされ、ＶＢＢレベルセンサ５が非動作状態にされるとき、リーク電流回路９は動作状態にされる。
【００１５】
基準電圧発生回路（ＶＲＥＦ−Ｇ）８は、エミッタ面積の異なる２つのトランジスタに同じ電流を流して、そのエミッタ電流密度に対応したベース，エミッタ間電圧差を利用した定電圧ＶＲＥＦを形成する。この定電圧ＶＲＥＦは、上記ＶＢＢレベルセンサに供給され、この定電圧ＶＲＥＦを利用して形成された定電流を上記ＶＢＢレベルセンサ５のＶＢＢ電位検出用の電流経路及びその検出信号を増幅する増幅回路のバイアス電流とする。このような定電流を用いることにより、ＶＢＢレベルセンサ５を低消費電力でしかも安定的に動作させることができる。特に制限されないが、この定電圧ＶＲＥＦは、上記リーク電流回路９のリーク電流を設定するための定電圧としても利用できるものである。
【００１６】
図２には、この発明に係る基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図が示されている。前記のような発振回路（ＯＳＣ１）により発振パルスＳＬＯＳＣを形成する。この発振パルスＳＬＯＳＣは、その１周期Ｔが約１０μｓ（約１００ＫＨｚ）程度の低い周波数となるように設定される。前記のような１パルス発生回路２においては、上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化するタイミングにおいて、パルス幅ＰＷが約０．１μｓ程度のパルスを発生させる。これにより、上記１パルス発生回路２において、上記発振パルスＳＬＯＳＣの１周期に対して約１／１００程度に小さくされたパルスＳＥＬＦＯＳＣを発生させるものである。
【００１７】
制御回路において、上記パルスＳＥＬＦＯＳＣに対応した制御信号ＤＥＴＳＷを発生させる。この制御信号ＤＥＴＳＷのハイレベル期間にＶＢＢレベルセンサをＯＮ状態（動作状態）にし、ＶＢＢリーク回路をＯＦＦ状態（非動作状態）にさせる。つまり、この実施例では、上記ＤＥＴＳＷがハイレベル期間だけ、前記のようなＶＢＢレベルセンサ５が動作状態にされ、その検出信号に対応して前記のような発振回路（ＯＳＣ２）６及びチャージポンプ回路７を制御する。
【００１８】
すなわち、ＶＢＢレベルセンサ５により、基板電圧ＶＢＢが設定値に対して絶対値的に小さいと判定されたなら、その検出信号により上記発振回路６を動作させてチャージポンプ回路７により基板電圧ＶＢＢを負方向に大きくさせる。したがって、この実施例では、上記制御信号ＤＥＴＳＷがハイレベルの期間において、基板電圧ＶＢＢが設定値になるように発振回路（ＯＳＣ２）６の発振周波数及びチャージポンプ回路７の電流供給能力が設定される。上記チャージポンプ回路７の動作によって、基板電圧ＶＢＢが設定値に対して絶対値的に大きいと判定されたなら、上記発振回路６が非動作状態にされる。もしも、上記制御信号ＤＥＴＳＷがハイレベルに変化したときに、基板電圧ＶＢＢがＶＢＢの設定値であると判定されたレベルであるなら、上記発振回路６は非動作状態のままとなり、チャージポンプ回路７は動作しないことはいうまでもない。
【００１９】
上記のような構成により、ＶＢＢレベルセンサや発振回路ＯＳＣ２及びチャヒジポンプ回路が動作する期間は、上記パルスＳＥＬＦＯＳＣのパルス幅ＰＷに対応して、大幅に小さくすることができる。従来のようにＶＢＢレベルセンサを定常的に動作させる方式に比べ、同じ回路構成のＶＢＢレベルセンサを用いた場合で比較すると、消費電流を１／１００に低減させることができる。
【００２０】
図３には、上記図１に示した基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図が示されている。前記の発振回路（ＯＳＣ１）により発振パルスＳＬＯＳＣが形成される。この発振パルスＳＬＯＳＣは、特に制限されないが、前記同様に１周期Ｔが約１０μｓ（約１００ＫＨｚ）程度の低い周波数となるように設定される。前記１パルス発生回路２においては、上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化するタイミングにおいて、パルス幅ＰＷが約０．１μｓ程度のパルスを発生させる。
【００２１】
前記のようにＯＳＣ起動信号コントロール回路３においては、上記１パルスＳＥＬＦＯＳＣのロウレベルにより制御信号ＬＤＲＤＬを発生させ、ＯＳＣ制御回路４においては、上記信号ＬＤＲＤＬにより信号ＤＥＴＳＷをハイレベルに変化せる。この信号ＤＥＴＳＷのハイレベルにより上記ＶＢＢレベルセンサ５が動作状態にされ、基板電圧ＶＢＢが設定値ＶＬＴに対して絶対値的に小さいと判定されたなら、検出信号ＤＥＴＡをハイレベルにし、上記１パルスＳＥＬＦＯＳＣのロウレベルに代わって制御信号ＬＤＲＤＬを発生させ、ＯＳＣ制御回路４の信号ＤＥＴＳＷをハイレベルに維持させる。つまり、上記１パルスＳＥＬＦＯＳＣがハイレベルに復帰しても、検出信号ＤＥＴＡがハイレベルなら上記信号ＤＥＴＳＷをハイレベルのままに維持させてＶＢＢレベルセンサ５を動作状態とする。
【００２２】
上記ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生して発振回路（ＯＳＣ２）６を動作状態にさせる。この結果、チャージポンプ回路７に対して、発振パルスＯＳＣとその反転信号ＯＳＣＢが供給され、基板電圧ＶＢＢから電流を引き抜いてその電圧を負電位方向に変化させる。もしも、上記信号ＤＥＴＳＷにより動作状態にされたＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが設定値ＶＬＴに対して絶対値的に大きいと判定されたなら、ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生しない。つまり、上記のように発振回路１の発振パルスにより一定周期によりＶＢＢレベルセンサ５を動作状態にしても、基板電圧ＶＢＢが所望電位であるなら上記チャージポンプ回路７を動作させない。そして、上記１パルスＳＥＬＦＯＳＣがハイレベルに復帰した時点でＶＢＢレベルセンサ５も非動作状態にされる。
【００２３】
この実施例においては、上記ＯＳＣ起動信号コントロール回路３において、ＶＢＢレベルセンサ５が基板電圧ＶＢＢが設定値ＶＬＴに対して絶対値的に小さいと判定したなら、レベル検出信号ＤＥＴＡのハイレベルにより上記１パルス発生回路２で形成されたパルスＳＥＬＦＯＳＣに代わって、信号ＬＤＲＤＬをハイレベルに維持しており、上記ＶＢＢレベルセンサ５を動作状態にさせる信号ＤＥＴＡが継続して形成されいる。したがって、基板電圧ＶＢＢが設定値ＶＬＴに到達するまでまでＶＢＢレベルセンサ５がＶＢＢ電位を監視し、発振回路（ＯＳＣ２）６を介してチャージポンプ回路７を動作状態にするものである。このため、発振回路（ＯＳＣ２）６によりパルスＯＳＣとＯＳＣＢが発生される毎に、チャージポンプ動作が行われて基板電圧ＶＢＢの引抜きが行われて設定値ＶＬＴに到達するものとなる。
【００２４】
上記基板電圧ＶＢＢが設定値ＶＬＴに到達したならレベル検出信号ＤＥＴＡがハイレベルからロウレベルに変化して、上記ＯＳＣ起動信号コントロール回路３の出力信号ＬＤＲＤＬを変化させてＯＳＣ制御回路４の出力信号ＤＥＴＳＷをロウレベルにさせる。この結果、ＶＢＢレベルセンサ５の動作を非動作状態にする共に、発振回路（ＯＳＣ２）６の発振動作も停止させるものである。上記のようなレベル検出時点から、上記発振回路（ＯＳＣ２）６が停止させられるまでの時間遅延だけ、チャージポンプ回路７ではチャージポンプ動作を行うので、基板電圧ＶＢＢは設定値よりも若干絶対値的に大きくされる。また、ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡがロウレベルに変化すると、ＶＢＢレベルセンサ５の動作そのものが非動作状態にされる。ＶＢＢレベルセンサ５においては、レベル設定値ＶＬＴに格別のヒステリシス特性を持たせる必要はない。このため、上記のようなＶＢＢレベルセンサ５の回路の簡素化ができるものとなる。
【００２５】
上記信号ＤＥＴＳＷによりＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡは強制的に上記のようにＶＢＢの設定値に対して絶対値的に到達した場合と同一のレベルにされる。この結果、１パルス発生回路２の出力パルスＳＥＬＦＯＳＣが到来する次のタイミングまでの間においては、かかる信号ＳＥＬＦＯＳＣのレベルにより、上記信号ＬＤＲＤＬにより上記ＯＳＣ制御回路４を制御して、信号ＤＥＴＳＷ及びＶＢＯＳＣＳＷを上記の状態に維持させる。つまり、ＶＢＢレベルセンサ５は非動作状態にされ、発振回路（ＯＳＣ２）６とチャージポンプ回路７とは非動作状態にされる。
【００２６】
上記のようにＶＢＢレベルセンサ５及びチャージポンプ回路７が非動作状態にされると、基板電圧ＶＢＢには電流経路が無くなり、低消費電流動作になる反面、他の電源線との容量カップリングにより電位変動が生じ易いという問題が生じる。そこで、上記信号ＤＥＴＳＷのハイレベルによりＶＢＢレベルセンサ５が動作状態のときにはリーク電流回路９をＯＦＦ状態（非動作状態）にするが、上記信号信号ＤＥＴＳＷのロウレベルによりＶＢＢレベルセンサ５が非動作状態にされて、基板電圧ＶＢＢに電流経路が無くなったときには上記リーク電流回路９をＯＮ状態（動作状態）にするものである。
【００２７】
図４には、上記１パルス発生回路２とＯＳＣ起動信号コントロール回路３及びＯＳＣ制御回路４の一実施例の回路図が示されている。以下の説明において、ＭＯＳＦＥＴＱ１、Ｑ４のようにチャンネル部分に矢印を付したＭＯＳＦＥＴは、Ｐチャンネル型を示している。これに対してＭＯＳＦＥＴＱ２のようにチャンネル部分に何も付してないのはＮチャンネル型を示すものである。
【００２８】
１パルス発生回路２においては、前記のような低い周波数にされた発振パルスＳＬＯＳＣに同期し、そのパルス幅が小さくされた１パルスＳＥＬＦＯＳＣを形成するために、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路、及びＰチャンネル型ＭＯＳＦＥＴＱ４とＱ５に定電流ＭＯＳＦＥＴＱ６を負荷とするインバータ回路とを縦列接続して遅延回路を構成する。上記ＣＭＯＳインバータ回路での遅延時間を長くするために、Ｎチャンネル型ＭＯＳＦＥＴＱ２と回路の接地電位との間に定電流ＭＯＳＦＥＴＱ３が設けられる。上記定電流動作を行うＭＯＳＦＥＴＱ３とＱ６は、ゲート，ソース間に定電圧ＶＳＮが印加される。
【００２９】
上記ＭＯＳＦＥＴＱ３及びＱ６で形成される定電流の電流値は、上記定電圧ＶＳＮを形成する電流ミラー回路に流す電流値又は電流ミラー回路を構成するＭＯＳＦＥＴのサイズ比により極て小さく設定される。これにより、ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳインバータ回路においては、次段のＭＯＳＦＥＴＱ４、Ｑ５の入力容量等からなる負荷容量のディスチャージが遅くされる。したがって、その入力信号がロウレベルからハイレベルに変化したときに出力信号がハイレベルからロウレベルに変化するときの遅延時間が長くされる。次段のインバータ回路では、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＱ５が直列形成に接続されることより、負荷容量のチャージアップ動作及び定電流ＭＯＳＦＥＴＱ６による負荷容量のディスチャージ動作が遅くされる。
【００３０】
上記のような遅延回路には、上記発振パルスＳＬＯＳＣがインバータ回路Ｎ１を介して反転されて入力される。このインバータ回路Ｎ１の出力信号は、上記遅延回路に供給されるともに、ナンドゲート回路Ｇ１の一方の入力に供給される。このナンドゲート回路Ｇ１の他方の入力には、上記遅延回路の遅延信号が供給される。ナンドゲート回路Ｇ１の出力には、インバータ回路Ｎ２が設けられており、上記ナンドゲート回路Ｇ１とインバータ回路Ｎ２によりアンドゲート動作が行われる。上記発振パルスＳＬＯＳＣは、出力部に設けられたノアゲート回路Ｇ２の一方の入力に供給される。このノアゲート回路Ｇ２の他方のには、上記インバータ回路Ｎ２の出力信号が供給される。上記ノアゲート回路Ｇ２の出力には、インバータ回路Ｎ３が設けられる。したがって、上記ノアゲート回路Ｇ２とインバータ回路Ｎ３とによりオアゲート動作が行われる。
【００３１】
この実施例においては、発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化に対応して、出力信号ＳＥＬＦＯＳＣがロウレベルにされる。つまり、発振パルスＳＬＯＳＣがハイレベルのときには、ナンドゲート回路Ｇ１の入力信号が共にロウレベルになってロウレベルの出力信号を形成しているで、上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化したタイミングで、上記出力部のオアゲート動作によって出力信号ＳＥＬＦＯＳＣがロウレベルにされる。
【００３２】
上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化すると、インバータ回路Ｎ１の出力信号がロウレベルからハイレベルに変化するが、上記ＭＯＳＦＥＴＱ１〜Ｑ６による遅延回路の遅延時間だけ、ナンドゲート回路Ｇ１の他方の入力はロウレベルを維持するので、インバータ回路Ｎ２の出力信号はロウレベルのままにされる。上記遅延時間が経過すると、ナンドゲート回路Ｇ１の入力信号が共にハイレベルとなり、インバータ回路Ｎ２の出力信号をロウレベルからハイレベルに変化させる。これにより、上記出力信号ＳＥＬＦＯＳＣもロウレベルからハイレベルに変化する。したがって、上記遅延回路と上記ゲート回路Ｇ１及びインバータ回路Ｎ２による信号伝播遅延時間に対応して、出力信号ＳＥＬＦＯＳＣもロウレベル期間が設定される。
【００３３】
ＯＳＣ起動信号コントロール回路３は、インバータ回路Ｎ４、ナンドゲート回路Ｇ３及びＧ４から構成される。インバータ回路Ｎ４は、入力にロウレベルが供給されて定常的にハイレベルの出力信号を形成し、ナンドゲート回路Ｇ３の一方の入力に供給している。この構成に代え、ナンドゲート回路Ｇ３の一方の入力に電源電圧のようなハイレベルを供給する構成であってもよい。上記ナンドゲート回路Ｇ３の他方の入力には、ＶＢＢレベルサンサのレベル検出信号ＤＥＴＡが供給されている。このナンドゲート回路Ｇ３の出力信号は、ナンドゲート回路Ｇ４の一方の入力に供給される。このナンドゲート回路Ｇ４の他方の入力には、上記信号ＳＥＬＦＯＳＣが供給されており、その出力端子からＯＳＣ制御回路４に供給される制御信号ＬＤＲＤＬが形成される。
【００３４】
上記ＯＳＣ起動信号コントロール回路３においては、後述するようにＶＢＢレベルセンサが非動作状態のときには、強制的に基板電圧ＶＢＢが設定値ＶＬＴに到達したものと同じロウレベルにされているので、それに対応してナンドゲート回路Ｇ３の出力信号がハイレベルにされている。したがって、１パルス発生回路２からの信号ＳＥＬＦＯＳＣがロウレベルにされると、それに同期してハイレベルに変化させられる制御信号ＬＤＲＤＬを発生させる。もしも、ＶＢＢレベルセンサ５からのレベル検出信号ＤＡＴＡが、設定値ＶＬＴ以下を示すハイレベルであるときには、上記ナンドゲート回路Ｇ３がロウレベルに変化し、例え上記の遅延回路等により設定された時間が経過して上記１パルス発生回路２からの信号ＳＥＬＦＯＳＣがハイレベルに復帰しても制御信号ＬＤＲＤＬをハイレベルに維持させるものである。このような切り替えによって、ＶＢＢレベルセンサ５の出力信号に対応したループが形成されて、基板電圧ＶＢＢが設定値に到達するまでの間上記のようなラッチ動作が行われる。
【００３５】
ＯＳＣ制御回路４は、ノアゲート回路Ｇ５、Ｇ６及びナンドゲート回路Ｇ７とインバータ回路Ｎ５から構成される。ノアゲート回路Ｇ５とＧ６の一方の入力には、ロウレベルが定常的に供給される。上記ノアゲート回路Ｇ５の他方の入力には、上記制御信号ＬＤＲＤＬが供給される。上記ノアゲート回路Ｇ５の出力信号はノアゲート回路Ｇ６の他方の入力に供給される。このノアゲート回路Ｇ６の出力端子からＶＢＢレベルセンサ５の動作を制御する信号ＤＥＴＳＷが形成される。また、上記ノアゲート回路Ｇ６の出力信号は、ナンドゲート回路Ｇ７の一方の入力に供給され、他方の入力には上記ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが供給される。ナンドゲート回路Ｇ７の出力信号はインバータ回路Ｎ５を通して出力され、発振回路（ＯＳＣ２）６を制御する制御信号ＶＢＯＳＣＳＷが形成される。
【００３６】
ＯＳＣ制御回路４においては、信号ＬＤＲＤＬがハイレベルに変化すると、ノアゲート回路Ｇ５の出力信号がロウレベルにされ、ノアゲート回路Ｇ６の出力信号がハイレベルにされる。上記ノアゲート回路Ｇ５とＧ６は、実質的にインバータ回路としての動作を行うものである。ノアゲート回路Ｇ６の出力信号ＤＥＴＳＷのハイレベルにより、ＶＢＢレベルセンサ５が動作状態にされて、レベル検出信号ＤＥＴＡがロウレベルのままであるとき、言い換えるなら、基板電圧ＶＢＢが設定値ＶＬＴよりも絶対値的に大きいときには、ナンドゲート回路Ｇ７の出力信号がハイレベルのままとなり、信号ＶＢＯＳＣＳＷはロウレベルのままとなって発振回路（ＯＳＣ２）６が発振動作を行わないのでチャージポンプ回路７も非動作状態のままとなる。このときには、上記１パルス発生回路２の１パルスＳＥＬＦＯＳＣがハイレベルに復帰すると、信号ＬＤＲＤＬもロウレベルとなって、ＯＳＣ制御回路４では信号ＤＥＴＳＷをロウレベルにしてＶＢＢレベルセンサ５を非動作状態にするものである。
【００３７】
ＶＢＢレベルセンサ５が動作状態にされて、レベル検出信号ＤＥＴＡがハイレベルに変化すると、言い換えるなら、基板電圧ＶＢＢが設定値ＶＬＴよりも絶対値的に小さいと判定されたときには、ナンドゲート回路Ｇ７の出力信号がロウレベルに変化して、信号ＶＢＯＳＣＳＷをハイレベルにする。これにより、発振回路（ＯＳＣ２）６を発振状態にするのでチャージポンプ回路７がその発振パルスを整流して基板電圧ＶＢＢを負方向に引き抜く。このときには、上記１パルス発生回路２の１パルスＳＥＬＦＯＳＣがハイレベルに復帰しても、上記のようにレベル検出信号ＤＥＴＡのハイレベルにより信号ＬＤＲＤＬがハイレベルを維持し、ＯＳＣ制御回路４では信号ＤＥＴＳＷをハイレベルのままにしてＶＢＢレベルセンサ５を動作状態を継続させる。上記チャージポンプ回路７の動作によって基板電圧が低下して、上記設定値ＶＬＴに到達したなら、レベル検出信号ＤＥＴＡがロウレベルに変化し、信号ＬＤＲＤＬをロウレベルに変化させてＯＳＣ制御回路４において信号ＤＥＴＳＷをロウレベルに変化させてＶＢＢレベルセンサ５の動作及び発振回路（ＯＳＣ２）６と上記チャージポンプ回路７の動作を動作を停止させる。
【００３８】
ＯＳＣ制御回路４では、信号伝達経路に遅延回路として動作させられるノアゲート回路Ｇ５，Ｇ６が設けられいること、レベル検出信号ＤＥＴＡに対応して発振回路の動作制御信号ＶＢＯＳＣＳＷを形成するためのナンドゲート回路Ｇ７及びインバータ回路Ｎ５が設けられていることにより、レベル検出信号ＤＥＡＴがハイレベルからロウレベルに変化しても、上記信号伝達経路の遅延時間だけ発振回路（ＯＳＣ２）６が発振動作を継続するので、その間チャージポンプ回路７において負電圧への引き抜きが設定値ＶＬＴに対して大きくされる。このような遅延時間の設定や、上記のようなＶＢＢレベルセンサの間欠動作とによって、ＶＢＢレベルセンサにおいてヒステリシス特性を持たせる必要はない。
【００３９】
図５には、ＶＢＢレベルセンサ５の一実施例の回路図が示されている。後述するような基準電圧発生回路で形成された基準電圧ＶＲＥＦは、Ｎチャンネル型ＭＯＳＦＥＴＱ１０のゲート，ソース間に印加される。このＭＯＳＦＥＴＱ１０により形成された定電流は、Ｐチャンネル型ＭＯＳＦＥＴＱ１１とＱ１２による電流ミラー回路に供給され、ここでＰチャンネル型の定電流ＭＯＳＦＥＴを制御する定電圧ＶＰＯが形成される。
【００４０】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２のドレイン電流は、Ｎチャンネル型ＭＯＳＦＥＴＱ１３とＱ１４からなにく電流ミラー回路に供給され、ここでＮチャンネル型の定電流ＭＯＳＦＥＴを制御する定電圧ＶＳＮが形成される。この定電圧ＶＳＮは、前記図４に示した１パルス発生回路２においても利用される。ＭＯＳＦＥＴＱ１４のドレイン電流は、ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ１５に流れるようにされる。このＭＯＳＦＥＴＱ１５とともに電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１６とＱ２１が設けられ、レベル検出部と、その検出レベルを増幅する増幅回路の動作電流が設定される。
【００４１】
上記ＭＯＳＦＥＴＱ１６のソースは、電源電圧ＶＤＤが印加され、ドレインにはＰチャンネル型のスイッチＭＯＳＦＥＴＱ１７が設けられる。このＭＯＳＦＥＴＱ１７と、回路の接地電位との間には、ゲートに定常的に接地電位が供給されることによって抵抗素子として動作させられるＰチャンネル型ＭＯＳＦＥＴＱ１８が設けられる。このＭＯＳＦＥＴＱ１８は、そのオン抵抗値が大きく設定される。上記ＭＯＳＦＥＴＱ１８には、並列に同様なＰチャンネル型ＭＯＳＦＥＴＱ１９が設けられ、そのドレインと基板電圧ＶＢＢとの間にＮチャンネル型ＭＯＳＦＥＴＱ２０が設けられる。このＭＯＳＦＥＴＱ２０のゲートには、定常的に接地電位が供給される。
【００４２】
Ｎチャンネル型ＭＯＳＦＥＴＱ２０は、そのゲートに回路の接地電位が供給されているので、基板電圧ＶＢＢが与えられたソース電位がそのしきい値電圧以下にされたときにオン状態にされて電流経路を形成する。基板電圧ＶＢＢが低下するのに対応して上記ＭＯＳＦＥＴＱ２０とＰチャンネル型ＭＯＳＦＥＴＱ１９とのコンダクタンス比に対応してＭＯＳＦＥＴＱ１９とＱ２０の接続点の電位も低下する。この検出信号は、ＭＯＳＦＥＴＱ２１〜Ｑ２４からなる増幅回路により増幅される。つまり、Ｐチャンネル型ＭＯＳＦＥＴＱ２１が定電流負荷として作用し、Ｐチャンネル型ＭＯＳＦＥＴＱ２２は間欠動作に伴う動作制御を行う電流スイッチ素子であり、上記接続点の電位がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ２３が増幅素子を構成する。Ｎチャンネル型ＭＯＳＦＥＴＱ２４は、ゲートに電源電圧ＶＤＤが供給されることによって抵抗素子として作用し、上記増幅ＭＯＳＦＥＴＱ２３のソースの負帰還素子として作用する。
【００４３】
上記ＭＯＳＦＥＴＱ１９とＱ２０のコンダクタンス比や、上記増幅回路のロジックスレッショルド電圧との兼ね合いで設定値ＶＬＴが決定され、上記増幅回路の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ２５とＮチャンネル型ＭＯＳＦＥＴＱ２６からなるＣＭＯＳインバータ回路が２値信号にされる。このＣＭＯＳインバータ回路（Ｑ２５とＱ２６）においては、上記増幅回路の出力信号が完全に２値信号を取り得ないために、そのままでは比較的大きな貫通電流が発生してしまう。このような貫通電流を低減させるために、ＭＯＳＦＥＴＱ２６にはＮチャンネル型ＭＯＳＦＥＴＱ２７が設けられる。このＭＯＳＦＥＴＱ２７のゲートには、上記定電圧ＶＳＮが印加されて定電流動作を行うので、Ｐチャンネル型ＭＯＳＦＥＴＱ２５とＮチャンネル型ＭＯＳＦＥＴＱ２６とが共にオン状態にされて、増幅動作を行う際の貫通電流を制限するものである。
【００４４】
上記ＶＢＢレベルセンサの電流経路及び増幅回路の電流経路に設けられたＰチャンネル型のスイッチＭＯＳＦＥＴＱ１７とＱ２２のゲートには、制御信号ＤＥＴＳＷを受けるインバータ回路Ｎ１０の出力信号が供給される。このインバータ回路Ｎ１０の出力信号は、インバータ回路Ｎ１１により反転されて、出力部に設けられたナンドゲート回路Ｇ１０の一方の入力に供給される。このナンドゲート回路Ｇ１０の他方の入力には、上記ＣＭＯＳインバータ回路（Ｑ２５、Ｑ２６）の出力信号が供給される。上記ナンドゲート回路Ｇ１０の出力には、インバータ回路Ｎ１２が設けられ、レベル検出信号ＤＥＴＡが形成される。
【００４５】
制御信号ＤＥＴＳＷがロウレベルのときには、インバータ回路Ｎ１０の出力信号がハイレベルになり、上記スイッチＭＯＳＦＥＴＱ１７とＱ２２をオフ状態にさせる。これにより、ＶＢＢレベルセンサ部や増幅回路には電流が流れない。上記制御信号ＤＥＴＳＷのロウレベルにより、上記インバータ回路Ｎ１０とＮ１１を通した出力信号もロウレベルとなり、出力部に設けられたナンドゲート回路Ｇ１０とインバータ回路Ｎ１２を通してレベル検出信号ＤＥＴＡをロウレベルに固定する。つまり、ＶＢＢレベルセンサが非動作状態のときには、基板電圧ＶＢＢが設定値ＶＬＴ以下であると同様なレベルにレベル検出信号ＤＥＴＡのレベルを制御するものである。
【００４６】
制御信号ＤＥＴＳＷがハイレベルのときには、インバータ回路Ｎ１０の出力信号がロウレベルになり、上記スイッチＭＯＳＦＥＴＱ１７とＱ２２をオン状態にさせる。これにより、ＶＢＢレベルセンサ部や増幅回路が動作状態となり、上記出力部に設けられたナンドゲート回路Ｇ１０の一方の入力がハイレベルにされために、ＶＢＢレベルセンサ部と増幅回路及びＣＭＯＳインバータ回路を通した出力信号に対応した出力信号がレベル検出信号ＤＥＴＡとして出力される。つまり、基板電圧ＶＢＢが設定値ＶＬＴよりも高いとき、言い換えるならば、基板電圧ＶＢＢが絶対値的に目標値よりも小さいときには、ＶＢＢレベルセンサ部の電位が高くなり、増幅回路で反転増幅されて出力信号がロウレベル側となり、それをＣＭＯＳインバータ回路で増幅してハイレベルの２値信号を作りだす。このため、レベル検出信号ＤＥＴＡはハイレベルにされる。
【００４７】
上記レベル検出信号ＤＥＴＡのハイレベルにより、発振回路（ＯＳＣ２）６とチャージポンプ回路７が動作して、基板電圧ＶＢＢを負電位側に引き抜いてた結果、基板電圧ＶＢＢが設定値ＶＬＴよりも低くなると、言い換えるならば、基板電圧ＶＢＢが絶対値的に目標値よりも大きくされると、ＶＢＢレベルセンサ部の電位が低くなり、増幅回路で反転増幅されて出力信号がハイレベル側となり、それをＣＭＯＳインバータ回路で増幅してロウレベルの２値信号を作りだす。このため、レベル検出信号ＤＥＴＡがロウレベルに変化して、上記発振回路６及びチャージポンプ回路７の動作を停止させるものである。
【００４８】
図６には、発振回路（ＯＳＣ２）６とチャージポンプ回路７の一実施例の回路図が示されている。発振回路６は、５段のリングオシレータが利用される。同図では、リングオシレータの初段回路と最終段回路のＭＯＳＦＥＴにのみに回路記号が付されている。初段回路においては、Ｐチャンネル型ＭＯＳＦＥＴＱ３０とＮチャンネル型ＭＯＳＦＥＴＱ３３からなるＣＭＯＳインバータ回路に、ゲートに接地電位が供給されることにより抵抗素子として作用するＰチャンネル型ＭＯＳＦＥＴＱ３１、及びゲートに電源電圧ＶＤＤが印加されることにより抵抗素子として作用するＮチャンネル型ＭＯＳＦＥＴＱ３２が設けられて、次段の入力容量とともに時定数回路を構成する。このような回路が５段リング状態に接続されることより発振回路が構成される。
【００４９】
上記のような発振回路の動作を制御信号ＶＢＯＳＣＳＷに対応して間欠的に行うようにするために、最終段回路の抵抗素子として作用するＮチャンネル型ＭＯＳＦＥＴＱ３６のゲートに制御信号ＶＢＯＳＣＳＷが供給される。その出力端子と電源端子ＶＤＤとの間には、上記制御信号ＶＢＯＳＣＳＷがゲートに印加されたプルアップ用のＰチャンネル型ＭＯＳＦＥＴＱ３８が設けられる。上記リングオシレータの出力部には、波形整形回路を構成するＣＭＯＳインバータ回路Ｎ２０〜Ｎ２３が設けられる。インバータ回路Ｎ２３は、インバータ回路Ｎ２２からの発振パルスＯＳＣに対して、位相反転させた発振パルスＯＳＣＢを形成するために設けられる。
【００５０】
制御信号ＶＢＯＳＣＳＷがロウレベルのときには、上記Ｎチャンネル型ＭＯＳＦＥＴＱ３６がオフ状態にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ３８がオン状態にされる。これにより、最終段回路の出力信号が電源電圧ＶＤＤのようなハイレベルに固定されて、発振動作が停止状態にされる。このときには、発振出力ＯＳＣがロウレベルに、ＯＳＣＢがハイレベルに固定された状態である。制御信号ＶＢＯＳＣＳＷがハイレベルにされると、上記最終段回路のＭＯＳＦＥＴＱ３６がオン状態に、Ｑ３８がオフ状態にされて上記５個のインバータ回路が縦列接続状態になるから発振動作を開始するものとなる。
【００５１】
この実施例のチャージポンプ回路７は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴＱ３９〜Ｑ４６を用いて構成される。これらのＰチャンネル型ＭＯＳＦＥＴはＮ型ウェル領域に形成される。それ故、メモリセルが形成されるＰ型ウェル領域と電気的に分離でき、チャージポンプ動作においてＮ型ウェル領域に少数キャリアが発生することになるので、Ｐ型のウェル領域に形成されるメモリセルに何ら影響を及ぼすことがない。
【００５２】
ＭＯＳ容量を利用して形成されたキャパシタＣ３とＭＯＳＦＥＴＱ４１及びＱ４３により負電圧ＶＢＢを発生させるポンピング回路の基本回路が構成される。キャパシタＣ４とＭＯＳＦＥＴＱ４２及びＱ４４も同様な基本回路であるが、入力されるパルスＯＳＣＯＳＣＢとが互いにそのアクティブレベルが重なり合うことの無い逆相関係にあり、入力パルスに対応して交互に動作して効率の良いチャージポンプ動作を行うようにされる。
【００５３】
ＭＯＳＦＥＴＱ４１とＱ４３は、基本的にはダイオード形態にされてもよいが、このようにすると、そのしきい値電圧分だけレベル損失が生じてしまう。パルス信号ＯＳＣのハイレベルが３．３Ｖのような低電圧であるときには、実質的に動作しなくなる。そこで、ＭＯＳＦＥＴＱ４１は、入力パルスＯＳＣがロウレベルのときにオン状態にされればよいことに着目し、入力パルスと同様なパルスを形成するインバータ回路Ｎ２４とキャパシタＣ１及びスイッチＭＯＳＦＥＴＱ３９を設けて負電圧にされる制御電圧を形成する。これより、レベル損失なくキャパシタＣ３の負電位を基板電圧ＶＢＢ側に伝えることができる。ＭＯＳＦＥＴＱ３９は他方の入力パルスＯＳＣＢによって負電圧を形成するときオン状態にされ、キャパシタＣ１のチャージアップを行う。キャパシタＣ１は、上記ＭＯＳＦＥＴＱ４１の制御電圧を形成するに足る小さなサイズのキャパシタである。
【００５４】
ＭＯＳＦＥＴＱ４３は、バックゲート（チャンネル部分）に他方の入力パルスＯＳＣＢを受ける駆動用インバータ回路Ｎ２７のハイレベルの出力信号を受けることによって早いタイミングでオフ状態にされ、基板電位の引き抜きを効率よくする。同様にＭＯＳＦＥＴＱ４１のバックゲートには、駆動用のインバータ回路Ｎ２６の出力信号が供給されることによって、キャパシタＣ３をチャージアップするときＭＯＳＦＥＴＱ４１を早いタイミングでオフ状態にし、基板電位ＶＢＢのリークを最小にする。他方の入力パルスＯＳＣＢに対応したＭＯＳＦＥＴＱ４２のゲートに供給される制御電圧、ＭＯＳＦＥＴＱ４４とＱ４２のバックゲート電圧も同様な動作を行うようなインバータ回路Ｎ２５及びキャパシタＣ２により形成れるパルス信号及び入力パルスＯＳＣに基づいて形成されるパルス信号が用いられる。
【００５５】
上記ＭＯＳＦＥＴＱ３９とＱ４３（Ｑ４０とＱ４４）ゲート電圧を早いタイミングで引き抜くＭＯＳＦＥＴＱ４５（Ｑ４６）が設けられる。このＭＯＳＦＥＴＱ４５（Ｑ４６）は、ゲートとドレインとが共通接続されてダイオード形態にされるとともに、バックゲートに自身の入力パルスＯＳＣ（ＯＳＣＢ）を受ける駆動用インバータ回路Ｎ２６（Ｎ２７）の出力信号が供給されることにより、ＭＯＳＦＥＴＱ４３（Ｑ４４）と相補的にスイッチ制御される。これにより、入力パルスＯＳＣ（ＯＳＣＢ）に応じて駆動用インバータ回路Ｎ２６（Ｎ２７）の出力信号がロウレベルに変化するときＭＯＳＦＥＴＱ４３（Ｑ４４）がオン状態からオフ状態に切り換わるのをを早くできるから、効率よく基板電位を負電位に引き抜くことができる。
【００５６】
図７には、リーク電流回路９の一実施例の回路図が示されている。この回路は、電源電圧ＶＤＤと基板電圧ＶＢＢの間にＰチャンネル型ＭＯＳＦＥＴＱ５０，Ｑ５１とＮチャンネル型ＭＯＳＦＥＴＱ５２が直列形態に接続される。ＭＯＳＦＥＴＱ５０のゲートには、上記定電圧ＶＰＯが供給されることに応じて、ＭＯＳＦＥＴＱ５０は定電流動作を行う。リーク電流回路は、前記ＶＢＢレベルセンサやチャージポンプ回路が非動作期間において、基板電圧ＶＢＢが他の電源からのカップリングの影響を受けて不安定になるのを防止するものであるから、上記制御信号ＤＥＴＳＷによりＭＯＳＦＥＴＱ５１がスイッチ制御される。つまり、上記ＶＢＢレベルセンサが制御信号ＤＥＴＳＷのロウレベルにより非動作時されるときに上記ＭＯＳＦＥＴＱ５１がオン状態になってリーク電流を流す。
【００５７】
そもそも、ＶＢＢレベルセンサを間欠動作させるのは消費電流を低減させるためであるから、上記リーク電流回路に流れる電流が上記ＶＢＢレベルセンサにおいて基板電圧ＶＢＢに流れる電流と同程度であると、上記ＶＢＢレベルセンサを間欠動作さけたことの意義がなくなってしまう。それ故、リーク電流回路から基板電圧ＶＢＢに流れるリーク電流は、上記ＶＢＢレベルセンサから基板電圧ＶＢＢに流れるレベルセンス電流に比べて大幅に小さくされ、例えば数μＡ程度に設定されるものである。
【００５８】
図８には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている特に制限されないが、メモリアレイは、全体として４個に分けらられる。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。上記半導体チップを長手方向に対して２個ずつに分ける中央部分のうちの一方に、前記図１の回路ブロック１〜９からなる基板バックバイアス電圧発生回路が設けられる。特に制限されないが、この基板バックバイアス電圧発生回路の反対側には、例えば欠陥救済のための冗長回路が設けられる。
【００５９】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。以下、メモリセルアレイは、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７が形成されるものである。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００６０】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。メモリアレイは、上記のように全体として８個に分けられる。半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバ１２が配置される。このメインワードドライバ１２は、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバ１２は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリアレイは、上記メインワード線方向に２Ｋビット、それと直交する図示しない相補ビット線（又はデータ線）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００６１】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。上記分割されたメモリブロック毎にサブワードドライバ１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００６２】
上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリブロックのうち選択すべきメモリセルが含まれる１つのメモリブロックに対応したサブワードドライバ１７において、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００６３】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により 相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。それ故、１つのセンスアンプ１６に接続されるビット線の全体の長さが２倍になるので信号伝達経路としてみるとビット線は８分割されたと見做すことができる。
【００６４】
図９には、上記ダイナミック型ＲＡＭの一実施例の概略素子構造断面図が示されている。同図には、メモリアレイ部とその周辺回路部が簡略化して示されている。メモリアレイ部は、深い深さに形成されたＮ−型のウェル領域ＤＷＥＬＬに形成される。このＤＷＥＬＬには、上記センスアンプやサブワードドライバを構成するメモリアレイに関連する回路のＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）が形成される。ダイナミック型メモリセルが形成される部分は、上記ＤＷＥＬＬに形成されたＰ型ウェル領域ＰＷＥＬＬに形成される。このＰ型ウェル領域には、上記基板バックバイアス電圧発生回路で形成された基板電圧ＶＢＢが供給される。
【００６５】
上記メモリアレイ部が形成されるＤＷＥＬＬには、アドレス選択ＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）や、シェアードスイッチＭＯＳＦＥＴのゲートに、電源電圧ＶＤＤに対して上記ＭＯＳＦＥＴのしきい値電圧分昇圧された昇圧電圧ＶＰＰが印加される。このような昇圧電圧ＶＰＰに対応したレベルの信号が上記ＤＷＥＬＬ内に形成されたＭＯＳＦＥＴを通して出力されるので、それに対応して上記ＤＷＥＬＬに印加されるバイアス電圧も昇圧電圧ＶＰＰのような高い電圧にされる。これに対して、周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴは、Ｐ型の基板ＰＳＵＢに形成される。また、Ｐチャンネル型ＭＯＳＦＥＴは、基板ＰＳＵＢに形成されたＮ−型のウェル領域ＮＷＥＬＬに形成される。上記Ｐ型基板には、回路の接地電位ＶＳＳが供給され、上記ＮＷＥＬＬには電源電圧ＶＤＤが印加される。
【００６６】
上記のように２重ウェル構造にしてメモリセルが形成されるＰ型ウェル領域を、周辺回路を構成するＰ型基板と分離し、上記メモリセルが形成されるＰ型ウェル領域ＰＷＥＬＬのみに負の基板電圧ＶＢＢを印加する構成では、ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴの実効的なしきい値電圧を高くすることにより、ワード線がロウレベルのような非選択レベルにされたときのリーク電流を低減し、記憶キャパシタに保持された情報電荷を保持時間を長くすることができる。一方、周辺回路のＮチャンネル型ＭＯＳＦＥＴは、基板ＰＳＵＢに回路の接地電位ＶＳＳが与えられるものであるから、しきい値電圧が小さく、同じサイズなら流れる電流が大きくなるために動作速度が高速にできる。
【００６７】
上記構成において、メモリセルが形成されるＰ型ウェル領域ＰＷＥＬＬと深い深さのＤＷＥＬＬとはＰＮ接合により電気的に分離されているが、そこには大きな寄生容量が存在する。それ故、前記のように基板バックバイアス電圧発生回路のＶＢＢレベルセンサを間欠動作させた場合、それが非動作状態において昇圧電圧ＶＰＰの変動がＶＢＢの変動として現れてしまという問題が生じる。そこで、前記リーク電流回路が設けられており、上記ＶＢＢの変動を最小に抑えるように作用させることができる。リーク電流回路は、前記のように数μＡ程度の電流しか流さないから、ＶＢＢレベルセンサと必ずしも相補的に動作させる必要はなく、ＶＢＢレベルセンサの間欠動作とは無関係に定常的に動作させるものであってもよい。
【００６８】
図１０には、上記基準電圧発生回路８の一実施例の回路図が示されている。この実施例の基準電圧発生回路は、ＰＮＰトランジスタＴ１とＴ２のエミッタ面積比を異ならせ、それに同じ電流ＩＲが流れるようにしてエミッタ電流密度を異ならせる。これにより、ΔＶＢＥのようなシリコンバンドギャップに対応した定電圧を形成する。上記トランジスタＴ１とＴ２に同じ電流ＩＲを流すようにするために、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１０、ＱＰ１１、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１０とＱＮ１１が設けられる。つまり、トランジスタＴ１のエミッタ電位をＭＯＳＦＥＴＱＮ１０のソース−ゲート、ＭＯＳＦＥＴＱＮ１１のゲート−ソースを介して抵抗Ｒ１の一端に印加し、この抵抗Ｒ１の他端を上記トランジスタＴ２のエミッタに接続する。これにより、抵抗Ｒ１には上記シリコンバンドギャップに対応した定電圧ΔＶＢＥが印加されて定電流ＩＲが流れる。
【００６９】
この定電流ＩＲは、上記ＭＯＳＦＥＴＱＮ１１を通してＰチャンネル型ＭＯＳＦＥＴＱＰ１０〜ＱＰ１２からなる電流ミラー回路とＮチャンネル型ＭＯＳＦＥＴＱＮ１０を介してトランジスタＴ１のエミッタに供給する。また、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１２を通して抵抗Ｒ２に流し、定電圧ＶＲＥＦを得るものである。ただし、上記抵抗Ｒ２の他端には、上記トランジスタＴ２と同じサイズにされたトランジスタＴ３が設けられ温度補償を行うようにされているので、このベース，エミッタ間電圧が加えられるものである。基準電圧発生回路の出力端子にはキャパシタＣが設けられ基準定電圧ＶＲＥＦより安定化させる。このようにして安定化された定電圧ＶＲＥＦを形成してるので、前記ＶＢＢレベルセンサやリーク電流回路等の電流設定を高精度に制御でき、低消費電力化と動作の安定化を図ることができるものである。
【００７０】
図１１には、この発明の他の一実施例の概略ブロック図が示されている。この実施例では、上記ＶＢＢレベルセンサの間欠動作を制御するための発振回路ＯＳＣ１を他の回路にも利用するものである。つまり、発振回路ＯＳＣ１の発振パルスを前記のようなＶＢＢレベルセンサ、制御回路及び発振回路及びチャージポンプ回路からなる基板電圧発生回路ＶＢＢ Ｇｅｎに供給するとともに、昇圧電圧発生回路ＶＰＰ Ｇｅｎと、リフレッシュ制御回路ＳＥＬＦにも供給する。
【００７１】
昇圧電圧発生回路ＶＰＰ Ｇｅｎでは、ダイナミック型ＲＡＭがスタンバイ状態にされたときには、上記発振回路ＯＳＣ１からの低い周波数にされたパルスを整流して昇圧電圧を形成するように利用する。これにより、ＶＰＰ電圧がリーク電流によって低下させられてしまうのを補うような昇圧動作が行われる。ダイナミック型ＲＡＭが動作状態になって、メモリアクセスが開始されると、昇圧電圧発生回路ＶＰＰ Ｇｅｎに含まれる高い周波数にされた発振回路が動作状態にされて上記昇圧動作を行うようにされるものである。リフレッシュ制御回路ＳＥＬＦでは、リフレッシュ動作のためのアドレス更新あるいはリフレッシュ周期を決定するために上記発振回路ＯＳＣ１の発振パルスが形成される。
【００７２】
図１２には、この発明を昇圧電圧発生回路に利用した場合の一実施例のブロック図が示されている。この実施例では、前記のような発振回路ＯＳＣ１で形成された低い周波数のパルスを１パルス発生回路でパルス幅を短くし、それによりＯＳＣ制御信号を介してＶＰＰレベルサンサを起動させる。ＯＳＣ起動回路では、上記起動されたＶＰＰレベルセンサの出力が所望の昇圧電圧以下なら発振回路ＯＳＣ３を動作させて、チャージポンプ回路を動作させて昇圧電圧動作を行うようにする。ＶＰＰレベルセンサにより昇圧電圧ＶＰＰが所望の昇圧電圧に到達したなら上記発振回路ＯＳＣ３の発振動作を停止させる。
【００７３】
特に制限されないが、上記のような昇圧電圧発生回路は、それが形成されたダイナミック型ＲＡＭがスタンバイ状態のときに動作するものとされる。つまり、昇圧電圧発生回路は、ワード線の選択レベル、シェアード選択ＭＯＳＦＥＴの選択レベルを形成するものであるために、メモリアクセスが行われている状態では、ワード線の選択動作等において電位変化が大きくなるために上記のような間欠動作では間に合わない。そこで、メモリアクサス時には別に設けられた発振回路を動作させて、上記チャージポンプ回路を動作させて昇圧電圧を維持するようにすることが現実的である。
【００７４】
図１３には、この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例のブロック図が示されている。この実施例では、２つの発振回路ＨＦＯＳＣとＬＦＯＳＣが設けられる。ＨＦＯＳＣは、発振周波数が比較的高くされており、メモリアクセス時の基板電圧の変動を考慮して、その周波数が高くされる。これに対して、ＬＦＯＳＣは、前記実施例と同様にメモリがスタンバイ状態のときの基板電圧の変動を考慮して、前記のように約１００ＫＨｚのように低い周波数にされる。
【００７５】
上記２つの発振回路ＨＦＯＳＣとＬＦＯＳＣで形成された発振パルスは、ナンドゲート回路Ｇ１１とＧ１２の一方の入力に供給される。上記ナンドゲート回路Ｇ１１の他方の入力には、インバータ回路Ｎ１３を介してモード制御信号ＭＳ（例えばロウアドレスストローブ信号／ＲＡＳ）が供給される。上記ナンドゲート回路Ｇ１２の他方の入力には、上記モード制御信号ＭＳが供給される。
【００７６】
この構成では、メモリアクセスを指示するモード制御信号ＭＳ（ダイナミック型ＲＡＭの例では、ロウアドレスストローブ信号／ＲＡＳ）がロウレベルにされると、上記ナンドゲート回路Ｇ１２の出力信号は、上記発振回路ＬＦＯＳＣからの低い周波数の発振パルスに無関係にハイレベルに固定され、上記ナンドゲート回路Ｇ１１にはインバータ回路Ｎ１３を介してハイレベルの制御信号が供給されるから、上記発振回路ＨＦＯＳＣからの高い周波数の発振パルスを出力させる。これにより、上記２つのナンドゲート回路Ｇ１１とＧ１２の出力信号を受けるナンドゲート回路Ｇ１３からは、上記高い周波数に対応したパルス出力ＯＵＴを形成するものである。このパルスＯＵＴは、前記のような１パルス発生回路に供給されて、前記ＶＢＢレベルセンサの起動信号として利用される。
【００７７】
メモリがスタンバイ状態ではモード制御信号ＭＳ（ダイナミック型ＲＡＭの例では、ロウアドレスストローブ信号／ＲＡＳ）がハイレベルにされ、上記ナンドゲート回路Ｇ１２の出力信号は、上記発振回路ＬＦＯＳＣからの低い周波数の発振パルスを出力する。一方、上記ナンドゲート回路Ｇ１１にはインバータ回路Ｎ１３を介してロウレベルの制御信号が供給されるから、上記発振回路ＨＦＯＳＣからの高い周波数の発振パルスに無関係にハイレベルを出力させる。これにより、上記２つのナンドゲート回路Ｇ１１とＧ１２の出力信号を受けるナンドゲート回路Ｇ１３からは、上記低い周波数に対応したパルス出力ＯＵＴを形成するものである。このパルスＯＵＴは、前記のような１パルス発生回路に供給されて、前記ＶＢＢレベルセンサの起動信号として利用される。
【００７８】
上記のように動作モードに応じて２種類の起動信号を形成することにより、メモリアクセス時の基板電圧と、スタンバイ時の基板電圧とを最適な条件で発生させることができ、基板電圧の安定化と基板バックバイアス電圧発生回路での消費電流を低減させることができるものとなる。
【００７９】
図１４には、この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例のブロック図が示されている。この実施例では、スタンバイ時には上記低い周波数に設定された発振回路ＬＦＯＳＣによる間欠動作が指示され、メモリアクセス時には連続動作が行われるように切り替えられる。つまり、上記発振回路ＬＦＯＳＣで形成された発振パルスは、ナンドゲート回路Ｇ１４の一方の入力に供給される。このナンドゲート回路Ｇ１４の他方の入力には、モード制御信号ＭＳ（ダイナミック型ＲＡＭの例ではロウアドレスストローブ信号ＲＡＳ）が供給される。そして、上記ナンドゲート回路Ｇ１４の出力信号は、インバータ回路Ｎ１４を通して出力信号ＯＵＴとして出力される。
【００８０】
上記構成では、スタンバイ状態では制御信号ＭＳ（／ＲＡＳ）がハイレベルであるために、ナンドゲート回路Ｇ１４がゲートを開いて上記低い周波数のパルスを通しインバータ回路Ｎ１４を介して出力する。このパルスＯＵＴは、前記のような１パルス発生回路に供給されて、前記ＶＢＢレベルセンサの起動信号として利用される。つまり、ＶＢＢレベルセンサの前記のような間欠動作が行われる。これに対して、メモリアクセス時には上記制御信号ＭＳ（／ＲＡＳ）がロウレベルにされる。このため、ナンドゲート回路Ｇ１４は上記低い周波数のパルスに無関係に出力ＯＵＴをハイレベルに固定させる。これにより、上記ＶＢＢレベルセンサの間欠動作が停止される。そして、図示しないが、上記信号ＭＳのロウレベルにより上記ＶＢＢレベルセンサを連続動作させるようにする。
【００８１】
図１５には、この発明に係る基板バックバイアス電圧発生回路の他の一実施例のブロック図が示されている。この実施例では、チャージポンプ回路においてはキャパシタの電荷転送により直流電流を作り出すものであることを利用し、チャージポンプ回路で形成される最大電圧が基板バックバイアス電圧の設定電圧になるように動作電圧を降圧して定電圧化するものである。つまり、外部電源ＶＤＤを降圧電圧回路により降圧し、その降圧された定電圧ＶＬによりパルスの波形整形と駆動回路を構成するインバータ回路Ｎ１５とＮ１６を動作させる。これらのインバータ回路を通して発振パルスＯＳＣを伝えるようにすることにより、ハイレベルの電圧が上記降圧電圧ＶＬに対応したパルスが形成される。
【００８２】
キャパシタＣ５とダイオード形態にされたＭＯＳＦＥＴＱ５０とＱ５１とは、チャージポンプ回路を構成し、上記インバータ回路Ｎ１６の出力信号がハイレベルＶＬのときにキャパシタＣ５にＶＬ−Ｖth（ＶthはＭＯＳＦＥＴＱ５３のしきい値電圧）にチャージアップさせる。インバータ回路Ｎ１６の出力信号がロウレベル（０Ｖ）ときには、キャパシタＣ５から−（ＶＬ−Ｖth）のような負電圧を発生させ、ＭＯＳＦＥＴＱ５４を通して基板ＶＢＢに伝える。このとき、ＭＯＳＦＥＴＱ５４のしきい値電圧Ｖthだけレベル損失が生じるから、基板ＶＢＢ側に伝えられる最大電圧は−（ＶＬ−２Ｖth）にされる。上記チャージポンプ回路の効率を考慮し、基板電圧ＶＢＢの設定電圧値に対して、上記−（ＶＬ−２Ｖth）を若干大きくなるように設計しておけば、上記チャージポンプ回路を連続動作させても上記電圧以下には低下することはない。
【００８３】
この実施例の基板バックバイアス電圧発生回路では、ＶＢＢレベルセンサが不要になるものである。ＶＢＢレベルセンサは、基板電圧を一定化させるものであるが、別の観点からはチャージポンプ回路において基板電圧ＶＢＢが設定値よりも絶対値的に大きくならないようにするものであるとみることができる。つまり、ＶＢＢレベルセンサによりチャージポンプ回路の動作を停止させるのは、上記のようにＶＢＢが低下しすぎるのを防ぐとともに無駄なチャージポンプ動作での電流を抑えるようにするものであるからである。したがって、上記実施例のようにチャージポンプ回路を連続動作させてもＶＢＢが設定値よりも大きくならないようにすれば、ＶＢＢレベルセンサは不要にでき、基板バックバイアス電圧発生回路の動作制御が簡略化できる。
【００８４】
上記チャージポンプ回路の最大電圧と基板電圧ＶＢＢとが等しくされると、上記キャパシタＣ５と基板電位ＶＢＢとの間での電荷の移送が無くなるから電流の消費は生じない。しかしながら、発振回路や上記インバータ回路Ｎ１５でのチャージの充放電に電流消費が存在する。そこで、スタンバイ時には発振パルスＯＳＣの発振周波数を低くし、メモリアクセス時には発振パルスＯＳＣの発振周波数を高くするように切り替える。つまり、前記図１３の実施例のような周波数切り替をゲート回路で行うのではなく、２つの発振回ＨＦＯＳＣとＬＦＯＳＣとの動作の切り替えにより行うようにすればよい。
【００８５】
図１６には、この発明に係るダイナミック型ＲＡＭの電源系の一実施例の概略ブロック図が示されている。外部端子から供給された電源電圧ＶＤＤと回路の接地電位ＶＳＳからなる電源電圧は、カラム系選択回路、ワード線選択回路及びメインアンプ・Ｉ／Ｏ系、ＤＲＡＭ制御系に供給される。また、３種類の内部電圧発生回路に供給される。負電圧発生回路ＶＢＢ−Ｇは、前記実施例のような基板バックバイアス電圧発生回路と同様な回路であり、上記電源電圧ＶＤＤと回路の接地電位ＶＳＳを受けて、前記実施例のようなリングオシレータ等の発振回路と、かかる発振パルスにより負電圧を形成するチャージポンプ回路から構成される。上記負電圧の安定化と無駄な電流消費を抑えるために、前記のような基板電圧をレベルセンスしてチャージポンプ動作を間欠的に行うような制御回路が設けられる。
【００８６】
内部電圧発生回路ＶＳＡ−Ｇは、電源電圧ＶＤＤをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成するものであり、基本的にはＮチャンネル型ＭＯＳＦＥＴのソースフォロワ回路から構成できるものである。電圧発生回路ＶＰＬ−Ｇは、ビット線のプリチャージ電圧と、プレート電圧ＶＰＬを形成する。この電圧発生回路ＶＰＬ−Ｇは、上記同様に電源電圧ＶＤＤをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成し、それを１／２に分圧した電圧を発生させる。上記プリチャージ電圧とプレート電圧ＶＰＬとは同じ電圧でよいので共通化してもよいが、互いに影響を受けないようにそれぞれが別のドライバを介して出力させられる。
【００８７】
上記負電圧発生回路ＶＢＢ−Ｇで形成された負電圧ＶＢＢは、上記ワード線選択回路に供給される。上記プリチャージ電圧は、プリチャージ回路ＰＣＣに用いられ、プレート電圧ＶＰＬはメモリセルのキャパシタの共通電極（プレート）に伝えられる。内部電圧ＶＳＡは、センスアンプＳＡとライトバッファＷＢの動作電圧として与えられる。この構成では、メモリアレイが形成されるＰ型ウェル領域には、上記負電圧にされたバックバイアス電圧ＶＢＢが印加されるのではなく、０ＶのようなＶＳＳが印加される。
【００８８】
この実施例のダイナミック型ＲＡＭでは、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線に対して、電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅するものである。
【００８９】
この構成により、メモリセルが形成されるＰ型ウェル領域又はＰ型基板には基板バックバイアス電圧を供給することが不要にでき、前記図９のようなメモリアレイが形成される部分に深い深さのＤＷＥＬＬを形成するというを２重のウェル構造が不要となり、プロセスの簡素化が図られるものとなる。なお、ワード線の選択レベルは、電源電圧に対して昇圧された電圧ＶＰＰを用いるようにするものであってもよい。この場合には、センスアンプは電源電圧と回路の接地電位により動作させるようにすればよい。
【００９０】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 第１の周期的なパルスを整流してチャージポンプ回路により内部電圧を形成し、上記内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路を設け、その検出信号に応じて上記内部電圧が所望のレベルになるように制御回路で上記チャージポンプ回路を制御するとともに、上記レベル検出回路の電流経路に第２の周期的なパルスによりスイッチ制御されるスイッチ素子を挿入することにより、レベル検出回路を通して流れる電流によって内部電圧が不所望に低減させられることがないから全体としての消費電流を低減させることができるという効果が得られる。
【００９１】
（２） 上記制御回路により、上記スイッチ素子によりレベル検出回路の検出信号が上記所望レベルよりも絶対値的に小さな値であると判定されたものであるときには、上記検出信号が上記所望レベルに到達するまで上記スイッチ素子をオン状態にさせる制御信号を形成するようにすることにより、上記内部電圧に対応した合理的に電圧発生が可能になるという効果が得られる。
【００９２】
（３） 上記第１の周期的なパルスを第１の発振回路で形成し、その発振動作を上記レベル検出回路の検出信号に応じて制御することにより、上記チャージポンプ回路の実質的な動作を制御するようにすることにより、発振回路も間欠動作させることができそこでの電流消費も必要最小にできるという効果が得られる。
【００９３】
（４） 上記第２の周期的なパルスを上記第１の周期的なパルスに比べて低い周波数にされた周波数により発振動作させられる第２の発振回路で形成させることにより、レベル検出回路の動作期間を実質的に短くできるとともにそれを上記第２の周期的なパルスを形成するための電流を小さくなるために低消費電力化を図ることができるという効果が得られる。
【００９４】
（５） 上記第２の周期的なパルスは、１ショットパルス発生回路に入力されて、そのパルスデューティを小さくすることにより、上記レベル検出回路の動作期間が短くなり、それに対応して大幅な低消費電力化が可能になるという効果が得られる。
【００９５】
（６） 上記レベル検出回路のレベル検出動作を行う電流経路には、基準電圧を受けて定電流動作を行う定電流源ＭＯＳＦＥＴを直列に挿入し、上記電流経路で形成されたレベル検出信号を、上記同様な定電流源ＭＯＳＦＥＴにより動作電流が制限される増幅回路により増幅させることにより、電流を大幅に低減させつつ、安定したレベル検出動作を行わせることができるという効果が得られる。
【００９６】
（７） 上記スイッチ素子を半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にさせるようにすることにより、非動作状態での電流消費を効果的に低減させることができるという効果が得られる。
【００９７】
（８） 上記スイッチ素子を半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にし、上記半導体集積回路装置が動作状態のときには定常的にオン状態にすることにより、非動作状態では低消費電力のもとに内部電圧の安定化を図り、動作状態ではその動作に対応して内部電圧を安定化させることができるという効果が得られる。
【００９８】
（９） 上記スイッチ素子を半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にし、上記半導体集積回路装置が非動作状態のときには上記第２の周期的なパルスよりも短い周期にされた第３の周期的なパルスによりオン状態にすることにより、非動作状態及び動作状態においても低消費電力のもとに内部電圧の安定化を図ることができるという効果が得られる。
【００９９】
（１０） 上記チャージポンプ回路により、アドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるメモリアレイが形成されるＰ型ウェル領域に供給される負電圧のバイアス電圧を形成するようにすることにより、低消費電力により基板バックバイアス電圧の安定化を図ることができるという効果が得られる。
【０１００】
（１１） 上記チャージポンプ回路により、ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の非選択レベルを形成するものすることにより、上記アドレス選択ＭＯＳＦＥＴが形成されるＰ型ウェル領域又はＰ型基板には０Ｖにでき、プロセスの簡素化が可能になるという効果が得られる。
【０１０１】
（１２） 上記内部電圧に対して上記レベル検出回路の電流経路において流れる電流よりも小さな電流を定常的に流すリーク電流経路を設けるようにすることにより、上記レベル検出回路が非動作状態にされたときの内部電圧の安定化を図ることができるという効果が得られる。
【０１０２】
（１３） 上記リーク電流経路を上記レベル検出回路の電流経路に設けられたスイッチ素子と相補的にスイッチ制御されるスイッチ素子を設けることにより、そこでの電流を必要最小に設定することができるという効果が得られる。
【０１０３】
（１４） 上記メモリアレイが形成されたＰ型ウェル領域を深い深さのＮ型ウェル領域に形成し、そのＮ型ウェル領域には上記メモリセルアレイに形成されるダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルに対応した昇圧電圧を印加するようにした場合、上記リーク電流経路により昇圧電圧からのカップリングによる電圧変動を防止することができるとう効果が得られる。
【０１０４】
（１５） 上記チャージポンプ回路をアドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるメモリアレイが形成されるＰ型ウェル領域に供給される負電圧のバイアス電圧を形成する第１の回路と、上記ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルを形成する第２の回路に用いるようにすることにより、それぞれの電圧を低消費電力で形成することができるという効果が得られる。
【０１０５】
（１６） 外部端子から供給された電源電圧を降圧電圧回路により降圧して所望の定電圧を形成して、周期的なパルスを出力するパルス出力回路を動作させ、上記パルス出力回路から出力されたパルスを整流して内部電圧を形成するチャージポンプ回路とを備え、上記降圧電圧の電圧値と、上記パルスの周波数及び上記チャージポンプ回路の効率とを組み合わせることにより、上記内部電圧のレベルを設定することにより、上記レベル検出回路を設けることなく内部電圧を所望電圧に設定できるという効果が得られる。
【０１０６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、レベル検出回路の具体的構成は、形成すべき内部電圧に対応して種々の実施形態を採ることができる。例えば、図５の実施例において、基板電圧ＶＢＢをより深い電圧にするなら、ＭＯＳＦＥＴＱ２０にダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴを直列接続したり、増幅回路のロジックスレョショルドを変化させるようにすればよい。チャージポンプ回路は、負電圧を発生させる場合図６の実施例においては互いに逆相の発振パルスを利用するものであるが、片方のパルスのみを用いる構成あるいは図１５のような単純な回路とする等種々の実施形態を採ることができる。
【０１０７】
この発明は、前記のようなダイナミック型ＲＡＭの他に、負電圧にされた内部電圧、あるいは電源電圧に対して昇圧された内部電圧等、チャージポンプ回路を利用して、外部端子から供給された電圧とは異なる内部電圧発生回路を備えた各種半導体集積回路装置に広く利用できるものである。
【０１０８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１の周期的なパルスを整流してチャージポンプ回路により内部電圧を形成し、上記内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路を設け、その検出信号に応じて上記内部電圧が所望のレベルになるように制御回路で上記チャージポンプ回路を制御するとともに、上記レベル検出回路の電流経路に第２の周期的なパルスによりスイッチ制御されるスイッチ素子を挿入することにより、レベル検出回路を通して流れる電流によって内部電圧が不所望に低減させられることがないから全体としての消費電流を低減させることができる。
【図面の簡単な説明】
【図１】この発明に係る基板バックバイアス電圧発生回路の一実施例を示すブロック図である。
【図２】この発明に係る基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図である。
【図３】図１に示した基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図である。
【図４】図１の１パルス発生回路２とＯＳＣ起動信号コントロール回路３及びＯＳＣ制御回路４の一実施例を示す回路図である。
【図５】図１のＶＢＢレベルセンサ５の一実施例を示す回路図である。
【図６】図１の発振回路（ＯＳＣ２）６とチャージポンプ回路７の一実施例を示す回路図である。
【図７】図１のリーク電流回路９の一実施例を示す回路図である。
【図８】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図９】図８のダイナミック型ＲＡＭの一実施例を示す概略素子構造断面図である。
【図１０】図１の基準電圧発生回路８の一実施例を示す回路図である。
【図１１】この発明に係る電圧発生回路の他の一実施例を示す概略ブロック図である。
【図１２】この発明を昇圧電圧発生回路に利用した場合の一実施例を示すブロック図である。
【図１３】この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例を示すブロック図である。
【図１４】この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例を示すブロック図である。
【図１５】この発明に係る基板バックバイアス電圧発生回路の他の一実施例を示すブロック図である。
【図１６】この発明に係るダイナミック型ＲＡＭの電源系の一実施例を示す概略ブロック図である。
【符号の説明】
１…発振回路（ＯＳＣ１）、２…１パルス発生回路、３…ＯＳＣ起動信号コントロール回路、４…ＯＳＣ制御回路、５…ＶＢＢレベルセンサ、６…発振回路（ＯＳＣ２）、７…チャージポンプ回路、８…基準電圧発生回路、９…リーク電流回路、１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）
Ｑ１〜Ｑ５４…ＭＯＳＦＥＴ、Ｇ１〜Ｇ１４…ゲート回路、Ｎ１〜Ｎ１６，Ｎ２０〜Ｎ２７…インバータ回路、Ｃ１〜Ｃ５…キャパシタ、
ＶＢＢ Ｇｅｎ…基板電圧発生回路、ＶＰＰ Ｇｅｎ…昇圧電圧発生回路、ＳＥＬＦ…リフレッシュ制御回路、Ｔ１〜Ｔ３…トランジスタ、
ＨＦＯＳＣ，ＬＦＯＳＣ…発振回路。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における基板バックバイアス電圧発生回路等の内部電圧発生回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
基板バックバイアス電圧及び内部昇圧電圧を形成するポンピング回路を備えたダイナミック型ＲＡＭに関しては、例えば、特開平３−２１４６６９号公報がある。この公報の基板バックバイアス電圧と昇圧電圧をそれぞれ発生させるポンピング回路（チャージポンプ回路）は、メイン回路とサブ回路からなりサブ回路はリーク電流等を補う程度の小さな電流供給能力しか持たないようにされる。
【０００３】
【発明が解決しようとする課題】
上記のような内部電圧発生回路では、内部電圧の安定化のためにレベル検出回路を設けて、基板電圧又は昇圧電圧が所望の電圧になるように上記チャージポンプ回路の動作を制御するものである。しかしながら、上記のようなレベル検出回路を設けると、そこに流れる電流によって上記基板電圧又は昇圧電圧を絶対値的に低下させてしまい、その分上記チャージポンプ回路を余分に動作させることが必要となって消費電流を増大させてしまうという問題を有する。
【０００４】
この発明の目的は、低消費電力化と動作の安定化とを実現した内部電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で低消費電力化と動作の安定化とを実現した内部電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１の周期的なパルスを整流してチャージポンプ回路により内部電圧を形成し、上記内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路を設け、その検出信号に応じて上記内部電圧が所望のレベルになるように制御回路で上記チャージポンプ回路を制御するとともに、上記レベル検出回路の電流経路に第２の周期的なパルスによりスイッチ制御されるスイッチ素子を挿入する。
【０００６】
【発明の実施の形態】
図１には、この発明に係る基板バックバイアス電圧発生回路の一実施例のブロック図が示されている。この基板バックバイアス電圧発生回路は、特に制限されないが、後述するようなダイナミック型ＲＡＭのメモリアレイが形成されるＰ型ウェル領域又はＰ型基板に負電圧にされたバックバイアス電圧ＶＢＢを供給するものであり、上記ダイナミック型ＲＡＭを構成する他の回路ブロックとともに、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上において形成される。
【０００７】
発振回路（ＯＳＣ１）１は、特に制限されないが、約１００ＫＨｚ程度の比較的低い周波数で発振動作を行う。このような低周波数の発振パルスＳＬＯＳＣは、１パルス発生回路２に供給される。１パルス発生回路２においては、上記低周波数のパルスＳＬＯＳＣの一方のレベルから他方のレベルへの変化タイミングに同期して、そのパルス幅を約１／１００のように小さくした１パルスＳＥＬＦＯＳＣを発生させる。上記１パルスＳＥＬＦＯＳＣは、ＯＳＣ起動信号コントロール回路３に供給される。
【０００８】
ＯＳＣ起動信号コントロール回路３は、上記１パルスＳＥＬＦＯＳＣと、ＶＢＢレベルセンサ５からのレベル検出信号ＤＥＴＡとを受け、制御信号ＬＤＲＤＬを発生させる。この信号ＬＤＲＤＬ信号と上記ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡとは、ＯＳＣ制御回路４に供給される。ＯＳＣ制御回路４では、上記信号ＬＤＲＤＬにより上記ＶＢＢレベルセンサ５を動作状態にさせる信号ＤＥＴＳＷを発生させる。
【０００９】
上記信号ＤＥＴＳＷにより上記ＶＢＢレベルセンサ５が動作状態にされ、そのレベル検出信号ＤＥＴＡがＶＢＢの設定値に対して絶対値的に小さいと判定されたレベルなら、ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生して発振回路（ＯＳＣ２）６を動作状態にさせる。この結果、チャージポンプ回路７に対して、発振パルスＯＳＣとその反転信号ＯＳＣＢが供給され、基板電圧ＶＢＢから電流を引き抜いて負電位方向に変化させる。もしも、上記信号ＤＥＴＳＷにより動作状態にされたＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが基板電圧ＶＢＢの設定値に対して絶対値的に大きいと判定されたレベルであるなら、ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生しない。つまり、上記のように発振回路１の発振パルスにより一定周期によりＶＢＢレベルサンサを動作状態にしても、基板電圧ＶＢＢが所望電位であるなら上記チャージポンプ回路７を動作させない。
【００１０】
この実施例においては、上記ＯＳＣ起動信号コントロール回路３において、ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡがＶＢＢの設定値に対して絶対値的に小さいと判定されたレベルであるなら、上記１パルス発生回路２で形成されたパルスＳＥＬＦＯＳＣに代わって、信号ＬＤＲＤＬをハイレベルに維持し、上記ＶＢＢレベルセンサ５を動作状態にさせる信号ＤＥＴＡが継続して形成されるようにする。つまり、ＯＳＣ起動信号コントロール回路３、ＯＳＣ制御回路４及びＶＢＢレベルセンサ５により帰還ループを構成して、上記ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡがＶＢＢの設定値に対して絶対値的に大きいと判定されるまでラッチ状態にさせる。
【００１１】
このような制御信号のラッチループを設けることにより、ＶＢＢレベルセンサ５が動作状態になって、そのレベル検出信号ＤＥＴＡが上記のようにＶＢＢの設定値に対して絶対値的に小さいと判定されたレベルであるなら所望のＶＢＢレベルに到達するまで発振回路（ＯＳＣ２）６を介してチャージポンプ回路７を動作状態にするものである。このため、発振回路（ＯＳＣ２）６によりパルスＯＳＣとＯＳＣＢが発生される毎に、チャージポンプ動作が行われて基板電圧ＶＢＢの引抜きが行われる。そして、ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが上記のように基板ＶＢＢの設定値に到達したなら、ＯＳＣ起動信号コントロール回路３の出力信号ＬＤＲＤＬが変化し、ＯＳＣ制御回路４を通して信号ＤＥＴＳＷが変化してＶＢＢレベルセンサ５の動作を非動作状態にする共に、発振回路（ＯＳＣ２）６の発振動作も停止させる。
【００１２】
上記信号ＤＥＴＳＷによりＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡは強制的に上記のようにＶＢＢの設定値に対して絶対値的に到達した場合と同一のレベルにされる。この結果、１パルス発生回路２の出力パルスＳＥＬＦＯＳＣが到来する次のタイミングまでの間においては、かかる信号ＳＥＬＦＯＳＣのレベルにより、上記信号ＬＤＲＤＬにより上記ＯＳＣ制御回路４を制御して、信号ＤＥＴＳＷ及びＶＢＯＳＣＳＷを上記の状態に維持させる。つまり、ＶＢＢレベルセンサ５は非動作状態にされ、発振回路（ＯＳＣ２）６とチャージポンプ回路７とは非動作状態にされる。
【００１３】
上記のようにＶＢＢレベルセンサ５及びチャージポンプ回路７が非動作状態にされると、基板電圧ＶＢＢには電流経路が無くなり、低消費電流動作になる反面、他の電源線との容量カップリングにより電位変動が生じ易いという問題が生じる。そこで、リーク電流回路９が設けられる。このリーク電流回路９は、基板電圧ＶＢＢと適当な電源端子との間に挿入されて微小な電流を流すようにされる。このリーク電流値は、上記ＶＢＢレベルセンサ５が動作状態のときに基板に流れる電流に比べて小さく、かつ、上記電位変動を低減させるに必要な電流値に設定される。
【００１４】
特に制限されないが、リーク電流回路９は、上記のように基板電位ＶＢＢがフローティング状態にされたときの容量カップリングによる電位変動を低減させる目的で設けられるものであるため、上記ＶＢＢレベルセンサ５の制御信号ＤＥＴＡにより、ＶＢＢレベルセンサ５と相補的に動作させられる。つまり、信号ＤＥＴＡによりＶＢＢレベルセンサ５が動作状態にされるとき、リーク電流回路９は非動作状態にされ、ＶＢＢレベルセンサ５が非動作状態にされるとき、リーク電流回路９は動作状態にされる。
【００１５】
基準電圧発生回路（ＶＲＥＦ−Ｇ）８は、エミッタ面積の異なる２つのトランジスタに同じ電流を流して、そのエミッタ電流密度に対応したベース，エミッタ間電圧差を利用した定電圧ＶＲＥＦを形成する。この定電圧ＶＲＥＦは、上記ＶＢＢレベルセンサに供給され、この定電圧ＶＲＥＦを利用して形成された定電流を上記ＶＢＢレベルセンサ５のＶＢＢ電位検出用の電流経路及びその検出信号を増幅する増幅回路のバイアス電流とする。このような定電流を用いることにより、ＶＢＢレベルセンサ５を低消費電力でしかも安定的に動作させることができる。特に制限されないが、この定電圧ＶＲＥＦは、上記リーク電流回路９のリーク電流を設定するための定電圧としても利用できるものである。
【００１６】
図２には、この発明に係る基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図が示されている。前記のような発振回路（ＯＳＣ１）により発振パルスＳＬＯＳＣを形成する。この発振パルスＳＬＯＳＣは、その１周期Ｔが約１０μｓ（約１００ＫＨｚ）程度の低い周波数となるように設定される。前記のような１パルス発生回路２においては、上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化するタイミングにおいて、パルス幅ＰＷが約０．１μｓ程度のパルスを発生させる。これにより、上記１パルス発生回路２において、上記発振パルスＳＬＯＳＣの１周期に対して約１／１００程度に小さくされたパルスＳＥＬＦＯＳＣを発生させるものである。
【００１７】
制御回路において、上記パルスＳＥＬＦＯＳＣに対応した制御信号ＤＥＴＳＷを発生させる。この制御信号ＤＥＴＳＷのハイレベル期間にＶＢＢレベルセンサをＯＮ状態（動作状態）にし、ＶＢＢリーク回路をＯＦＦ状態（非動作状態）にさせる。つまり、この実施例では、上記ＤＥＴＳＷがハイレベル期間だけ、前記のようなＶＢＢレベルセンサ５が動作状態にされ、その検出信号に対応して前記のような発振回路（ＯＳＣ２）６及びチャージポンプ回路７を制御する。
【００１８】
すなわち、ＶＢＢレベルセンサ５により、基板電圧ＶＢＢが設定値に対して絶対値的に小さいと判定されたなら、その検出信号により上記発振回路６を動作させてチャージポンプ回路７により基板電圧ＶＢＢを負方向に大きくさせる。したがって、この実施例では、上記制御信号ＤＥＴＳＷがハイレベルの期間において、基板電圧ＶＢＢが設定値になるように発振回路（ＯＳＣ２）６の発振周波数及びチャージポンプ回路７の電流供給能力が設定される。上記チャージポンプ回路７の動作によって、基板電圧ＶＢＢが設定値に対して絶対値的に大きいと判定されたなら、上記発振回路６が非動作状態にされる。もしも、上記制御信号ＤＥＴＳＷがハイレベルに変化したときに、基板電圧ＶＢＢがＶＢＢの設定値であると判定されたレベルであるなら、上記発振回路６は非動作状態のままとなり、チャージポンプ回路７は動作しないことはいうまでもない。
【００１９】
上記のような構成により、ＶＢＢレベルセンサや発振回路ＯＳＣ２及びチャヒジポンプ回路が動作する期間は、上記パルスＳＥＬＦＯＳＣのパルス幅ＰＷに対応して、大幅に小さくすることができる。従来のようにＶＢＢレベルセンサを定常的に動作させる方式に比べ、同じ回路構成のＶＢＢレベルセンサを用いた場合で比較すると、消費電流を１／１００に低減させることができる。
【００２０】
図３には、上記図１に示した基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図が示されている。前記の発振回路（ＯＳＣ１）により発振パルスＳＬＯＳＣが形成される。この発振パルスＳＬＯＳＣは、特に制限されないが、前記同様に１周期Ｔが約１０μｓ（約１００ＫＨｚ）程度の低い周波数となるように設定される。前記１パルス発生回路２においては、上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化するタイミングにおいて、パルス幅ＰＷが約０．１μｓ程度のパルスを発生させる。
【００２１】
前記のようにＯＳＣ起動信号コントロール回路３においては、上記１パルスＳＥＬＦＯＳＣのロウレベルにより制御信号ＬＤＲＤＬを発生させ、ＯＳＣ制御回路４においては、上記信号ＬＤＲＤＬにより信号ＤＥＴＳＷをハイレベルに変化せる。この信号ＤＥＴＳＷのハイレベルにより上記ＶＢＢレベルセンサ５が動作状態にされ、基板電圧ＶＢＢが設定値ＶＬＴに対して絶対値的に小さいと判定されたなら、検出信号ＤＥＴＡをハイレベルにし、上記１パルスＳＥＬＦＯＳＣのロウレベルに代わって制御信号ＬＤＲＤＬを発生させ、ＯＳＣ制御回路４の信号ＤＥＴＳＷをハイレベルに維持させる。つまり、上記１パルスＳＥＬＦＯＳＣがハイレベルに復帰しても、検出信号ＤＥＴＡがハイレベルなら上記信号ＤＥＴＳＷをハイレベルのままに維持させてＶＢＢレベルセンサ５を動作状態とする。
【００２２】
上記ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生して発振回路（ＯＳＣ２）６を動作状態にさせる。この結果、チャージポンプ回路７に対して、発振パルスＯＳＣとその反転信号ＯＳＣＢが供給され、基板電圧ＶＢＢから電流を引き抜いてその電圧を負電位方向に変化させる。もしも、上記信号ＤＥＴＳＷにより動作状態にされたＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが設定値ＶＬＴに対して絶対値的に大きいと判定されたなら、ＯＳＣ制御回路４においては、発振制御信号ＶＢＯＳＣＳＷを発生しない。つまり、上記のように発振回路１の発振パルスにより一定周期によりＶＢＢレベルセンサ５を動作状態にしても、基板電圧ＶＢＢが所望電位であるなら上記チャージポンプ回路７を動作させない。そして、上記１パルスＳＥＬＦＯＳＣがハイレベルに復帰した時点でＶＢＢレベルセンサ５も非動作状態にされる。
【００２３】
この実施例においては、上記ＯＳＣ起動信号コントロール回路３において、ＶＢＢレベルセンサ５が基板電圧ＶＢＢが設定値ＶＬＴに対して絶対値的に小さいと判定したなら、レベル検出信号ＤＥＴＡのハイレベルにより上記１パルス発生回路２で形成されたパルスＳＥＬＦＯＳＣに代わって、信号ＬＤＲＤＬをハイレベルに維持しており、上記ＶＢＢレベルセンサ５を動作状態にさせる信号ＤＥＴＡが継続して形成されいる。したがって、基板電圧ＶＢＢが設定値ＶＬＴに到達するまでまでＶＢＢレベルセンサ５がＶＢＢ電位を監視し、発振回路（ＯＳＣ２）６を介してチャージポンプ回路７を動作状態にするものである。このため、発振回路（ＯＳＣ２）６によりパルスＯＳＣとＯＳＣＢが発生される毎に、チャージポンプ動作が行われて基板電圧ＶＢＢの引抜きが行われて設定値ＶＬＴに到達するものとなる。
【００２４】
上記基板電圧ＶＢＢが設定値ＶＬＴに到達したならレベル検出信号ＤＥＴＡがハイレベルからロウレベルに変化して、上記ＯＳＣ起動信号コントロール回路３の出力信号ＬＤＲＤＬを変化させてＯＳＣ制御回路４の出力信号ＤＥＴＳＷをロウレベルにさせる。この結果、ＶＢＢレベルセンサ５の動作を非動作状態にする共に、発振回路（ＯＳＣ２）６の発振動作も停止させるものである。上記のようなレベル検出時点から、上記発振回路（ＯＳＣ２）６が停止させられるまでの時間遅延だけ、チャージポンプ回路７ではチャージポンプ動作を行うので、基板電圧ＶＢＢは設定値よりも若干絶対値的に大きくされる。また、ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡがロウレベルに変化すると、ＶＢＢレベルセンサ５の動作そのものが非動作状態にされる。ＶＢＢレベルセンサ５においては、レベル設定値ＶＬＴに格別のヒステリシス特性を持たせる必要はない。このため、上記のようなＶＢＢレベルセンサ５の回路の簡素化ができるものとなる。
【００２５】
上記信号ＤＥＴＳＷによりＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡは強制的に上記のようにＶＢＢの設定値に対して絶対値的に到達した場合と同一のレベルにされる。この結果、１パルス発生回路２の出力パルスＳＥＬＦＯＳＣが到来する次のタイミングまでの間においては、かかる信号ＳＥＬＦＯＳＣのレベルにより、上記信号ＬＤＲＤＬにより上記ＯＳＣ制御回路４を制御して、信号ＤＥＴＳＷ及びＶＢＯＳＣＳＷを上記の状態に維持させる。つまり、ＶＢＢレベルセンサ５は非動作状態にされ、発振回路（ＯＳＣ２）６とチャージポンプ回路７とは非動作状態にされる。
【００２６】
上記のようにＶＢＢレベルセンサ５及びチャージポンプ回路７が非動作状態にされると、基板電圧ＶＢＢには電流経路が無くなり、低消費電流動作になる反面、他の電源線との容量カップリングにより電位変動が生じ易いという問題が生じる。そこで、上記信号ＤＥＴＳＷのハイレベルによりＶＢＢレベルセンサ５が動作状態のときにはリーク電流回路９をＯＦＦ状態（非動作状態）にするが、上記信号信号ＤＥＴＳＷのロウレベルによりＶＢＢレベルセンサ５が非動作状態にされて、基板電圧ＶＢＢに電流経路が無くなったときには上記リーク電流回路９をＯＮ状態（動作状態）にするものである。
【００２７】
図４には、上記１パルス発生回路２とＯＳＣ起動信号コントロール回路３及びＯＳＣ制御回路４の一実施例の回路図が示されている。以下の説明において、ＭＯＳＦＥＴＱ１、Ｑ４のようにチャンネル部分に矢印を付したＭＯＳＦＥＴは、Ｐチャンネル型を示している。これに対してＭＯＳＦＥＴＱ２のようにチャンネル部分に何も付してないのはＮチャンネル型を示すものである。
【００２８】
１パルス発生回路２においては、前記のような低い周波数にされた発振パルスＳＬＯＳＣに同期し、そのパルス幅が小さくされた１パルスＳＥＬＦＯＳＣを形成するために、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路、及びＰチャンネル型ＭＯＳＦＥＴＱ４とＱ５に定電流ＭＯＳＦＥＴＱ６を負荷とするインバータ回路とを縦列接続して遅延回路を構成する。上記ＣＭＯＳインバータ回路での遅延時間を長くするために、Ｎチャンネル型ＭＯＳＦＥＴＱ２と回路の接地電位との間に定電流ＭＯＳＦＥＴＱ３が設けられる。上記定電流動作を行うＭＯＳＦＥＴＱ３とＱ６は、ゲート，ソース間に定電圧ＶＳＮが印加される。
【００２９】
上記ＭＯＳＦＥＴＱ３及びＱ６で形成される定電流の電流値は、上記定電圧ＶＳＮを形成する電流ミラー回路に流す電流値又は電流ミラー回路を構成するＭＯＳＦＥＴのサイズ比により極て小さく設定される。これにより、ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳインバータ回路においては、次段のＭＯＳＦＥＴＱ４、Ｑ５の入力容量等からなる負荷容量のディスチャージが遅くされる。したがって、その入力信号がロウレベルからハイレベルに変化したときに出力信号がハイレベルからロウレベルに変化するときの遅延時間が長くされる。次段のインバータ回路では、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＱ５が直列形成に接続されることより、負荷容量のチャージアップ動作及び定電流ＭＯＳＦＥＴＱ６による負荷容量のディスチャージ動作が遅くされる。
【００３０】
上記のような遅延回路には、上記発振パルスＳＬＯＳＣがインバータ回路Ｎ１を介して反転されて入力される。このインバータ回路Ｎ１の出力信号は、上記遅延回路に供給されるともに、ナンドゲート回路Ｇ１の一方の入力に供給される。このナンドゲート回路Ｇ１の他方の入力には、上記遅延回路の遅延信号が供給される。ナンドゲート回路Ｇ１の出力には、インバータ回路Ｎ２が設けられており、上記ナンドゲート回路Ｇ１とインバータ回路Ｎ２によりアンドゲート動作が行われる。上記発振パルスＳＬＯＳＣは、出力部に設けられたノアゲート回路Ｇ２の一方の入力に供給される。このノアゲート回路Ｇ２の他方のには、上記インバータ回路Ｎ２の出力信号が供給される。上記ノアゲート回路Ｇ２の出力には、インバータ回路Ｎ３が設けられる。したがって、上記ノアゲート回路Ｇ２とインバータ回路Ｎ３とによりオアゲート動作が行われる。
【００３１】
この実施例においては、発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化に対応して、出力信号ＳＥＬＦＯＳＣがロウレベルにされる。つまり、発振パルスＳＬＯＳＣがハイレベルのときには、ナンドゲート回路Ｇ１の入力信号が共にロウレベルになってロウレベルの出力信号を形成しているで、上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化したタイミングで、上記出力部のオアゲート動作によって出力信号ＳＥＬＦＯＳＣがロウレベルにされる。
【００３２】
上記発振パルスＳＬＯＳＣがハイレベルからロウレベルに変化すると、インバータ回路Ｎ１の出力信号がロウレベルからハイレベルに変化するが、上記ＭＯＳＦＥＴＱ１〜Ｑ６による遅延回路の遅延時間だけ、ナンドゲート回路Ｇ１の他方の入力はロウレベルを維持するので、インバータ回路Ｎ２の出力信号はロウレベルのままにされる。上記遅延時間が経過すると、ナンドゲート回路Ｇ１の入力信号が共にハイレベルとなり、インバータ回路Ｎ２の出力信号をロウレベルからハイレベルに変化させる。これにより、上記出力信号ＳＥＬＦＯＳＣもロウレベルからハイレベルに変化する。したがって、上記遅延回路と上記ゲート回路Ｇ１及びインバータ回路Ｎ２による信号伝播遅延時間に対応して、出力信号ＳＥＬＦＯＳＣもロウレベル期間が設定される。
【００３３】
ＯＳＣ起動信号コントロール回路３は、インバータ回路Ｎ４、ナンドゲート回路Ｇ３及びＧ４から構成される。インバータ回路Ｎ４は、入力にロウレベルが供給されて定常的にハイレベルの出力信号を形成し、ナンドゲート回路Ｇ３の一方の入力に供給している。この構成に代え、ナンドゲート回路Ｇ３の一方の入力に電源電圧のようなハイレベルを供給する構成であってもよい。上記ナンドゲート回路Ｇ３の他方の入力には、ＶＢＢレベルサンサのレベル検出信号ＤＥＴＡが供給されている。このナンドゲート回路Ｇ３の出力信号は、ナンドゲート回路Ｇ４の一方の入力に供給される。このナンドゲート回路Ｇ４の他方の入力には、上記信号ＳＥＬＦＯＳＣが供給されており、その出力端子からＯＳＣ制御回路４に供給される制御信号ＬＤＲＤＬが形成される。
【００３４】
上記ＯＳＣ起動信号コントロール回路３においては、後述するようにＶＢＢレベルセンサが非動作状態のときには、強制的に基板電圧ＶＢＢが設定値ＶＬＴに到達したものと同じロウレベルにされているので、それに対応してナンドゲート回路Ｇ３の出力信号がハイレベルにされている。したがって、１パルス発生回路２からの信号ＳＥＬＦＯＳＣがロウレベルにされると、それに同期してハイレベルに変化させられる制御信号ＬＤＲＤＬを発生させる。もしも、ＶＢＢレベルセンサ５からのレベル検出信号ＤＡＴＡが、設定値ＶＬＴ以下を示すハイレベルであるときには、上記ナンドゲート回路Ｇ３がロウレベルに変化し、例え上記の遅延回路等により設定された時間が経過して上記１パルス発生回路２からの信号ＳＥＬＦＯＳＣがハイレベルに復帰しても制御信号ＬＤＲＤＬをハイレベルに維持させるものである。このような切り替えによって、ＶＢＢレベルセンサ５の出力信号に対応したループが形成されて、基板電圧ＶＢＢが設定値に到達するまでの間上記のようなラッチ動作が行われる。
【００３５】
ＯＳＣ制御回路４は、ノアゲート回路Ｇ５、Ｇ６及びナンドゲート回路Ｇ７とインバータ回路Ｎ５から構成される。ノアゲート回路Ｇ５とＧ６の一方の入力には、ロウレベルが定常的に供給される。上記ノアゲート回路Ｇ５の他方の入力には、上記制御信号ＬＤＲＤＬが供給される。上記ノアゲート回路Ｇ５の出力信号はノアゲート回路Ｇ６の他方の入力に供給される。このノアゲート回路Ｇ６の出力端子からＶＢＢレベルセンサ５の動作を制御する信号ＤＥＴＳＷが形成される。また、上記ノアゲート回路Ｇ６の出力信号は、ナンドゲート回路Ｇ７の一方の入力に供給され、他方の入力には上記ＶＢＢレベルセンサ５のレベル検出信号ＤＥＴＡが供給される。ナンドゲート回路Ｇ７の出力信号はインバータ回路Ｎ５を通して出力され、発振回路（ＯＳＣ２）６を制御する制御信号ＶＢＯＳＣＳＷが形成される。
【００３６】
ＯＳＣ制御回路４においては、信号ＬＤＲＤＬがハイレベルに変化すると、ノアゲート回路Ｇ５の出力信号がロウレベルにされ、ノアゲート回路Ｇ６の出力信号がハイレベルにされる。上記ノアゲート回路Ｇ５とＧ６は、実質的にインバータ回路としての動作を行うものである。ノアゲート回路Ｇ６の出力信号ＤＥＴＳＷのハイレベルにより、ＶＢＢレベルセンサ５が動作状態にされて、レベル検出信号ＤＥＴＡがロウレベルのままであるとき、言い換えるなら、基板電圧ＶＢＢが設定値ＶＬＴよりも絶対値的に大きいときには、ナンドゲート回路Ｇ７の出力信号がハイレベルのままとなり、信号ＶＢＯＳＣＳＷはロウレベルのままとなって発振回路（ＯＳＣ２）６が発振動作を行わないのでチャージポンプ回路７も非動作状態のままとなる。このときには、上記１パルス発生回路２の１パルスＳＥＬＦＯＳＣがハイレベルに復帰すると、信号ＬＤＲＤＬもロウレベルとなって、ＯＳＣ制御回路４では信号ＤＥＴＳＷをロウレベルにしてＶＢＢレベルセンサ５を非動作状態にするものである。
【００３７】
ＶＢＢレベルセンサ５が動作状態にされて、レベル検出信号ＤＥＴＡがハイレベルに変化すると、言い換えるなら、基板電圧ＶＢＢが設定値ＶＬＴよりも絶対値的に小さいと判定されたときには、ナンドゲート回路Ｇ７の出力信号がロウレベルに変化して、信号ＶＢＯＳＣＳＷをハイレベルにする。これにより、発振回路（ＯＳＣ２）６を発振状態にするのでチャージポンプ回路７がその発振パルスを整流して基板電圧ＶＢＢを負方向に引き抜く。このときには、上記１パルス発生回路２の１パルスＳＥＬＦＯＳＣがハイレベルに復帰しても、上記のようにレベル検出信号ＤＥＴＡのハイレベルにより信号ＬＤＲＤＬがハイレベルを維持し、ＯＳＣ制御回路４では信号ＤＥＴＳＷをハイレベルのままにしてＶＢＢレベルセンサ５を動作状態を継続させる。上記チャージポンプ回路７の動作によって基板電圧が低下して、上記設定値ＶＬＴに到達したなら、レベル検出信号ＤＥＴＡがロウレベルに変化し、信号ＬＤＲＤＬをロウレベルに変化させてＯＳＣ制御回路４において信号ＤＥＴＳＷをロウレベルに変化させてＶＢＢレベルセンサ５の動作及び発振回路（ＯＳＣ２）６と上記チャージポンプ回路７の動作を動作を停止させる。
【００３８】
ＯＳＣ制御回路４では、信号伝達経路に遅延回路として動作させられるノアゲート回路Ｇ５，Ｇ６が設けられいること、レベル検出信号ＤＥＴＡに対応して発振回路の動作制御信号ＶＢＯＳＣＳＷを形成するためのナンドゲート回路Ｇ７及びインバータ回路Ｎ５が設けられていることにより、レベル検出信号ＤＥＡＴがハイレベルからロウレベルに変化しても、上記信号伝達経路の遅延時間だけ発振回路（ＯＳＣ２）６が発振動作を継続するので、その間チャージポンプ回路７において負電圧への引き抜きが設定値ＶＬＴに対して大きくされる。このような遅延時間の設定や、上記のようなＶＢＢレベルセンサの間欠動作とによって、ＶＢＢレベルセンサにおいてヒステリシス特性を持たせる必要はない。
【００３９】
図５には、ＶＢＢレベルセンサ５の一実施例の回路図が示されている。後述するような基準電圧発生回路で形成された基準電圧ＶＲＥＦは、Ｎチャンネル型ＭＯＳＦＥＴＱ１０のゲート，ソース間に印加される。このＭＯＳＦＥＴＱ１０により形成された定電流は、Ｐチャンネル型ＭＯＳＦＥＴＱ１１とＱ１２による電流ミラー回路に供給され、ここでＰチャンネル型の定電流ＭＯＳＦＥＴを制御する定電圧ＶＰＯが形成される。
【００４０】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２のドレイン電流は、Ｎチャンネル型ＭＯＳＦＥＴＱ１３とＱ１４からなにく電流ミラー回路に供給され、ここでＮチャンネル型の定電流ＭＯＳＦＥＴを制御する定電圧ＶＳＮが形成される。この定電圧ＶＳＮは、前記図４に示した１パルス発生回路２においても利用される。ＭＯＳＦＥＴＱ１４のドレイン電流は、ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ１５に流れるようにされる。このＭＯＳＦＥＴＱ１５とともに電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１６とＱ２１が設けられ、レベル検出部と、その検出レベルを増幅する増幅回路の動作電流が設定される。
【００４１】
上記ＭＯＳＦＥＴＱ１６のソースは、電源電圧ＶＤＤが印加され、ドレインにはＰチャンネル型のスイッチＭＯＳＦＥＴＱ１７が設けられる。このＭＯＳＦＥＴＱ１７と、回路の接地電位との間には、ゲートに定常的に接地電位が供給されることによって抵抗素子として動作させられるＰチャンネル型ＭＯＳＦＥＴＱ１８が設けられる。このＭＯＳＦＥＴＱ１８は、そのオン抵抗値が大きく設定される。上記ＭＯＳＦＥＴＱ１８には、並列に同様なＰチャンネル型ＭＯＳＦＥＴＱ１９が設けられ、そのドレインと基板電圧ＶＢＢとの間にＮチャンネル型ＭＯＳＦＥＴＱ２０が設けられる。このＭＯＳＦＥＴＱ２０のゲートには、定常的に接地電位が供給される。
【００４２】
Ｎチャンネル型ＭＯＳＦＥＴＱ２０は、そのゲートに回路の接地電位が供給されているので、基板電圧ＶＢＢが与えられたソース電位がそのしきい値電圧以下にされたときにオン状態にされて電流経路を形成する。基板電圧ＶＢＢが低下するのに対応して上記ＭＯＳＦＥＴＱ２０とＰチャンネル型ＭＯＳＦＥＴＱ１９とのコンダクタンス比に対応してＭＯＳＦＥＴＱ１９とＱ２０の接続点の電位も低下する。この検出信号は、ＭＯＳＦＥＴＱ２１〜Ｑ２４からなる増幅回路により増幅される。つまり、Ｐチャンネル型ＭＯＳＦＥＴＱ２１が定電流負荷として作用し、Ｐチャンネル型ＭＯＳＦＥＴＱ２２は間欠動作に伴う動作制御を行う電流スイッチ素子であり、上記接続点の電位がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ２３が増幅素子を構成する。Ｎチャンネル型ＭＯＳＦＥＴＱ２４は、ゲートに電源電圧ＶＤＤが供給されることによって抵抗素子として作用し、上記増幅ＭＯＳＦＥＴＱ２３のソースの負帰還素子として作用する。
【００４３】
上記ＭＯＳＦＥＴＱ１９とＱ２０のコンダクタンス比や、上記増幅回路のロジックスレッショルド電圧との兼ね合いで設定値ＶＬＴが決定され、上記増幅回路の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ２５とＮチャンネル型ＭＯＳＦＥＴＱ２６からなるＣＭＯＳインバータ回路が２値信号にされる。このＣＭＯＳインバータ回路（Ｑ２５とＱ２６）においては、上記増幅回路の出力信号が完全に２値信号を取り得ないために、そのままでは比較的大きな貫通電流が発生してしまう。このような貫通電流を低減させるために、ＭＯＳＦＥＴＱ２６にはＮチャンネル型ＭＯＳＦＥＴＱ２７が設けられる。このＭＯＳＦＥＴＱ２７のゲートには、上記定電圧ＶＳＮが印加されて定電流動作を行うので、Ｐチャンネル型ＭＯＳＦＥＴＱ２５とＮチャンネル型ＭＯＳＦＥＴＱ２６とが共にオン状態にされて、増幅動作を行う際の貫通電流を制限するものである。
【００４４】
上記ＶＢＢレベルセンサの電流経路及び増幅回路の電流経路に設けられたＰチャンネル型のスイッチＭＯＳＦＥＴＱ１７とＱ２２のゲートには、制御信号ＤＥＴＳＷを受けるインバータ回路Ｎ１０の出力信号が供給される。このインバータ回路Ｎ１０の出力信号は、インバータ回路Ｎ１１により反転されて、出力部に設けられたナンドゲート回路Ｇ１０の一方の入力に供給される。このナンドゲート回路Ｇ１０の他方の入力には、上記ＣＭＯＳインバータ回路（Ｑ２５、Ｑ２６）の出力信号が供給される。上記ナンドゲート回路Ｇ１０の出力には、インバータ回路Ｎ１２が設けられ、レベル検出信号ＤＥＴＡが形成される。
【００４５】
制御信号ＤＥＴＳＷがロウレベルのときには、インバータ回路Ｎ１０の出力信号がハイレベルになり、上記スイッチＭＯＳＦＥＴＱ１７とＱ２２をオフ状態にさせる。これにより、ＶＢＢレベルセンサ部や増幅回路には電流が流れない。上記制御信号ＤＥＴＳＷのロウレベルにより、上記インバータ回路Ｎ１０とＮ１１を通した出力信号もロウレベルとなり、出力部に設けられたナンドゲート回路Ｇ１０とインバータ回路Ｎ１２を通してレベル検出信号ＤＥＴＡをロウレベルに固定する。つまり、ＶＢＢレベルセンサが非動作状態のときには、基板電圧ＶＢＢが設定値ＶＬＴ以下であると同様なレベルにレベル検出信号ＤＥＴＡのレベルを制御するものである。
【００４６】
制御信号ＤＥＴＳＷがハイレベルのときには、インバータ回路Ｎ１０の出力信号がロウレベルになり、上記スイッチＭＯＳＦＥＴＱ１７とＱ２２をオン状態にさせる。これにより、ＶＢＢレベルセンサ部や増幅回路が動作状態となり、上記出力部に設けられたナンドゲート回路Ｇ１０の一方の入力がハイレベルにされために、ＶＢＢレベルセンサ部と増幅回路及びＣＭＯＳインバータ回路を通した出力信号に対応した出力信号がレベル検出信号ＤＥＴＡとして出力される。つまり、基板電圧ＶＢＢが設定値ＶＬＴよりも高いとき、言い換えるならば、基板電圧ＶＢＢが絶対値的に目標値よりも小さいときには、ＶＢＢレベルセンサ部の電位が高くなり、増幅回路で反転増幅されて出力信号がロウレベル側となり、それをＣＭＯＳインバータ回路で増幅してハイレベルの２値信号を作りだす。このため、レベル検出信号ＤＥＴＡはハイレベルにされる。
【００４７】
上記レベル検出信号ＤＥＴＡのハイレベルにより、発振回路（ＯＳＣ２）６とチャージポンプ回路７が動作して、基板電圧ＶＢＢを負電位側に引き抜いてた結果、基板電圧ＶＢＢが設定値ＶＬＴよりも低くなると、言い換えるならば、基板電圧ＶＢＢが絶対値的に目標値よりも大きくされると、ＶＢＢレベルセンサ部の電位が低くなり、増幅回路で反転増幅されて出力信号がハイレベル側となり、それをＣＭＯＳインバータ回路で増幅してロウレベルの２値信号を作りだす。このため、レベル検出信号ＤＥＴＡがロウレベルに変化して、上記発振回路６及びチャージポンプ回路７の動作を停止させるものである。
【００４８】
図６には、発振回路（ＯＳＣ２）６とチャージポンプ回路７の一実施例の回路図が示されている。発振回路６は、５段のリングオシレータが利用される。同図では、リングオシレータの初段回路と最終段回路のＭＯＳＦＥＴにのみに回路記号が付されている。初段回路においては、Ｐチャンネル型ＭＯＳＦＥＴＱ３０とＮチャンネル型ＭＯＳＦＥＴＱ３３からなるＣＭＯＳインバータ回路に、ゲートに接地電位が供給されることにより抵抗素子として作用するＰチャンネル型ＭＯＳＦＥＴＱ３１、及びゲートに電源電圧ＶＤＤが印加されることにより抵抗素子として作用するＮチャンネル型ＭＯＳＦＥＴＱ３２が設けられて、次段の入力容量とともに時定数回路を構成する。このような回路が５段リング状態に接続されることより発振回路が構成される。
【００４９】
上記のような発振回路の動作を制御信号ＶＢＯＳＣＳＷに対応して間欠的に行うようにするために、最終段回路の抵抗素子として作用するＮチャンネル型ＭＯＳＦＥＴＱ３６のゲートに制御信号ＶＢＯＳＣＳＷが供給される。その出力端子と電源端子ＶＤＤとの間には、上記制御信号ＶＢＯＳＣＳＷがゲートに印加されたプルアップ用のＰチャンネル型ＭＯＳＦＥＴＱ３８が設けられる。上記リングオシレータの出力部には、波形整形回路を構成するＣＭＯＳインバータ回路Ｎ２０〜Ｎ２３が設けられる。インバータ回路Ｎ２３は、インバータ回路Ｎ２２からの発振パルスＯＳＣに対して、位相反転させた発振パルスＯＳＣＢを形成するために設けられる。
【００５０】
制御信号ＶＢＯＳＣＳＷがロウレベルのときには、上記Ｎチャンネル型ＭＯＳＦＥＴＱ３６がオフ状態にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ３８がオン状態にされる。これにより、最終段回路の出力信号が電源電圧ＶＤＤのようなハイレベルに固定されて、発振動作が停止状態にされる。このときには、発振出力ＯＳＣがロウレベルに、ＯＳＣＢがハイレベルに固定された状態である。制御信号ＶＢＯＳＣＳＷがハイレベルにされると、上記最終段回路のＭＯＳＦＥＴＱ３６がオン状態に、Ｑ３８がオフ状態にされて上記５個のインバータ回路が縦列接続状態になるから発振動作を開始するものとなる。
【００５１】
この実施例のチャージポンプ回路７は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴＱ３９〜Ｑ４６を用いて構成される。これらのＰチャンネル型ＭＯＳＦＥＴはＮ型ウェル領域に形成される。それ故、メモリセルが形成されるＰ型ウェル領域と電気的に分離でき、チャージポンプ動作においてＮ型ウェル領域に少数キャリアが発生することになるので、Ｐ型のウェル領域に形成されるメモリセルに何ら影響を及ぼすことがない。
【００５２】
ＭＯＳ容量を利用して形成されたキャパシタＣ３とＭＯＳＦＥＴＱ４１及びＱ４３により負電圧ＶＢＢを発生させるポンピング回路の基本回路が構成される。キャパシタＣ４とＭＯＳＦＥＴＱ４２及びＱ４４も同様な基本回路であるが、入力されるパルスＯＳＣＯＳＣＢとが互いにそのアクティブレベルが重なり合うことの無い逆相関係にあり、入力パルスに対応して交互に動作して効率の良いチャージポンプ動作を行うようにされる。
【００５３】
ＭＯＳＦＥＴＱ４１とＱ４３は、基本的にはダイオード形態にされてもよいが、このようにすると、そのしきい値電圧分だけレベル損失が生じてしまう。パルス信号ＯＳＣのハイレベルが３．３Ｖのような低電圧であるときには、実質的に動作しなくなる。そこで、ＭＯＳＦＥＴＱ４１は、入力パルスＯＳＣがロウレベルのときにオン状態にされればよいことに着目し、入力パルスと同様なパルスを形成するインバータ回路Ｎ２４とキャパシタＣ１及びスイッチＭＯＳＦＥＴＱ３９を設けて負電圧にされる制御電圧を形成する。これより、レベル損失なくキャパシタＣ３の負電位を基板電圧ＶＢＢ側に伝えることができる。ＭＯＳＦＥＴＱ３９は他方の入力パルスＯＳＣＢによって負電圧を形成するときオン状態にされ、キャパシタＣ１のチャージアップを行う。キャパシタＣ１は、上記ＭＯＳＦＥＴＱ４１の制御電圧を形成するに足る小さなサイズのキャパシタである。
【００５４】
ＭＯＳＦＥＴＱ４３は、バックゲート（チャンネル部分）に他方の入力パルスＯＳＣＢを受ける駆動用インバータ回路Ｎ２７のハイレベルの出力信号を受けることによって早いタイミングでオフ状態にされ、基板電位の引き抜きを効率よくする。同様にＭＯＳＦＥＴＱ４１のバックゲートには、駆動用のインバータ回路Ｎ２６の出力信号が供給されることによって、キャパシタＣ３をチャージアップするときＭＯＳＦＥＴＱ４１を早いタイミングでオフ状態にし、基板電位ＶＢＢのリークを最小にする。他方の入力パルスＯＳＣＢに対応したＭＯＳＦＥＴＱ４２のゲートに供給される制御電圧、ＭＯＳＦＥＴＱ４４とＱ４２のバックゲート電圧も同様な動作を行うようなインバータ回路Ｎ２５及びキャパシタＣ２により形成れるパルス信号及び入力パルスＯＳＣに基づいて形成されるパルス信号が用いられる。
【００５５】
上記ＭＯＳＦＥＴＱ３９とＱ４３（Ｑ４０とＱ４４）ゲート電圧を早いタイミングで引き抜くＭＯＳＦＥＴＱ４５（Ｑ４６）が設けられる。このＭＯＳＦＥＴＱ４５（Ｑ４６）は、ゲートとドレインとが共通接続されてダイオード形態にされるとともに、バックゲートに自身の入力パルスＯＳＣ（ＯＳＣＢ）を受ける駆動用インバータ回路Ｎ２６（Ｎ２７）の出力信号が供給されることにより、ＭＯＳＦＥＴＱ４３（Ｑ４４）と相補的にスイッチ制御される。これにより、入力パルスＯＳＣ（ＯＳＣＢ）に応じて駆動用インバータ回路Ｎ２６（Ｎ２７）の出力信号がロウレベルに変化するときＭＯＳＦＥＴＱ４３（Ｑ４４）がオン状態からオフ状態に切り換わるのをを早くできるから、効率よく基板電位を負電位に引き抜くことができる。
【００５６】
図７には、リーク電流回路９の一実施例の回路図が示されている。この回路は、電源電圧ＶＤＤと基板電圧ＶＢＢの間にＰチャンネル型ＭＯＳＦＥＴＱ５０，Ｑ５１とＮチャンネル型ＭＯＳＦＥＴＱ５２が直列形態に接続される。ＭＯＳＦＥＴＱ５０のゲートには、上記定電圧ＶＰＯが供給されることに応じて、ＭＯＳＦＥＴＱ５０は定電流動作を行う。リーク電流回路は、前記ＶＢＢレベルセンサやチャージポンプ回路が非動作期間において、基板電圧ＶＢＢが他の電源からのカップリングの影響を受けて不安定になるのを防止するものであるから、上記制御信号ＤＥＴＳＷによりＭＯＳＦＥＴＱ５１がスイッチ制御される。つまり、上記ＶＢＢレベルセンサが制御信号ＤＥＴＳＷのロウレベルにより非動作時されるときに上記ＭＯＳＦＥＴＱ５１がオン状態になってリーク電流を流す。
【００５７】
そもそも、ＶＢＢレベルセンサを間欠動作させるのは消費電流を低減させるためであるから、上記リーク電流回路に流れる電流が上記ＶＢＢレベルセンサにおいて基板電圧ＶＢＢに流れる電流と同程度であると、上記ＶＢＢレベルセンサを間欠動作さけたことの意義がなくなってしまう。それ故、リーク電流回路から基板電圧ＶＢＢに流れるリーク電流は、上記ＶＢＢレベルセンサから基板電圧ＶＢＢに流れるレベルセンス電流に比べて大幅に小さくされ、例えば数μＡ程度に設定されるものである。
【００５８】
図８には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている特に制限されないが、メモリアレイは、全体として４個に分けらられる。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。上記半導体チップを長手方向に対して２個ずつに分ける中央部分のうちの一方に、前記図１の回路ブロック１〜９からなる基板バックバイアス電圧発生回路が設けられる。特に制限されないが、この基板バックバイアス電圧発生回路の反対側には、例えば欠陥救済のための冗長回路が設けられる。
【００５９】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。以下、メモリセルアレイは、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７が形成されるものである。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００６０】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。メモリアレイは、上記のように全体として８個に分けられる。半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバ１２が配置される。このメインワードドライバ１２は、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバ１２は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリアレイは、上記メインワード線方向に２Ｋビット、それと直交する図示しない相補ビット線（又はデータ線）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００６１】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。上記分割されたメモリブロック毎にサブワードドライバ１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００６２】
上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリブロックのうち選択すべきメモリセルが含まれる１つのメモリブロックに対応したサブワードドライバ１７において、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００６３】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により 相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。それ故、１つのセンスアンプ１６に接続されるビット線の全体の長さが２倍になるので信号伝達経路としてみるとビット線は８分割されたと見做すことができる。
【００６４】
図９には、上記ダイナミック型ＲＡＭの一実施例の概略素子構造断面図が示されている。同図には、メモリアレイ部とその周辺回路部が簡略化して示されている。メモリアレイ部は、深い深さに形成されたＮ−型のウェル領域ＤＷＥＬＬに形成される。このＤＷＥＬＬには、上記センスアンプやサブワードドライバを構成するメモリアレイに関連する回路のＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）が形成される。ダイナミック型メモリセルが形成される部分は、上記ＤＷＥＬＬに形成されたＰ型ウェル領域ＰＷＥＬＬに形成される。このＰ型ウェル領域には、上記基板バックバイアス電圧発生回路で形成された基板電圧ＶＢＢが供給される。
【００６５】
上記メモリアレイ部が形成されるＤＷＥＬＬには、アドレス選択ＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）や、シェアードスイッチＭＯＳＦＥＴのゲートに、電源電圧ＶＤＤに対して上記ＭＯＳＦＥＴのしきい値電圧分昇圧された昇圧電圧ＶＰＰが印加される。このような昇圧電圧ＶＰＰに対応したレベルの信号が上記ＤＷＥＬＬ内に形成されたＭＯＳＦＥＴを通して出力されるので、それに対応して上記ＤＷＥＬＬに印加されるバイアス電圧も昇圧電圧ＶＰＰのような高い電圧にされる。これに対して、周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴは、Ｐ型の基板ＰＳＵＢに形成される。また、Ｐチャンネル型ＭＯＳＦＥＴは、基板ＰＳＵＢに形成されたＮ−型のウェル領域ＮＷＥＬＬに形成される。上記Ｐ型基板には、回路の接地電位ＶＳＳが供給され、上記ＮＷＥＬＬには電源電圧ＶＤＤが印加される。
【００６６】
上記のように２重ウェル構造にしてメモリセルが形成されるＰ型ウェル領域を、周辺回路を構成するＰ型基板と分離し、上記メモリセルが形成されるＰ型ウェル領域ＰＷＥＬＬのみに負の基板電圧ＶＢＢを印加する構成では、ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴの実効的なしきい値電圧を高くすることにより、ワード線がロウレベルのような非選択レベルにされたときのリーク電流を低減し、記憶キャパシタに保持された情報電荷を保持時間を長くすることができる。一方、周辺回路のＮチャンネル型ＭＯＳＦＥＴは、基板ＰＳＵＢに回路の接地電位ＶＳＳが与えられるものであるから、しきい値電圧が小さく、同じサイズなら流れる電流が大きくなるために動作速度が高速にできる。
【００６７】
上記構成において、メモリセルが形成されるＰ型ウェル領域ＰＷＥＬＬと深い深さのＤＷＥＬＬとはＰＮ接合により電気的に分離されているが、そこには大きな寄生容量が存在する。それ故、前記のように基板バックバイアス電圧発生回路のＶＢＢレベルセンサを間欠動作させた場合、それが非動作状態において昇圧電圧ＶＰＰの変動がＶＢＢの変動として現れてしまという問題が生じる。そこで、前記リーク電流回路が設けられており、上記ＶＢＢの変動を最小に抑えるように作用させることができる。リーク電流回路は、前記のように数μＡ程度の電流しか流さないから、ＶＢＢレベルセンサと必ずしも相補的に動作させる必要はなく、ＶＢＢレベルセンサの間欠動作とは無関係に定常的に動作させるものであってもよい。
【００６８】
図１０には、上記基準電圧発生回路８の一実施例の回路図が示されている。この実施例の基準電圧発生回路は、ＰＮＰトランジスタＴ１とＴ２のエミッタ面積比を異ならせ、それに同じ電流ＩＲが流れるようにしてエミッタ電流密度を異ならせる。これにより、ΔＶＢＥのようなシリコンバンドギャップに対応した定電圧を形成する。上記トランジスタＴ１とＴ２に同じ電流ＩＲを流すようにするために、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１０、ＱＰ１１、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１０とＱＮ１１が設けられる。つまり、トランジスタＴ１のエミッタ電位をＭＯＳＦＥＴＱＮ１０のソース−ゲート、ＭＯＳＦＥＴＱＮ１１のゲート−ソースを介して抵抗Ｒ１の一端に印加し、この抵抗Ｒ１の他端を上記トランジスタＴ２のエミッタに接続する。これにより、抵抗Ｒ１には上記シリコンバンドギャップに対応した定電圧ΔＶＢＥが印加されて定電流ＩＲが流れる。
【００６９】
この定電流ＩＲは、上記ＭＯＳＦＥＴＱＮ１１を通してＰチャンネル型ＭＯＳＦＥＴＱＰ１０〜ＱＰ１２からなる電流ミラー回路とＮチャンネル型ＭＯＳＦＥＴＱＮ１０を介してトランジスタＴ１のエミッタに供給する。また、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１２を通して抵抗Ｒ２に流し、定電圧ＶＲＥＦを得るものである。ただし、上記抵抗Ｒ２の他端には、上記トランジスタＴ２と同じサイズにされたトランジスタＴ３が設けられ温度補償を行うようにされているので、このベース，エミッタ間電圧が加えられるものである。基準電圧発生回路の出力端子にはキャパシタＣが設けられ基準定電圧ＶＲＥＦより安定化させる。このようにして安定化された定電圧ＶＲＥＦを形成してるので、前記ＶＢＢレベルセンサやリーク電流回路等の電流設定を高精度に制御でき、低消費電力化と動作の安定化を図ることができるものである。
【００７０】
図１１には、この発明の他の一実施例の概略ブロック図が示されている。この実施例では、上記ＶＢＢレベルセンサの間欠動作を制御するための発振回路ＯＳＣ１を他の回路にも利用するものである。つまり、発振回路ＯＳＣ１の発振パルスを前記のようなＶＢＢレベルセンサ、制御回路及び発振回路及びチャージポンプ回路からなる基板電圧発生回路ＶＢＢ Ｇｅｎに供給するとともに、昇圧電圧発生回路ＶＰＰ Ｇｅｎと、リフレッシュ制御回路ＳＥＬＦにも供給する。
【００７１】
昇圧電圧発生回路ＶＰＰ Ｇｅｎでは、ダイナミック型ＲＡＭがスタンバイ状態にされたときには、上記発振回路ＯＳＣ１からの低い周波数にされたパルスを整流して昇圧電圧を形成するように利用する。これにより、ＶＰＰ電圧がリーク電流によって低下させられてしまうのを補うような昇圧動作が行われる。ダイナミック型ＲＡＭが動作状態になって、メモリアクセスが開始されると、昇圧電圧発生回路ＶＰＰ Ｇｅｎに含まれる高い周波数にされた発振回路が動作状態にされて上記昇圧動作を行うようにされるものである。リフレッシュ制御回路ＳＥＬＦでは、リフレッシュ動作のためのアドレス更新あるいはリフレッシュ周期を決定するために上記発振回路ＯＳＣ１の発振パルスが形成される。
【００７２】
図１２には、この発明を昇圧電圧発生回路に利用した場合の一実施例のブロック図が示されている。この実施例では、前記のような発振回路ＯＳＣ１で形成された低い周波数のパルスを１パルス発生回路でパルス幅を短くし、それによりＯＳＣ制御信号を介してＶＰＰレベルサンサを起動させる。ＯＳＣ起動回路では、上記起動されたＶＰＰレベルセンサの出力が所望の昇圧電圧以下なら発振回路ＯＳＣ３を動作させて、チャージポンプ回路を動作させて昇圧電圧動作を行うようにする。ＶＰＰレベルセンサにより昇圧電圧ＶＰＰが所望の昇圧電圧に到達したなら上記発振回路ＯＳＣ３の発振動作を停止させる。
【００７３】
特に制限されないが、上記のような昇圧電圧発生回路は、それが形成されたダイナミック型ＲＡＭがスタンバイ状態のときに動作するものとされる。つまり、昇圧電圧発生回路は、ワード線の選択レベル、シェアード選択ＭＯＳＦＥＴの選択レベルを形成するものであるために、メモリアクセスが行われている状態では、ワード線の選択動作等において電位変化が大きくなるために上記のような間欠動作では間に合わない。そこで、メモリアクサス時には別に設けられた発振回路を動作させて、上記チャージポンプ回路を動作させて昇圧電圧を維持するようにすることが現実的である。
【００７４】
図１３には、この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例のブロック図が示されている。この実施例では、２つの発振回路ＨＦＯＳＣとＬＦＯＳＣが設けられる。ＨＦＯＳＣは、発振周波数が比較的高くされており、メモリアクセス時の基板電圧の変動を考慮して、その周波数が高くされる。これに対して、ＬＦＯＳＣは、前記実施例と同様にメモリがスタンバイ状態のときの基板電圧の変動を考慮して、前記のように約１００ＫＨｚのように低い周波数にされる。
【００７５】
上記２つの発振回路ＨＦＯＳＣとＬＦＯＳＣで形成された発振パルスは、ナンドゲート回路Ｇ１１とＧ１２の一方の入力に供給される。上記ナンドゲート回路Ｇ１１の他方の入力には、インバータ回路Ｎ１３を介してモード制御信号ＭＳ（例えばロウアドレスストローブ信号／ＲＡＳ）が供給される。上記ナンドゲート回路Ｇ１２の他方の入力には、上記モード制御信号ＭＳが供給される。
【００７６】
この構成では、メモリアクセスを指示するモード制御信号ＭＳ（ダイナミック型ＲＡＭの例では、ロウアドレスストローブ信号／ＲＡＳ）がロウレベルにされると、上記ナンドゲート回路Ｇ１２の出力信号は、上記発振回路ＬＦＯＳＣからの低い周波数の発振パルスに無関係にハイレベルに固定され、上記ナンドゲート回路Ｇ１１にはインバータ回路Ｎ１３を介してハイレベルの制御信号が供給されるから、上記発振回路ＨＦＯＳＣからの高い周波数の発振パルスを出力させる。これにより、上記２つのナンドゲート回路Ｇ１１とＧ１２の出力信号を受けるナンドゲート回路Ｇ１３からは、上記高い周波数に対応したパルス出力ＯＵＴを形成するものである。このパルスＯＵＴは、前記のような１パルス発生回路に供給されて、前記ＶＢＢレベルセンサの起動信号として利用される。
【００７７】
メモリがスタンバイ状態ではモード制御信号ＭＳ（ダイナミック型ＲＡＭの例では、ロウアドレスストローブ信号／ＲＡＳ）がハイレベルにされ、上記ナンドゲート回路Ｇ１２の出力信号は、上記発振回路ＬＦＯＳＣからの低い周波数の発振パルスを出力する。一方、上記ナンドゲート回路Ｇ１１にはインバータ回路Ｎ１３を介してロウレベルの制御信号が供給されるから、上記発振回路ＨＦＯＳＣからの高い周波数の発振パルスに無関係にハイレベルを出力させる。これにより、上記２つのナンドゲート回路Ｇ１１とＧ１２の出力信号を受けるナンドゲート回路Ｇ１３からは、上記低い周波数に対応したパルス出力ＯＵＴを形成するものである。このパルスＯＵＴは、前記のような１パルス発生回路に供給されて、前記ＶＢＢレベルセンサの起動信号として利用される。
【００７８】
上記のように動作モードに応じて２種類の起動信号を形成することにより、メモリアクセス時の基板電圧と、スタンバイ時の基板電圧とを最適な条件で発生させることができ、基板電圧の安定化と基板バックバイアス電圧発生回路での消費電流を低減させることができるものとなる。
【００７９】
図１４には、この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例のブロック図が示されている。この実施例では、スタンバイ時には上記低い周波数に設定された発振回路ＬＦＯＳＣによる間欠動作が指示され、メモリアクセス時には連続動作が行われるように切り替えられる。つまり、上記発振回路ＬＦＯＳＣで形成された発振パルスは、ナンドゲート回路Ｇ１４の一方の入力に供給される。このナンドゲート回路Ｇ１４の他方の入力には、モード制御信号ＭＳ（ダイナミック型ＲＡＭの例ではロウアドレスストローブ信号ＲＡＳ）が供給される。そして、上記ナンドゲート回路Ｇ１４の出力信号は、インバータ回路Ｎ１４を通して出力信号ＯＵＴとして出力される。
【００８０】
上記構成では、スタンバイ状態では制御信号ＭＳ（／ＲＡＳ）がハイレベルであるために、ナンドゲート回路Ｇ１４がゲートを開いて上記低い周波数のパルスを通しインバータ回路Ｎ１４を介して出力する。このパルスＯＵＴは、前記のような１パルス発生回路に供給されて、前記ＶＢＢレベルセンサの起動信号として利用される。つまり、ＶＢＢレベルセンサの前記のような間欠動作が行われる。これに対して、メモリアクセス時には上記制御信号ＭＳ（／ＲＡＳ）がロウレベルにされる。このため、ナンドゲート回路Ｇ１４は上記低い周波数のパルスに無関係に出力ＯＵＴをハイレベルに固定させる。これにより、上記ＶＢＢレベルセンサの間欠動作が停止される。そして、図示しないが、上記信号ＭＳのロウレベルにより上記ＶＢＢレベルセンサを連続動作させるようにする。
【００８１】
図１５には、この発明に係る基板バックバイアス電圧発生回路の他の一実施例のブロック図が示されている。この実施例では、チャージポンプ回路においてはキャパシタの電荷転送により直流電流を作り出すものであることを利用し、チャージポンプ回路で形成される最大電圧が基板バックバイアス電圧の設定電圧になるように動作電圧を降圧して定電圧化するものである。つまり、外部電源ＶＤＤを降圧電圧回路により降圧し、その降圧された定電圧ＶＬによりパルスの波形整形と駆動回路を構成するインバータ回路Ｎ１５とＮ１６を動作させる。これらのインバータ回路を通して発振パルスＯＳＣを伝えるようにすることにより、ハイレベルの電圧が上記降圧電圧ＶＬに対応したパルスが形成される。
【００８２】
キャパシタＣ５とダイオード形態にされたＭＯＳＦＥＴＱ５０とＱ５１とは、チャージポンプ回路を構成し、上記インバータ回路Ｎ１６の出力信号がハイレベルＶＬのときにキャパシタＣ５にＶＬ−Ｖth（ＶthはＭＯＳＦＥＴＱ５３のしきい値電圧）にチャージアップさせる。インバータ回路Ｎ１６の出力信号がロウレベル（０Ｖ）ときには、キャパシタＣ５から−（ＶＬ−Ｖth）のような負電圧を発生させ、ＭＯＳＦＥＴＱ５４を通して基板ＶＢＢに伝える。このとき、ＭＯＳＦＥＴＱ５４のしきい値電圧Ｖthだけレベル損失が生じるから、基板ＶＢＢ側に伝えられる最大電圧は−（ＶＬ−２Ｖth）にされる。上記チャージポンプ回路の効率を考慮し、基板電圧ＶＢＢの設定電圧値に対して、上記−（ＶＬ−２Ｖth）を若干大きくなるように設計しておけば、上記チャージポンプ回路を連続動作させても上記電圧以下には低下することはない。
【００８３】
この実施例の基板バックバイアス電圧発生回路では、ＶＢＢレベルセンサが不要になるものである。ＶＢＢレベルセンサは、基板電圧を一定化させるものであるが、別の観点からはチャージポンプ回路において基板電圧ＶＢＢが設定値よりも絶対値的に大きくならないようにするものであるとみることができる。つまり、ＶＢＢレベルセンサによりチャージポンプ回路の動作を停止させるのは、上記のようにＶＢＢが低下しすぎるのを防ぐとともに無駄なチャージポンプ動作での電流を抑えるようにするものであるからである。したがって、上記実施例のようにチャージポンプ回路を連続動作させてもＶＢＢが設定値よりも大きくならないようにすれば、ＶＢＢレベルセンサは不要にでき、基板バックバイアス電圧発生回路の動作制御が簡略化できる。
【００８４】
上記チャージポンプ回路の最大電圧と基板電圧ＶＢＢとが等しくされると、上記キャパシタＣ５と基板電位ＶＢＢとの間での電荷の移送が無くなるから電流の消費は生じない。しかしながら、発振回路や上記インバータ回路Ｎ１５でのチャージの充放電に電流消費が存在する。そこで、スタンバイ時には発振パルスＯＳＣの発振周波数を低くし、メモリアクセス時には発振パルスＯＳＣの発振周波数を高くするように切り替える。つまり、前記図１３の実施例のような周波数切り替をゲート回路で行うのではなく、２つの発振回ＨＦＯＳＣとＬＦＯＳＣとの動作の切り替えにより行うようにすればよい。
【００８５】
図１６には、この発明に係るダイナミック型ＲＡＭの電源系の一実施例の概略ブロック図が示されている。外部端子から供給された電源電圧ＶＤＤと回路の接地電位ＶＳＳからなる電源電圧は、カラム系選択回路、ワード線選択回路及びメインアンプ・Ｉ／Ｏ系、ＤＲＡＭ制御系に供給される。また、３種類の内部電圧発生回路に供給される。負電圧発生回路ＶＢＢ−Ｇは、前記実施例のような基板バックバイアス電圧発生回路と同様な回路であり、上記電源電圧ＶＤＤと回路の接地電位ＶＳＳを受けて、前記実施例のようなリングオシレータ等の発振回路と、かかる発振パルスにより負電圧を形成するチャージポンプ回路から構成される。上記負電圧の安定化と無駄な電流消費を抑えるために、前記のような基板電圧をレベルセンスしてチャージポンプ動作を間欠的に行うような制御回路が設けられる。
【００８６】
内部電圧発生回路ＶＳＡ−Ｇは、電源電圧ＶＤＤをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成するものであり、基本的にはＮチャンネル型ＭＯＳＦＥＴのソースフォロワ回路から構成できるものである。電圧発生回路ＶＰＬ−Ｇは、ビット線のプリチャージ電圧と、プレート電圧ＶＰＬを形成する。この電圧発生回路ＶＰＬ−Ｇは、上記同様に電源電圧ＶＤＤをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成し、それを１／２に分圧した電圧を発生させる。上記プリチャージ電圧とプレート電圧ＶＰＬとは同じ電圧でよいので共通化してもよいが、互いに影響を受けないようにそれぞれが別のドライバを介して出力させられる。
【００８７】
上記負電圧発生回路ＶＢＢ−Ｇで形成された負電圧ＶＢＢは、上記ワード線選択回路に供給される。上記プリチャージ電圧は、プリチャージ回路ＰＣＣに用いられ、プレート電圧ＶＰＬはメモリセルのキャパシタの共通電極（プレート）に伝えられる。内部電圧ＶＳＡは、センスアンプＳＡとライトバッファＷＢの動作電圧として与えられる。この構成では、メモリアレイが形成されるＰ型ウェル領域には、上記負電圧にされたバックバイアス電圧ＶＢＢが印加されるのではなく、０ＶのようなＶＳＳが印加される。
【００８８】
この実施例のダイナミック型ＲＡＭでは、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線に対して、電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用ＭＯＳＦＥＴのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅するものである。
【００８９】
この構成により、メモリセルが形成されるＰ型ウェル領域又はＰ型基板には基板バックバイアス電圧を供給することが不要にでき、前記図９のようなメモリアレイが形成される部分に深い深さのＤＷＥＬＬを形成するというを２重のウェル構造が不要となり、プロセスの簡素化が図られるものとなる。なお、ワード線の選択レベルは、電源電圧に対して昇圧された電圧ＶＰＰを用いるようにするものであってもよい。この場合には、センスアンプは電源電圧と回路の接地電位により動作させるようにすればよい。
【００９０】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 第１の周期的なパルスを整流してチャージポンプ回路により内部電圧を形成し、上記内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路を設け、その検出信号に応じて上記内部電圧が所望のレベルになるように制御回路で上記チャージポンプ回路を制御するとともに、上記レベル検出回路の電流経路に第２の周期的なパルスによりスイッチ制御されるスイッチ素子を挿入することにより、レベル検出回路を通して流れる電流によって内部電圧が不所望に低減させられることがないから全体としての消費電流を低減させることができるという効果が得られる。
【００９１】
（２） 上記制御回路により、上記スイッチ素子によりレベル検出回路の検出信号が上記所望レベルよりも絶対値的に小さな値であると判定されたものであるときには、上記検出信号が上記所望レベルに到達するまで上記スイッチ素子をオン状態にさせる制御信号を形成するようにすることにより、上記内部電圧に対応した合理的に電圧発生が可能になるという効果が得られる。
【００９２】
（３） 上記第１の周期的なパルスを第１の発振回路で形成し、その発振動作を上記レベル検出回路の検出信号に応じて制御することにより、上記チャージポンプ回路の実質的な動作を制御するようにすることにより、発振回路も間欠動作させることができそこでの電流消費も必要最小にできるという効果が得られる。
【００９３】
（４） 上記第２の周期的なパルスを上記第１の周期的なパルスに比べて低い周波数にされた周波数により発振動作させられる第２の発振回路で形成させることにより、レベル検出回路の動作期間を実質的に短くできるとともにそれを上記第２の周期的なパルスを形成するための電流を小さくなるために低消費電力化を図ることができるという効果が得られる。
【００９４】
（５） 上記第２の周期的なパルスは、１ショットパルス発生回路に入力されて、そのパルスデューティを小さくすることにより、上記レベル検出回路の動作期間が短くなり、それに対応して大幅な低消費電力化が可能になるという効果が得られる。
【００９５】
（６） 上記レベル検出回路のレベル検出動作を行う電流経路には、基準電圧を受けて定電流動作を行う定電流源ＭＯＳＦＥＴを直列に挿入し、上記電流経路で形成されたレベル検出信号を、上記同様な定電流源ＭＯＳＦＥＴにより動作電流が制限される増幅回路により増幅させることにより、電流を大幅に低減させつつ、安定したレベル検出動作を行わせることができるという効果が得られる。
【００９６】
（７） 上記スイッチ素子を半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にさせるようにすることにより、非動作状態での電流消費を効果的に低減させることができるという効果が得られる。
【００９７】
（８） 上記スイッチ素子を半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にし、上記半導体集積回路装置が動作状態のときには定常的にオン状態にすることにより、非動作状態では低消費電力のもとに内部電圧の安定化を図り、動作状態ではその動作に対応して内部電圧を安定化させることができるという効果が得られる。
【００９８】
（９） 上記スイッチ素子を半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にし、上記半導体集積回路装置が非動作状態のときには上記第２の周期的なパルスよりも短い周期にされた第３の周期的なパルスによりオン状態にすることにより、非動作状態及び動作状態においても低消費電力のもとに内部電圧の安定化を図ることができるという効果が得られる。
【００９９】
（１０） 上記チャージポンプ回路により、アドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるメモリアレイが形成されるＰ型ウェル領域に供給される負電圧のバイアス電圧を形成するようにすることにより、低消費電力により基板バックバイアス電圧の安定化を図ることができるという効果が得られる。
【０１００】
（１１） 上記チャージポンプ回路により、ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の非選択レベルを形成するものすることにより、上記アドレス選択ＭＯＳＦＥＴが形成されるＰ型ウェル領域又はＰ型基板には０Ｖにでき、プロセスの簡素化が可能になるという効果が得られる。
【０１０１】
（１２） 上記内部電圧に対して上記レベル検出回路の電流経路において流れる電流よりも小さな電流を定常的に流すリーク電流経路を設けるようにすることにより、上記レベル検出回路が非動作状態にされたときの内部電圧の安定化を図ることができるという効果が得られる。
【０１０２】
（１３） 上記リーク電流経路を上記レベル検出回路の電流経路に設けられたスイッチ素子と相補的にスイッチ制御されるスイッチ素子を設けることにより、そこでの電流を必要最小に設定することができるという効果が得られる。
【０１０３】
（１４） 上記メモリアレイが形成されたＰ型ウェル領域を深い深さのＮ型ウェル領域に形成し、そのＮ型ウェル領域には上記メモリセルアレイに形成されるダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルに対応した昇圧電圧を印加するようにした場合、上記リーク電流経路により昇圧電圧からのカップリングによる電圧変動を防止することができるとう効果が得られる。
【０１０４】
（１５） 上記チャージポンプ回路をアドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるメモリアレイが形成されるＰ型ウェル領域に供給される負電圧のバイアス電圧を形成する第１の回路と、上記ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルを形成する第２の回路に用いるようにすることにより、それぞれの電圧を低消費電力で形成することができるという効果が得られる。
【０１０５】
（１６） 外部端子から供給された電源電圧を降圧電圧回路により降圧して所望の定電圧を形成して、周期的なパルスを出力するパルス出力回路を動作させ、上記パルス出力回路から出力されたパルスを整流して内部電圧を形成するチャージポンプ回路とを備え、上記降圧電圧の電圧値と、上記パルスの周波数及び上記チャージポンプ回路の効率とを組み合わせることにより、上記内部電圧のレベルを設定することにより、上記レベル検出回路を設けることなく内部電圧を所望電圧に設定できるという効果が得られる。
【０１０６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、レベル検出回路の具体的構成は、形成すべき内部電圧に対応して種々の実施形態を採ることができる。例えば、図５の実施例において、基板電圧ＶＢＢをより深い電圧にするなら、ＭＯＳＦＥＴＱ２０にダイオード形態にされたＮチャンネル型ＭＯＳＦＥＴを直列接続したり、増幅回路のロジックスレョショルドを変化させるようにすればよい。チャージポンプ回路は、負電圧を発生させる場合図６の実施例においては互いに逆相の発振パルスを利用するものであるが、片方のパルスのみを用いる構成あるいは図１５のような単純な回路とする等種々の実施形態を採ることができる。
【０１０７】
この発明は、前記のようなダイナミック型ＲＡＭの他に、負電圧にされた内部電圧、あるいは電源電圧に対して昇圧された内部電圧等、チャージポンプ回路を利用して、外部端子から供給された電圧とは異なる内部電圧発生回路を備えた各種半導体集積回路装置に広く利用できるものである。
【０１０８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１の周期的なパルスを整流してチャージポンプ回路により内部電圧を形成し、上記内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路を設け、その検出信号に応じて上記内部電圧が所望のレベルになるように制御回路で上記チャージポンプ回路を制御するとともに、上記レベル検出回路の電流経路に第２の周期的なパルスによりスイッチ制御されるスイッチ素子を挿入することにより、レベル検出回路を通して流れる電流によって内部電圧が不所望に低減させられることがないから全体としての消費電流を低減させることができる。
【図面の簡単な説明】
【図１】この発明に係る基板バックバイアス電圧発生回路の一実施例を示すブロック図である。
【図２】この発明に係る基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図である。
【図３】図１に示した基板バックバイアス電圧発生回路の動作の一例を説明するためのタイミング図である。
【図４】図１の１パルス発生回路２とＯＳＣ起動信号コントロール回路３及びＯＳＣ制御回路４の一実施例を示す回路図である。
【図５】図１のＶＢＢレベルセンサ５の一実施例を示す回路図である。
【図６】図１の発振回路（ＯＳＣ２）６とチャージポンプ回路７の一実施例を示す回路図である。
【図７】図１のリーク電流回路９の一実施例を示す回路図である。
【図８】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図９】図８のダイナミック型ＲＡＭの一実施例を示す概略素子構造断面図である。
【図１０】図１の基準電圧発生回路８の一実施例を示す回路図である。
【図１１】この発明に係る電圧発生回路の他の一実施例を示す概略ブロック図である。
【図１２】この発明を昇圧電圧発生回路に利用した場合の一実施例を示すブロック図である。
【図１３】この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例を示すブロック図である。
【図１４】この発明に係る基板バックバイアス電圧発生回路の起動方法を説明するための他の一実施例を示すブロック図である。
【図１５】この発明に係る基板バックバイアス電圧発生回路の他の一実施例を示すブロック図である。
【図１６】この発明に係るダイナミック型ＲＡＭの電源系の一実施例を示す概略ブロック図である。
【符号の説明】
１…発振回路（ＯＳＣ１）、２…１パルス発生回路、３…ＯＳＣ起動信号コントロール回路、４…ＯＳＣ制御回路、５…ＶＢＢレベルセンサ、６…発振回路（ＯＳＣ２）、７…チャージポンプ回路、８…基準電圧発生回路、９…リーク電流回路、１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）
Ｑ１〜Ｑ５４…ＭＯＳＦＥＴ、Ｇ１〜Ｇ１４…ゲート回路、Ｎ１〜Ｎ１６，Ｎ２０〜Ｎ２７…インバータ回路、Ｃ１〜Ｃ５…キャパシタ、
ＶＢＢ Ｇｅｎ…基板電圧発生回路、ＶＰＰ Ｇｅｎ…昇圧電圧発生回路、ＳＥＬＦ…リフレッシュ制御回路、Ｔ１〜Ｔ３…トランジスタ、
ＨＦＯＳＣ，ＬＦＯＳＣ…発振回路。
Claims (14)
- 第１の周期的なパルスを整流して内部電圧を形成するチャージポンプ回路と、
上記内部電圧に対して電流を流す電流経路を備え、かかる内部電圧のレベルが所望レベルに到達した否かを検出するレベル検出回路と、
上記レベル検出回路の検出信号に応じて上記チャージポンプ回路の実質的な動作を制御して、上記内部電圧が所望のレベルになるように制御する制御回路と、
上記レベル検出回路における上記電流経路に挿入され、上記第１の周期的なパルスに比べて低い周波数にされた第２の周期的なパルスによりスイッチ制御されるスイッチ素子とを備えてなり、
上記スイッチ素子は、半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にされ、上記半導体集積回路装置が動作状態のときには定常的にオン状態にされるものであることを特徴とする半導体集積回路装置。 - 上記制御回路は、上記スイッチ素子によりレベル検出回路の検出信号が上記所望レベルよりも絶対値的に小さな値であると判定されたものであるときには、上記検出信号が上記所望レベルに到達するまで上記スイッチ素子をオン状態にさせる制御信号を形成するものであることを特徴とする請求項１の半導体集積回路装置。
- 上記第１の周期的なパルスは、第１の発振回路で形成されるものであり、かかる第１の発振回路の発振動作を上記レベル検出回路の検出信号に応じて制御することにより、上記チャージポンプ回路の実質的な動作を制御するものであることを特徴とする請求項１又は請求項２の半導体集積回路装置。
- 上記第２の周期的なパルスは、第２の発振回路で形成されるものであることを特徴とする請求項１の半導体集積回路装置。
- 上記第２の周期的なパルスは、１ショットパルス発生回路に入力されて、そのパルスデューティが小さくされるものであることを特徴とする請求項１又は請求項４の半導体集積回路装置。
- 上記レベル検出回路のレベル検出動作を行う電流経路には、基準電圧を受けて定電流動作を行う定電流源ＭＯＳＦＥＴが直列に挿入されてなるものであり、
上記電流経路で形成されたレベル検出信号は、上記同様な定電流源ＭＯＳＦＥＴにより動作電流が制限される増幅回路により増幅されなるものであることを特徴とする請求項１の半導体集積回路装置。 - 上記スイッチ素子は、半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にされるものであることを特徴とする請求項１又は請求項２の半導体集積回路装置。
- 上記スイッチ素子は、半導体集積回路装置が非動作状態に置かれるときに上記第２の周期的なパルスによりオン状態にされ、上記半導体集積回路装置が非動作状態のときには、上記第２の周期的なパルスよりも短い周期にされた第３の周期的なパルスによりオン状態にされるものであることを特徴とする請求項１又は請求項２の半導体集積回路装置。
- 上記チャージポンプ回路は、アドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるメモリアレイが形成されるＰ型ウェル領域に供給される負電圧のバイアス電圧を形成するものであることを特徴とする請求項７又は請求項８の半導体集積回路装置。
- 上記チャージポンプ回路は、ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の非選択レベルを形成するものであり、
上記アドレス選択ＭＯＳＦＥＴが形成されるＰ型ウェル領域又はＰ型基板には０Ｖがバイアス電圧として与えられるものであることを特徴とする請求項７又は請求項８の半導体集積回路装置。 - 上記内部電圧に対して上記レベル検出回路の電流経路において流れる電流よりも小さな電流を定常的に流すリーク電流経路を設けてなることを特徴とする請求項１又は請求項２の半導体集積回路装置。
- 上記リーク電流経路には、上記レベル検出回路の電流経路に設けられたスイッチ素子と相補的にスイッチ制御されるスイッチ素子が設けられるものであることを特徴とする請求項１１の半導体集積回路装置。
- 上記メモリアレイが形成されたＰ型ウェル領域は、深い深さのＮ型ウェル領域に形成され、
かかるＮ型ウェル領域には上記メモリセルアレイに形成されるダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルに対応した昇圧電圧が印加されてなるものであることを特徴とする請求項９の半導体集積回路装置。 - 上記チャージポンプ回路は、アドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるメモリアレイが形成されるＰ型ウェル領域に供給される負電圧のバイアス電圧を形成する第１の回路と、上記ダイナミック型メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートが接続されたワード線の選択レベルを形成する第２の回路とからなるものであることを特徴とする請求項７又は請求項８の半導体集積回路装置。
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