JP3821262B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、ダイナミック型RAM(ランダム・アクセス・メモリ)のように昇圧電圧や基板バックバイアス電圧のように外部端子から供給された電源電圧より大きな電圧又は逆極性の内部電圧を持つもののテスト技術に利用して有効な技術に関するものである。
【0002】
【従来の技術】
外部端子から供給された電源電圧を受け、回路の動作に必要な内部電圧を形成する内部電源回路を備えたダイナミック型RAMの例として、特開平3−214669号公報がある。
【0003】
【発明が解決しようとする課題】
上記のような内部電圧を持つ半導体集積回路装置おいて、内部回路の動作試験の1つとして上記内部電圧をモニタして内部電圧が正常に形成されているか否が検証できるようにすることが便利である。ダイナミック型メモリセルのアドレス選択MOSFETのゲートが接続されるワード線の電位をビット線に与えれるハイレベルに対してそのしきい値電圧以上に高くするために、外部端子から供給されて電源電圧を昇圧した電圧を形成したり、上記メモリセルが形成される半導体領域にバックバイアス電圧を供給するために、負電圧を形成したりする内部電圧発生回路を備えたものでは、上記内部電圧をそのまま外部端子から出力させることが簡単にはできないという問題がある。
【0004】
試験のときにスイッチMOSFETをオン状態にして昇圧電圧を外部端子へ送出する場合、Nチャンネル型MOSFETを用いるとそのしきい値電圧分だけ低下した電圧が出力され、上記MOSFETのしきい値電圧のプロセスバラツキにより正確な昇圧電圧を知ることができなくなる。そこで、Pチャンネル型MOSFETを用いることが考えられるが、上記外部端子にP型拡散層が接続されることなり、外部端子で発生したオーバーシュート等の高電圧によって寄生サイリスタ素子をオン状態にさせて半導体集積回路装置そのものを破壊させてしまう可能性があるためにCMOS集積回路装置では外部端子にはP型拡散層を接続させないようにするものである。
【0005】
−1.0Vのような基板バックバイアス電圧を上記同様にスイッチMOSFETを介して出力させるようにすると、上記−1.0Vのような基板バックバイアス電圧が与えられたMOSFETの電極がソース電極として作用し、ゲート電極に0Vのような回路の接地電位を与えても定常的にオン状態となり、外部端子と基板との間でリーク電流を流してしまう。そこで、上記スイッチMOSFETのゲート電極に−1.0Vのような負電圧を供給するようスイッチ制御回路を設けることが考えられる。しかし、上記スイッチ制御回路は、電源電圧と基板電圧とで動作することとなり、回路動作時に基板側に大きな電流を流してしまい基板電圧を大幅に変動させたり、上記スイッチ制御回路を通して基板に流れるリーク電流を増大させる原因になるという問題を有する。
【0006】
この発明の目的は、簡単な構成により昇圧電圧や負電圧を含む内部電圧をモニタできるようにした半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第1及び第2の外部端子から供給された第1電圧と第2電圧とを受け、上記第1電圧以上に大きくされた昇圧電圧あるいは上記第2電位より低い逆極性電圧を形成する内部電源回路を備えた半導体集積回路装置において、上記昇圧電圧と上記第2電圧との電位差又は上記第1電圧と負電圧との差電圧を上記第1電位と第2電位の間の電圧に分圧する分圧回路を設け、所定の動作モードのときにオン状態にされてたMOSFETを介して上記分圧した電圧を第3の外部端子を通して出力させる。
【0008】
【発明の実施の形態】
図1には、この発明が適用されるダイナミック型RAMの一実施例の概略ブロック図が示されている。同図においては、この発明が適用されるダイナミック型RAMを構成する各回路ブロックのうち、その主要部が代表として例示的に示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0009】
アドレス端子Aiから時分割的に入力されたアドレス信号は、アドレスバッファ1に取り込まれる。アドレスバッファ1は、Xアドレスバッファ(X ADDRESS BUFFER) とYアドレスバッファ(Y ADDRESS BUFFER) から構成され、時分割的にアドレス端子Aiから入力されたそれぞれのアドレス信号を取り込むようにする。上記Xアドレスバッファに取り込まれたXアドレス信号は、Xラッチ(XLATCH) とプリデコーダ(PRE-DEC) 2に伝えられる。上記Yアドレスバッファに取り込まれたYアドレス信号は、Yラッチ(YLATCH) とプリデコーダ(PRE-DEC) 3を介してYデコーダ(YDEC)4に供給される。上記Yアドレスの一部の信号は、ワード線選択回路5に含まれるマット制御回路(MAT CONTROL) や、増幅回路(WA/MA)14、リードライト制御回路(R/W CONTROL) 10にも供給される。上記ワード線選択回路5は、上記マット制御回路とXデコーダ(XDEC)から構成される。メモリ部は、メモリマット(MAT) 6と、センスアンプ(SA)7から構成される。
【0010】
上記メモリマット6は、ワード線とビット線の交点にアドレス選択MOSFETと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるものであり、例えば256Mビットのような大記憶容量を持つものでは、メモリ部には多数のメモリマット6が設けられる。ワード線選択回路5に含まれるXデコーダにより、多数のメモリマットの中からアドレス信号により指定されたメモリマットのワード線が選択され、Yデコーダ4によりアドレス信号により上記指定されたメモリマットの中のビット線が選択される。
【0011】
読み出し動作のときには、リードライト制御回路10により増幅回路14のメインアンプMAが動作して、上記メモリ部からの読み出し信号を増幅して、データ出力回路(DOUT BUFFER) 11を通してデータ端子DQから出力させる。書き込み動作のときには、リードライト制御回路10により増幅回路14のライトアンプWAが動作して、データ端子DQから入力された書き込み信号がデータ入力回路(DIN BUFFER)と上記ライトアンプWAを通して上記メモリ部の選択されたメモリセルに書き込まれる。クロックバッファ(CLOCK BUF) 8は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及び出力イネーブル信号/OEを受けて、クロックコントロール回路(CLOCK CONTROL)9に伝えて内部動作に必要な各種制御信号を形成する。
【0012】
この実施例では、メモリ回路の動作電圧を形成する内部電圧発生回路13が設けられる。この内部電圧発生回路13には、昇圧回路VPP−GEN、降圧回路VDL−GEN及び負電圧発生回路VBB−GENが含まれる。上記降圧回路VDL−GENは、低消費電力や微細化されたMOSFETのゲート耐圧保護のため等に、電源電圧VDDを降圧した内部電圧VDLを形成する。この内部電圧VDLは、特に制限されないが、センスアンプ7の動作電圧として用いられる。これにより、メモリセルが接続されたビット線のハイレベルは、上記内部電圧VDLに対応された降圧電圧とされる。上記電源電圧VDDが3.3Vのとき、内部降圧電圧VDLは例えば2.0Vにされる。
【0013】
メモリセルが接続されたワード線は、上記ビット線のハイレベルに対応した内部降圧電圧VDLに対して、アドレス選択MOSFETのしきい値電圧以上に高くする必要がある。このような高電圧を形成するために、チャージポンプ回路を利用した昇圧回路VPP−GENが設けられる。上記昇圧回路VPP−GENは、上記電源電圧VDDで動作する発振回路等で形成されたパルス信号を用いて、約3.6Vのような昇圧電圧を形成する。上記メモリセルが形成される半導体領域又は基板には、−1.0Vのような負電圧VBBが供給される。このような負電圧VBBの供給によって、上記アドレス選択MOSFETのしきい値電圧が高くされて、オフ状態のときのリーク電流を低減して記憶キャパシタの情報保持時間を長くできるものである。
【0014】
内部電圧発生回路13には、アドレス選択回路等の内部回路に供給する降圧電圧VPERIを設けるものであってもよい。前記のように外部電源電圧VDDが3.3Vのとき、2.5Vに降圧した内部電圧VPERIを形成し、アドレス選択回路等の動作電圧として用いることにより低消費電力化と高速化とを図るようにするものであってもよい。外部端子を介して信号の授受を行うアドレスバッファ1やデータ出力回路11やデータ入力回路12等の入出力回路では、電源電圧VDDにより動作させられる。
【0015】
上記の内部電圧VPP、VDL及びVBBは、メモリ動作に大きな影響を及ぼすものである。したがって、メモリの動作試験においては、上記内部電圧発生回路13が正常に動作しているか否かを直接的に判定できるようにするために、上記の内部電圧VPP、VDL及びVBBを外部端子を通して出力させる機能付加することが便利である。上記降圧電圧VDLを出力させる機能を付加することには何ら問題はないが、上記昇圧電圧VPPや負電圧VBBにおいては前記のような理由により外部端子へ出力させることは難しい。
【0016】
図2には、この発明に係るVPPモニタ回路VPPMの一実施例の回路図が示されている。VPPモニタ回路VPPMは、次の各回路素子から構成される。昇圧電圧VPPと、回路の接地電位との間には、Pチャンネル型MOSFETQ1とQ2からなる分圧回路と、かかる分圧回路の動作を有効にするNチャンネル型のスイッチMOSFETQ3が設けられる。上記分圧回路は、試験動作のときにのみ動作すればよいから、通常動作時では上記スイッチMOSFETQ3をオフ状態にして、昇圧電圧VPPと回路の接地電位との間で直流電流が流れるのを防止する。
【0017】
分圧回路を構成するMOSFETQ1とQ2は、特に制限されないが、分圧動作状態のときに流れる直流電流を抑えるために、言い換えるならば、上記分圧回路の動作によって、昇圧電圧VPPそのものが低下することがないように大きな抵抗値に設定されて、そこに流れる直流電流が小さくなるように形成される。Nチャンネル型のスイッチMOSFETは、そのオン抵抗値は、上記Pチャンネル型MOSFETQ1やQ2のオン抵抗に比べて小さくされ、分圧電圧は上記MOSFETQ1とQ2のサイズ比によって決められるように設定される。例えば、MOSFETQ1とQ2を同じサイズに形成すれば、両者のオン抵抗値は等しくなって、上記MOSFETQ3のオン抵抗値が無視できるものであるので、昇圧電圧VPPを1/2に分圧することができる。上記のように昇圧電圧VPPが約3.6Vの場合には、1.8Vの分圧電圧を得ることができる。
【0018】
上記の分圧電圧は、Nチャンネル型のスイッチMOSFETQ4を通して外部端子Aiから出力される。上記外部端子Aiは、特に制限されないが、アドレス端子と兼用される。つまり、試験のためにだけ使用される外部端子を設けるのではなく、通常動作において設けられたアドレス端子等を利用して、試験動作のときにのみVPPモニタ端子として利用するものである。このような構成とすることにより、半導体集積回路装置の外部端子数の増加を防ぐことができる。
【0019】
上記の外部端子Aiと上記スイッチMOSFETQ4との間には、静電保護回路ESDが設けられ、かかる保護回路ESDを介してアドレスバッファADBの入力端子や、上記VPPモニタ用のスイッチMOSFETQ4と接続される。この場合、特に制限されないが、スイッチMOSFETQ4と上記保護回路ESDとの間には抵抗R2が設けられ、スイッチMOSFETQ4の出力側と回路の接地電位との間にはダイオード接続のMOSFETQ5が設けられる。また、MOSFETQ4のゲートと出力側との間には、ゲートに回路の接地電位が与えられたNチャンネル型MOSFETQ6が設けられる。
【0020】
上記MOSFETQ6は、通常動作時にアドレス端子Aiに負電圧のアンダーシュートが発生したとき、それによってオフ状態であるべきMOSFETQ4がオン状態になるのを防止する。つまり、上記負電圧が供給された場合には、Nチャンネル型MOSFETQ6がオン状態となり、MOSFETQ4のゲート,ソース間を短絡して、かかる負電圧によりMOSFETQ4がオン状態になるのを防止する。抵抗R1は、上記MOSFETQ6がオン状態のときに試験信号φTT側に不所望な信号が伝えられるのを防止する。また、MOSFETQ6及びQ5と抵抗R1,抵抗R2は、サージ電圧保護回路として動作する。
【0021】
この実施例回路の動作は、次の通りである。通常動作時においてはMOSFETQ3及びQ4のゲートに供給される試験信号φTTが回路の接地電位のようなロウレベルにされており、MOSFETQ3及びQ4をオフ状態にしている。これにより、通常動作時において、分圧回路に電流は流れないから昇圧回路VPP−GENには影響を与えない。上記の動作状態において、例えアドレス端子Aiに負電圧のアンダーシュートが発生した場合でも、上記MOSFETQ6の動作によって、MOSFETQ4はオフ状態を維持するから、昇圧電圧VPPからMOSFETQ1、Q4を通して不所望なリーク電流が流れて昇圧電圧VPPを変動させることもない。
【0022】
VPPをモニタする試験動作時に、上記試験信号φTTがハイレベルにされる。特に制限されないが、このφTTのハイレベルは、上記MOSFETQ4の基板効果を含めた実効的なしきい値電圧Vthを考慮し、VDD−(VPP/2)>Vthなら、電源電圧VDDのようなハイレベルを用い、VDD−(VPP/2)<Vthなら昇圧電圧VPPのようなハイレベルを用いる。これにより、上記の分圧電圧(VPP/2)をMOSFETQ4のしきい値電圧に影響されないで、そのまま外部端子Aiから出力させることができる。上記アドレス端子Aiから出力された分圧電圧VPP/2から、昇圧電圧VPPそのものを判定することができる。
【0023】
図3には、この発明に係るVBBモニタ回路VBBMの一実施例の回路図が示されている。VBBモニタ回路VBBMは、次の各回路素子から構成される。VBBモニタ回路VBBMにおいて、前記図2のVPPモニタ回路VPPMと同じ回路動作を行うものは同じ回路記号を付すものである。基板電圧VBBと、電源電圧VDDとの間には、Pチャンネル型MOSFETQ1とQ2からなる分圧回路と、かかる分圧回路の動作を有効にするPチャンネル型のスイッチMOSFETQ7が設けられる。上記分圧回路は、試験動作のときにのみ動作すればよいから、通常動作時では上記スイッチMOSFETQ3をオフ状態にして、電源電圧VDDと基板電圧VBBとの間で直流電流が流れるのを防止する。
【0024】
分圧回路を構成するMOSFETQ1とQ2は、前記VPPモニタ回路と同様に分圧動作状態のときに流れる直流電流を抑えるために、言い換えるならば、上記分圧回路の動作によって、基板電圧VBBそのものが低下(上昇)することがないように大きな抵抗値に設定されて、そこに流れる直流電流が小さくなるように形成される。Pチャンネル型のスイッチMOSFETQ3は、そのオン抵抗値は、上記Pチャンネル型MOSFETQ1やQ2のオン抵抗に比べて小さくされ、分圧電圧は上記MOSFETQ1とQ2のサイズ比によって決められるように設定される。例えば、MOSFETQ1とQ2を同じサイズに形成すれば、両者のオン抵抗値は等しくなって、上記MOSFETQ3のオン抵抗値が無視できるものであるので、電源電圧VDDと基板電圧VBBの差電圧(VDD−VBB)を1/2に分圧することができる。上記のように基板電圧VBBが−1.0Vで電源電圧VDDが3.3Vの場合には、1.15Vの分圧電圧を得ることができる。
【0025】
上記の分圧電圧は、Nチャンネル型のスイッチMOSFETQ4を通して外部端子Aiから出力される。上記外部端子Aiは、前記同様にアドレス端子と兼用される。上記の外部端子Aiと上記スイッチMOSFETQ4との間には、静電保護回路ESDが設けられ、かかる保護回路ESDを介してアドレスバッファADBの入力端子や、上記VBBモニタ用のスイッチMOSFETQ4と接続される。前記VPPモニタ回路と同様に、スイッチMOSFETQ4と上記保護回路ESDとの間には抵抗R2が設けられ、スイッチMOSFETQ4の出力側と回路の接地電位との間にはダイオード接続のMOSFETQ5が設けられる。MOSFETQ4のゲートと出力側との間には、ゲートに回路の接地電位が与えられたNチャンネル型MOSFETQ6が設けられる。
【0026】
上記MOSFETQ6は、VPPモニタ回路と同様に通常動作時にアドレス端子Aiに負電圧のアンダーシュートが発生したとき、それによってオフ状態であるべきMOSFETQ4がオン状態になるのを防止する。抵抗R1は、上記MOSFETQ6がオン状態のときに試験信号φTT側に不所望な信号が伝えられるのを防止し、抵抗R2は、通常動作時にアドレス信号がVPPモニタ回路VPPMに伝えられるのを防止する。この実施例では、分圧回路のスイッチMOSFETQ7をPチャンネル型としているので、試験信号φTBは、ロウレベルがアクティブレベルとされ、モニタ用のスイッチMOSFETQ4は、Nチャンネル型であるので、試験信号φTTはハイレベルがアクティブレベルとされる。
【0027】
この実施例回路の動作は、次の通りである。通常動作時においてはMOSFETQ7のゲートに供給される試験信号φTBが電源電圧VDDのようなハイレベルで、MOSFETQ4のゲートに供給される試験信号φTTが回路の接地電位のようなロウレベルにされており、MOSFETQ7及びQ4をオフ状態にしている。これにより、通常動作時において、分圧回路に電流は流れないから昇圧回路VBB−GENには影響を与えない。上記の動作状態において、例えアドレス端子Aiに負電圧のアンダーシュートが発生した場合でも、上記MOSFETQ6の動作によって、MOSFETQ4はオフ状態を維持するから、電源電圧VDDからMOSFETQ1、Q4を通して不所望なリーク電流が流れて基板電圧VBBを変動させることもない。
【0028】
VBBをモニタする試験動作時に、上記試験信号φTTがハイレベルにされ、φTBがロウレベルにされる。特に制限されないが、このφTTのハイレベルは、上記MOSFETQ4の基板効果を含めた実効的なしきい値電圧Vthを考慮し、電源電圧VDDと上記の分圧電圧との差電圧がVthより大きいときには、電源電圧VDDのようなハイレベルを用い、電源電圧VDDと上記の分圧電圧との差電圧がVthより小さいときには、昇圧電圧VPPのようなハイレベルを用いる。これにより、上記の分圧電圧(VDD−VBB)/2をMOSFETQ4のしきい値電圧に影響されないで、そのまま外部端子Aiから出力させることができる。上記VDDは外部端子から供給れる既知の電圧であるので、上記アドレス端子Aiから出力された分圧電圧(VDD−VBB)/2から、基板電圧VBBそのものを判定することができる。
【0029】
図4には、この発明に係るVPPモニタ回路VPPMの他の一実施例の回路図が示されている。この実施例のVPPモニタ回路VPPMは、分圧比が変更できるようにされる。つまり、前記の分圧回路を構成するPチャンネル型MOSFETQ1とQ2は、それぞれ2つのMOSFETQ11とQ12、Q21とQ22により構成され、そのうちの一方のMOSFETQ12とQ22のドレイン−ソース間にはヒューズとして機能する配線M2が形成される。特に制限されないが、分圧されたVPPモニタ電圧は、アドレス端子A8から出力される。
【0030】
上記配線M2を切断しない状態では、前記図2の実施例回路と同じくMOSFETQ11とQ21により1/2の分圧動作を行う。配線M2を選択的に切断させることにより、例えばMOSFETQ12に対応した配線M2を切断すれば、MOSFETQ11,Q12とMOSFETQ21とにより2対1の抵抗比によってVPP/3のような分圧電圧を得ることがきる。逆に、MOSFETQ22に対応した配線M2を切断すれば、MOSFETQ11とMOSFETQ21,Q22とにより1対2の抵抗比によって2VPP/3のような分圧電圧を得ることができる。
【0031】
この構成により、上記分圧電圧をVPP/3=1.2Vのような低い電圧にできる。この結果、3.3Vのような電源電圧VDDとの差電圧が大きくできるために、電源電圧VDDのハイレベルに対応した試験信号TREGMDにより、スイッチMOSFETQ41をオン状態にして、上記の分圧電圧をそのしきい値電圧に影響されないでそのまま出力させることができる。これにより、昇圧回路VPPを用いて上記スイッチMOSFETQ41をオン状態にさせる場合に比べて、昇圧回路VPP−GENの負担を軽くすることができる。
【0032】
電源電圧VDDと昇圧電圧VPPとの差が比較的小さい場合には、分圧電圧を2VPP/3のように高い電圧にシフトすることも可能である。このように分圧回路を構成するMOSFETの数を配線等を利用したヒューズの選択的な切断によって分圧比を変更する構成とすることにより、半導体集積回路装置に設けられる内部電圧発生回路で形成される電圧に対応して、上記の分圧電圧を選ぶようにするものである。上記ヒューズの選択的な切断は、特に制限されないが、レーザー光線の照射による切断が有効である。
【0033】
この実施例では、モニタ電圧を出力させるスイッチMOSFETも2つのMOSFETQ41とQ42から構成される。MOSFETQ41は、前記分圧電圧を出力させるスイッチMOSFETであり、それと並列に新たに追加されたMOSFETQ42は、昇圧電圧VPPが正常に形成されないときの電圧をそのまま出力させるものとして用いられる。上記スイッチMOSFETQ41は、分圧回路のスイッチMOSFETQ3と連動して動作するように試験信号TREGMDが供給される。これに対して、スイッチMOSFETQ42のゲートには、独立した試験信号TREGMPが供給される。これにより、昇圧回路VPP−GENが動作不良を生じた場合、上記試験信号TREGMPを用いてスイッチMOSFETQ42をオン状態にし、そのときの昇圧電圧VPPを出力させることができる。
【0034】
図5には、この発明に係るVBBモニタ回路VBBMの他の一実施例の回路図が示されている。この実施例のVBBモニタ回路VBBMは、上記図4のVPPモニタ回路と同様に分圧比が変更できるようにされる。つまり、前記の分圧回路を構成するPチャンネル型MOSFETQ1とQ2は、それぞれ2つのMOSFETQ11とQ12、Q21とQ22により構成され、そのうちの一方のMOSFETQ11とQ21のドレイン−ソース間にはヒューズとして機能する配線M2が形成される。また、VBBモニタ電圧を出力させる端子は、例えばアドレス端子A9とされる。
【0035】
上記配線M2を切断しない状態では、前記図2の実施例回路と同じくMOSFETQ12とQ22により1/2の分圧動作を行う。配線M2を選択的に切断させることにより、例えばMOSFETQ21に対応した配線M2を切断すれば、MOSFETQ12とMOSFETQ21,Q22とにより2対1の抵抗比によって(VDD−VBB)/3のような分圧電圧を得ることがきる。逆に、MOSFETQ11に対応した配線M2を切断すれば、MOSFETQ11,Q12とMOSFETQ22とにより1対2の抵抗比によって2(VDD−VBB)/3のような分圧電圧を得ることができる。この構成により、前記同様に半導体集積回路装置に設けられる内部電圧発生回路で形成される負電圧と電源電圧に対応した最適な分圧電圧を選ぶようにすることができる。他の構成は、前記図4の実施例と同様であるのでその説明を省略する。
【0036】
図6には、この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の一実施例の回路図が示されている。同図(A)は、前記のようなセンスアンプの動作電圧VDLを出力させるVDLモニタ電圧回路VDLMが示され、同図(B)にはアドレス選択回路等の周辺回路の動作電圧VPERIを出力させるVPERIモニタ電圧回路VPERIMが示されている。前記図4、図5と同様なスイッチMOSFETQ41とQ42を用いてアドレス端子A10とA11からVDLとVPERIを出力させる。この場合、VDLやVRERIは前記のように2Vや2.5Vに降圧した電圧であるので、試験信号としてVDD又はVPPを用いた制御信号により、スイッチMOSFETQ41を通して出力させることができる。
【0037】
図7には、上記レベル変換回路の一実施例の回路図が示されている。このレベル変換回路は、上記試験信号φTT,φTBやTREGMを形成するために用いられる。例えば、試験回路が前記降圧電圧VPERIで動作するものでは、その試験信号は、上記降圧電圧VPERIに対応した小さな信号振幅となり、上記のスイッチMOSFETQ4(Q41)等を十分にオン状態にすることができない。そこで、この実施例のレベル変換回路を用いて、上記VPERIレベルの信号を昇圧電圧VPPを用いてVPPレベルにレベル変換するものである。
【0038】
降圧電圧VPERIで動作するPチャンネル型MOSFETQ30とNチャンネル型MOSFETQ31は、試験信号φTの反転信号を形成するCMOSインバータ回路である。このCMOSインバータ回路の入力信号と出力信号とは、互いに逆相にされた相補信号となる。昇圧電圧VPPにソースが接続されたPチャンネル型MOSFETQ32とQ34は、ゲートとドレインとが交差接続されてラッチ形態にされる。上記MOSFETQ32とQ34のドレインと回路の接地電位との間には、Nチャンネル型MOSFETQ33とQ35がそれぞれ設けられる。上記Nチャンネル型MOSFETQ33のゲートには、上記降圧電圧VPERIに対応した低振幅の上記入力信号が伝えられ、上記Nチャンネル型MOSFETQ35のゲートには、低振幅であって上記入力信号に対して反転された入力信号が供給される。上記MOSFETQ32とQ33の共通接続されたドレインからレベル変換された信号が形成され、上記昇圧電圧VPPで動作するPチャンネル型MOSFETQ36とNチャンネル型MOSFETQ37からなるCMOSインバータ回路を介して出力される。
【0039】
この実施例のレベル変換回路の動作は、次の通りである。入力信号がロウレベルで、その反転信号がハイレベル(VPERI)であるとき、上記ロウレベルによりNチャンネル型MOSFETQ31がオフ状態となり、上記ハイレベル(VDD3)の反転信号によりNチャンネル型MOSFETQ35がオン状態にされる。上記オン状態のMOSFETQ35によりPチャンネル型MOSFETQ32をオン状態にして、そのドレイン電位をVPPに対応した高レベルにする。この結果、Pチャンネル型MOSFETQ34のゲートが上記VPPに対応した高レベルとなってPチャンネル型MOSFETQ34がオフ状態にされる。したがって、Pチャンネル型MOSFETQ32がオン状態に、Nチャンネル型MOSFETQ33がオフ状態となって、出力CMOSインバータ回路の入力に昇圧電圧VPPに対応したハイレベルを供給するので、ロウレベルの出力信号が出力される。
【0040】
入力信号がハイレベル(VPERI)に、その反転信号がロウレベルに変化すると、上記ハイレベルによりNチャンネル型MOSFETQ33がオン状態に、反転信号のロウレベルによりNチャンネル型MOSFETQ35がオフ状態にされる。上記オン状態のMOSFETQ33によりPチャンネル型MOSFETQ34をオン状態にして、そのドレイン電位をVPPに対応した高レベルにする。この結果、Pチャンネル型MOSFETQ32のゲートが上記VPPに対応した高レベルとなってPチャンネル型MOSFETQ32がオフ状態にされる。したがって、Pチャンネル型MOSFETQ32がオフ状態に、Nチャンネル型MOSFETQ33がオン状態となって、出力CMOSインバータ回路の入力にロウレベルを供給するので、VPPに対応したハイレベルの出力信号が出力される。このようなレベル変換回路は、VPERIレベルをVDDレベルに変換する場合、VDLレベルをVDDレベルに変換する場合にも利用できる。
【0041】
図8には、この発明に係るダイナミック型RAMのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。この実施例では、分割ワード線方式又は階層ワード線方式が採用され、メモリアレイが複数のメモリマットに分割され、かかるメモリマットはセンスアンプとサブワードドライバに挟まれて構成される。同図においては、2つのメモリマット6に上下から挟まれるようにされたセンスアンプ7とかかるセンスアンプ7とサブワードドライバ51との交差エリアに設けられる回路が例示的に示され、他はブロック図として示されている。
【0042】
ダイナミック型メモリセルは、上記1つのメモリマット6に設けられたサブワード線SWLと、相補ビット線BL,BLBのうちの一方のビット線BLとの間に設けられた1つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択MOSFETQmと記憶キャパシタCsから構成される。アドレス選択MOSFETQmのゲートは、サブワード線SWLに接続され、このMOSFETQmのドレインがビット線BLに接続され、ソースに記憶キャパシタCsが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。上記MOSFETQmの基板(チャンネル)には負のバックバイアス電圧VBBが印加される。特に制限されないが、上記バックバイアス電圧VBBは、−1.0Vのような電圧に設定される。上記サブワード線SWLの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択MOSFETQmのしきい値電圧分だけ高くされた昇圧電圧VPPとされる。
【0043】
センスアンプ7を内部降圧電圧VDLで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLレベルにされる。したがって、上記ワード線の選択レベルに対応した昇圧電圧VPPはVDL+Vth+αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLとBLBは、同図に示すように平行に配置される。かかる相補ビット線BLとBLBは、シェアードスイッチMOSFETQ1とQ2によりセンスアンプ7の単位回路の入出力ノードと接続される。
【0044】
センスアンプ7の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8からなるCMOSラッチ回路で構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線CSPに接続される。上記共通ソース線CSNとCSPには、それぞれパワースイッチMOSFETが接続される。特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線CSNには、上記クロスエリア18に設けられたNチャンネル型のパワースイッチMOSFETQ14により接地電位に対応した動作電圧が与えられる。
【0045】
特に制限されないが、上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線CSPには、上記クロスエリア18に設けられたオーバードライブ用のNチャンネル型のパワーMOSFETQ16と、上記内部電圧VDLを供給するNチャンネル型のパワーMOSFETQ15が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧VDDが用いられる。あるいは、センスアンプ動作速度の電源電圧VDD依存性を軽減するために、ゲートにVPPが印加され、ドレインに電源電圧VDDが供給されたNチャンネル型MOSFETのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【0046】
上記Nチャンネル型のパワーMOSFETQ16のゲートに供給されるセンスアンプオーバードライブ用活性化信号SAP1は、上記Nチャンネル型MOSFETQ15のゲートに供給される活性化信号SAP2と同相の信号とされ、SAP1とSAP2は時系列的にハイレベルにされる。特に制限されないが、SAP1とSAP2のハイレベルは昇圧電圧VPPレベルの信号とされる。つまり、昇圧電圧VPPは、約3.6Vであるので、上記Nチャンネル型MOSFETQ15、16を十分にオン状態にさせることができる。MOSFETQ16がオフ状態(信号SAP1がロウレベル)の後にはMOSFETQ15のオン状態(信号SAP2がハイレベル)によりソース側から内部電圧VDLに対応した電圧を出力させることができる。
【0047】
上記センスアンプ7の単位回路の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ9とQ10からなるプリチャージ(イコライズ)回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号PCBが供給される。このプリチャージ信号PCBを形成するドライバ回路は、図示しないが、上記交差領域にインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各交差領域に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替えるようにするものである。
【0048】
上記交差領域には、IOスイッチ回路IOSW(ローカルIOとメインIOを接続するスイッチMOSFETQ19,Q20)が置かれる。さらに、図示した回路以外にも、必要に応じて、センスアンプ7のコモンソース線CSPとCSNのハーフプリチャージ回路、ローカル入出力線LIOのハーフプリチャージ回路、メイン入出力線のVDLプリチャージ回路、シェアード選択信号線SHRとSHLの分散ドライバ回路等も設けられる。
【0049】
センスアンプ7の単位回路は、シェアードスイッチMOSFETQ3とQ4を介して図下側のメモリマット6の同様な相補ビット線BL,BLBに接続される。例えば、上側のメモリマット6のサブワード線SWLが選択されたときには、センスアンプの上側シェアードスイッチMOSFETQ1とQ2はオン状態に、下側シェアードスイッチMOSFETQ3とQ4とがオフ状態にされる。スイッチMOSFETQ12とQ13は、カラム(Y)スイッチ回路を構成するものであり、上記選択信号YSが選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線LIO1とLIO1B、LIO2,LIO2B等とを接続させる。
【0050】
これにより、センスアンプ7の入出力ノードは、上記上側の相補ビット線BL,BLBに接続されて、選択されたサブワード線SWLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路(Q12とQ13)を通してローカル入出力線LIO1,LIO1Bに伝える。上記ローカル入出力線LIO1,LIO1Bは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線LIO1,LIO1Bは、交差領域に設けられたNチャンネル型MOSFETQ19とQ20からなるIOスイッチ回路を介してメインアンプ61の入力端子が接続されるメイン入出力線MIO,MIOBに接続される。上記IOスイッチ回路は、X系のアドレス信号を解読して形成された選択信号よりスイッチ制御される。なお、IOスイッチ回路は、上記Nチャンネル型MOSFETQ19とQ20のそれぞれにPチャンネル型MOSFETを並列に接続したCMOSスイッチ構成としてもよい。
【0051】
上記のようにカラム選択信号YSにより、2対の相補ビット線を選択する構成では、図2の実施例で2本の点線で示されたローカル入出力線LIOとメイン入出力線MIOは、上記二対の入出力線に対応するものである。シンクロナスDRAMのバーストモードでは、上記カラム選択信号YSがカウンタ動作により切り換えられ、上記ローカル入出力線LIO1,LIO1B及びLIO2,LIO2Bとサブアレイの二対ずつの相補ビット線BL,BLBとの接続が順次に切り換えられる。
【0052】
アドレス信号Aiは、アドレスバッファ1に供給される。このアドレスバッファ1は、時分割的に動作してXアドレス信号とYアドレス信号を取り込む。Xアドレス信号は、プリデコーダ2に供給され、メインローデコーダ及びメインワードドライバ5を介してメインワード線MWLの選択信号が形成される。上記アドレスバッファ1は、外部端子から供給されるアドレス信号Aiを受けるものであるので、外部端子から供給される電源電圧VDDにより動作させられ、上記プリデコーダ2等は、降圧電圧VPERIにより動作させられ、上記メインワードドライバ5は、昇圧電圧VPPにより動作させられる。このメインワードドライバ5にも、上記図7に示したようなレベル変換回路が用いられる。カラムデコーダ(ドライバ41)4は、上記アドレスバフッァ1の時分割的な動作によって供給されるYアドレス信号を受けて、上記選択信号YSを形成する。
【0053】
上記メインアンプ14は、降圧電圧VPERIにより動作させられ、外部端子から供給される電源電圧VDDで動作させられるデータ出力回路11を通して読み出し信号が外部端子Dout から出力される。外部端子Dinから入力される書き込み信号は、データ入力回路12を通して取り込まれ、同図においてメインアンプ14に含まれるライトアンプ(ライトドライバ)を通して上記メイン入出力線MIOとMIOBに書き込み信号を供給する。上記データ出力回路11の入力部には、前記のようなレベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【0054】
特に制限されないが、上記外部端子から供給される電源電圧VDDは、第1の形態では3.3Vにされ、内部回路に供給される降圧電圧VPERIは2.5Vに設定され、上記センスアンプの動作電圧VDLは2.0Vとされる。そして、ワード線の選択信号(昇圧電圧)は、3.6Vにされる。ビット線のプリチャージ電圧VBLRは、VDL/2に対応した1.0Vにされ、プレート電圧VPLTも1.0Vにされる。そして、基板電圧VBBは−1.0Vにされる。上記外部端子から供給される電源電圧VDDは、第2の形態では2.5Vのような低電圧にされる。このように低い電源電圧VDDのときには、降圧電圧VPERIが省略され、上記2.5Vの電源電圧VDDによって上記デコーダ回路等の周辺回路が動作させられ、他の電圧は上記と同様である。
【0055】
このように2つの動作電圧形態で同じ回路を動作可能にすることにより、使い勝手のよいダイナミック型RAMを得ることができる。そして、上記のような電圧モニタ回路を付加することにより、上記のように電源電圧VDDが3.3Vの場合でも、2.5Vのようにより低くされた場合でも、前記のような分圧比の調整によって内部素子のしきい値電圧等のプロセスバラツキ等に影響されないで、正確な内部電圧を外部端子を通して出力させることができる。
【0056】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 第1及び第2の外部端子から供給された第1電圧と第2電圧とを受け、上記第1電圧以上に大きくされた昇圧電圧あるいは上記第2電位より低い逆極性電圧を形成する内部電源回路を備えた半導体集積回路装置において、上記昇圧電圧と上記第2電圧との電位差又は上記第1電圧と負電圧との差電圧を上記第1電位と第2電位の間の電圧に分圧する分圧回路を設けることにより、それを出力させるMOSFETのしきい値電圧等の影響を受けることなく、第3の外部端子を通して出力させることができるという効果が得られる。
【0057】
(2) 上記(1)により、直接的に内部電圧をモニタすることができるから、動作試験の信頼性を高くすることができるとともに、試験時間の短縮化を図ることができるという効果が得られる。
【0058】
(3) 上記分圧回路に所定の動作モードのときにのみ動作するスイッチMOSFETにより電流を流すようにすることにより、チャージポンプ回路を用いた内部電圧発生回路の負荷を軽くして、低消費電力化を維持することができるという効果が得られる。
【0059】
(4) 上記電源電圧が正電圧のときにスイッチMOSFETとしてNチャンネル型MOSFETを用い、そのゲートと出力側のソース,ドレインとの間にゲートが回路の接地電位に接続されたNチャンネル型MOSFETを設けることにより、サージ保護動作と通常動作時での外部端子に発生するアンダーシュートが発生してもスイッチMOSFETをオフ状態に維持して内部電圧の安定化を図ることができるという効果が得られる。
【0060】
(5) 複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイを備え、上記ワード線の選択レベルを昇圧電圧で形成し、メモリセルが形成される半導体領域に与えられる基板バックバイアス電圧として内部電圧を印加するダイナミック型RAMに前記電圧モニタ回路を設けることにより、動作試験の信頼性を高くすることができるとともに、試験時間の短縮化を図ることができるという効果が得られる。
【0061】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図1に示したダイナミック型RAMにおいてメモリマットやセンスアンプの構成は、種々の実施形態を採ることができるし、ダイナミック型RAMの入出力インターフェイスは、シンクロナス仕様やランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【0062】
この発明に係る電圧モニタ回路は、前記のようなダイナミック型RAMの他に外部端子から供給された電源電圧を用い、その昇圧電圧あるいは逆極性の内部電圧を形成する内部電圧発生回路を備えた各種半導体集積回路装置に搭載することができるものである。この発明は、上記のような内部電圧発生回路を備えた半導体集積回路装置に広く利用することができる。
【0063】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第1及び第2の外部端子から供給された第1電圧と第2電圧とを受け、上記第1電圧以上に大きくされた昇圧電圧あるいは上記第2電位より低い逆極性電圧を形成する内部電源回路を備えた半導体集積回路装置において、上記昇圧電圧と上記第2電圧との電位差又は上記第1電圧と負電圧との差電圧を上記第1電位と第2電位の間の電圧に分圧する分圧回路を設けることにより、それを出力させるMOSFETのしきい値電圧等の影響を受けることなく、第3の外部端子を通して出力させることができる。
【図面の簡単な説明】
【図1】この発明が適用されるダイナミック型RAMの一実施例を示す概略ブロック図である。
【図2】この発明に係るVPPモニタ回路の一実施例を示す回路図である。
【図3】この発明に係るVBBモニタ回路の一実施例を示す回路図である。
【図4】この発明に係るVPPモニタ回路の他の一実施例を示す回路図である。
【図5】この発明に係るVBBモニタ回路の他の一実施例を示す回路図である。
【図6】この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の一実施例を示す回路図である。
【図7】この発明に係る半導体集積回路装置に用いられるレベル変換回路の一実施例を示す回路図である。
【図8】この発明に係るダイナミック型RAMのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【符号の説明】
1…アドレスバッファ、2…Xラッチとプリデコーダ、3…Yラッチとプリデコーダ、4…Yデコーダ、5…ワード線選択回路、6…メモリマット、7…センスアンプ、8…コントロールバッファ、9…クロックコントロール回路、10…リードライト制御回路、11…データ出力回路、12…データ入力回路、13…内部電圧発生回路、14…増幅回路、
VPPM…VPPモニタ回路、VBBM…VBBモニタ回路、VDLM…VDLモニタ回路、VPERIM…VPERIモニタ回路、
Q1〜Q62…MOSFET、R1〜R2…抵抗、ESD…入力保護回路。
Claims (6)
- 第1及び第2の外部端子から供給された第1電圧と第2電圧とを受け、上記第1電圧以上に大きくされた昇圧電圧を形成する第1の内部電源回路を備えた半導体集積回路装置において、
上記昇圧電圧と上記第2電圧との電位差を上記第1電位以下に分圧する分圧回路と、
所定の動作モードのときにオン状態にされて上記分圧した電圧を第3の外部端子を通して出力させるスイッチMOSFETを設けてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記分圧回路は、上記所定の動作モードのときにのみ動作するスイッチMOSFETが、上記昇圧電圧と上記第2電圧との間に設けられた分圧径路に挿入されることを特徴とする半導体集積回路装置。 - 第1及び第2の外部端子から供給された第1電圧と第2電圧とを受け、上記第2電圧以下で上記第1電圧とは逆極性の内部電圧を形成する第2の内部電源回路を備えた半導体集積回路装置において、
上記内部電圧と上記第1電圧又はそれに基づいて形成された降圧電圧との電圧差を上記第2電位以上に分圧する分圧回路と、
所定の動作モードのときにオン状態にされて上記分圧した電圧を第3の外部端子を通して出力させるスイッチMOSFETを設けてなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記分圧回路は、上記所定の動作モードのときにのみ動作し、上記内部電圧と上記第1電圧又上記降圧電圧を受けて上記分圧した電圧を形成することを特徴とする半導体集積回路装置。 - 請求項1ないし請求項4のいずれかにおいて、
上記第1電位は、正極性の電源電圧であり、
上記スイッチMOSFETは、Nチャンネル型MOSFETであり、
上記スイッチMOSFETのゲートと出力側のソース,ドレインとの間には、ゲートが回路の接地電位に接続されたNチャンネル型MOSFETが設けられるものであることを特徴とする半導体集積回路装置。 - 請求項5において半導体集積回路装置は、
複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイを備え、
上記昇圧電圧は、上記ワード線の選択レベルを設定するするために用いられるものであり、
上記内部電圧は、上記メモリセルが形成される半導体領域に与えられる基板バックバイアス電圧を設定するために用いられるものであり、
上記動作モードは、試験モードであることを特徴とする半導体集積回路装置。
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