KR20170011289A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 다수의 워드 라인 각각 연결되어 있는 다수의 메모리 셀, 온도에 대응하는 전압 레벨의 오프 전압을 생성하기 위한 오프 전압 생성부, 및 상기 다수의 워드 라인 중 오프 동작을 수행하는 워드 라인을 상기 오프 전압으로 구동하기 위한 워드 라인 구동부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 뱅크를 구비하고 있으며, 다수의 메모리 뱅크 각각은 수천만 개 이상의 메모리 셀을 구비하고 있다. 여기서, 메모리 셀 각각은 셀 커패시터와 셀 트랜지스터로 구성되며, 반도체 메모리 장치는 이 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장한다. 셀 커패시터에 저장된 전하량은 별다른 제어가 없다면 이상적으로 항상 일정해야만 한다. 하지만, 실질적으로는 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 즉, 셀 커패시터가 충전된 상태에서 전하가 유출되거나 셀 커패시터가 방전된 상태에서 전하가 유입될 수 있다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화된다는 것을 의미하며, 이는 곧 저장된 데이터가 유실될 수 있음을 의미한다. 반도체 메모리 장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레쉬 동작(refresh operation)을 수행한다. 리프레쉬 동작은 이미 공지된 기술로 자세한 설명은 생략하기로 한다.
한편, 반도체 메모리 장치의 리프레쉬 주기는 메모리 셀에 저장된 데이터가 해당 메모리 셀에 유지될 수 있는 시간을 고려하여 설정된다. 다시 말하면, 메모리 셀에 저장된 데이터가 오랜 시간 동안 유지되는 경우 리프레쉬 주기를 길게 설정하는 것이 가능하지만, 메모리 셀에 저장된 데이터가 짧은 시간 동안 유지되는 경우 리프레쉬 주기를 짧게 설정할 수 밖에 없다. 여기서, 메모리 셀에 저장된 데이터가 오랜 시간 동안 유지되는 경우 '리프레쉬 특성이 좋다'고 하고, 그렇지 않은 경우 '리프레쉬 특성이 좋지 않다'라고 한다. 결국, 리프레쉬 특성이 좋으면 좋을 수록 리프레쉬 주기는 늘어날 수 있으며, 리프레쉬 주기가 늘어나는 만큼 반도체 메모리 장치의 동작 효율은 좋아지게 된다.
이러한, 리프레쉬 특성을 향상시키기 위한 방안들은 여러 가지가 있다. 우선, 공정적으로는 메모리 셀을 구성하는 셀 트랜지스터와 셀 커패시터 그리고 메모리 셀과 연결되는 주변 회로들을 어떻게 잘 형성하느냐에 따라 리프레쉬 특성을 향상시킬 수 있을 것이고, 설계적으로는 메모리 셀과 리프레쉬 관련 회로를 어떻게 설계하여 어떻게 동작하느냐에 따라 리프레쉬 특성을 향상시킬 수 있을 것이다. 그리고, 좀더 근본적으로는 리프레쉬 동작 자체가 메모리 셀에 원치않게 이동하는 전하들로 인하여 수행하는 동작이기 때문에 이러한 원치않게 이동하는 전하들을 줄이기 위한 방안 즉, 누설 전류를 줄이기 위한 방안들이 모두 리프레쉬 특성을 향상시키기 위한 방안들에 포함된다.
이하에서는 리프레쉬 특성을 향상시키기 위한 여러 방안 중 누설 전류를 줄이기 위한 방안을 살펴보기로 한다.
메모리 셀에서 발생하는 누설 전류를 줄여줄 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인 각각 연결되어 있는 다수의 메모리 셀; 온도에 대응하는 전압 레벨의 오프 전압을 생성하기 위한 오프 전압 생성부; 및 상기 다수의 워드 라인 중 오프 동작을 수행하는 워드 라인을 상기 오프 전압으로 구동하기 위한 워드 라인 구동부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인 각각 연결되어 있는 다수의 메모리 셀; 상기 다수의 메모리 셀 각각의 상태 정보에 따라 검출 온도가 각각 설정되는 다수의 온도 검출부; 상기 다수의 온도 검출부의 출력 신호에 대응하는 전압 레벨의 오프 전압을 각각 생성하기 위한 다수의 오프 전압 생성부; 및 상기 다수의 워드 라인 중 오프 동작을 수행하는 워드 라인을 해당 오프 전압으로 구동하기 위한 다수의 워드 라인 구동부를 구비할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 워드 라인에 인가되는 오프 전압을 온도에 따라 조절하여 메모리 셀에 발생하는 누설 전류를 줄여주는 것이 가능하다.
메모리 셀에 발생하는 누설 전류를 줄여줌으로써, 메모리 셀의 리프레쉬 특성을 향상시킬 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 는 도 1 의 오프 전압 생성부(120)를 설명하기 위한 블록도이다.
도 3 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 4 는 도 3 의 오프 전압 생성부(320)를 설명하기 위한 회로도이다.
도 5 는 도 4 의 제1 및 제2 검출 신호(DET<1:2>)와 오프 전압(V_OF)의 관계를 설명하기 위한 도면이다.
도 6 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 7 은 도 6 의 오프 전압 생성부(630)를 설명하기 위한 도면이다.
도 8 은 도 6 의 트래이닝 제어부(620)를 설명하기 위한 블록도이다.
도 9 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 10 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 11 은 도 10 의 워드 라인 구동부(1030)를 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 온도 검출부(110)와, 오프 전압 생성부(120)와, 액티브 전압 생성부(130)와, 워드 라인 구동부(140), 및 메모리 뱅크(150)를 구비한다.
온도 검출부(110)는 반도체 메모리 장치의 온도를 검출하기 위한 것으로, 특히 메모리 뱅크(150)의 온도를 검출하는 것이 가능하다. 온도 검출부(110)는 검출된 온도에 따라 검출 신호(DET)를 생성하는데, 여기서 검출 신호(DET)는 측정하고자 하는 온도가 예정된 온도 이상인 경우 논리'로우' 또는 논리'하이'를 가진다고 가정하기로 한다.
오프 전압 생성부(120)는 워드 라인을 오프시키는데 사용되는 오프 전압(V_OF)을 생성하기 위한 것으로, 검출 신호(DET)에 응답하여 접지 전압(VSS) 또는 백 바이어스 전압(VBBW)을 오프 전압(V_OF)으로 생성한다. 여기서, 백 바이어스 전압(VBBW)은 접지 전압(VSS)을 펌핑하여 생성할 수 있으며, 접지 전압(VSS) 보다 낮은 전압 레벨을 가진다.
액티브 전압 생성부(130)는 워드 라인을 액티브시키는데 사용되는 액티브 전압(V_AT)을 생성하기 위한 것으로, 펌핑 전압(VPP)을 액티브 전압(V_AT)으로 생성한다. 여기서, 펌핑 전압(VPP)은 전원 전압(VDD, 도시도지 않음)을 펌핑하여 생성할 수 있으며, 전원 전압(VDD) 보다 높은 전압 레벨을 가진다.
워드 라인 구동부(140)는 어드레스 신호(ADD)를 디코딩하여 다수의 워드 라인(WL1, WL2, ... WLn, 여기서, n 은 자연수)을 구동하기 위한 것으로, 다수의 워드 라인(WL1, WL2, ... WLn) 중 어드레스 신호(ADD)에 대응하는 워드 라인에 액티브 동작을 수행하고, 이외 다른 워드 라인에 오프 동작을 수행한다. 워드 라인 구동부(140)는 오프 전압 생성부(120)에서 제공되는 오프 전압(V_OF)과 액티브 전압 생성부(130)에서 제공되는 액티브 전압(V_AT)을 인가받는데, 액티브 동작이 수행되는 워드 라인을 액티브 전압(V_AT)으로 구동하고, 오프 동작이 수행되는 워드 라인을 오프 전압(V_OF)으로 구동한다.
메모리 뱅크(150)는 다수의 워드 라인(WL1, WL2, ... WLn) 각각에 연결된 다수의 메모리 셀을 구비하고 있다. 다수의 워드 라인(WL1, WL2, ... WLn) 중 해당 워드 라인이 액티브되는 경우, 해당 워드 라인에는 펌핑 전압(VPP)이 인가되며, 펌핑 전압(VPP)이 인가되어 활성화된 워드 라인에 연결된 메모리 셀은 읽기 동작, 쓰기 동작, 리프레쉬 동작 등이 가능하다. 이때, 활성화된 워드 라인 이외의 다른 워드 라인은 오프 전압(V_OF)이 인가된다.
이하, 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위해, 반도체 메모리 장치가 고온에서 동작하는 경우와 저온에서 동작하는 경우로 나누어 설명하기로 한다.
우선, 반도체 메모리 장치가 고온인 경우를 살펴보기로 한다.
온도 검출부(110)는 고온을 검출하여 예컨대, 논리'하이'의 검출 신호(DET)를 생성한다. 오프 전압 생성부(120)는 검출 신호(DET)에 응답하여 백 바이어스 전압(VBBW)을 오프 전압(V_OF)으로 출력한다. 워드 라인 구동부(140)는 오프 전압(V_OF)으로 백 바이어스 전압(VBBW)을 인가받으며, 액티브 전압(V_AT)으로 펌핑 전압(VPP)을 인가받는다. 이어서, 워드 라인 구동부(140)는 다수의 워드 라인(WL1, WL2, ... WLn) 중 어드레스 신호(ADD)에 대응하는 워드 라인에 액티브 전압(V_AT)인 펌핑 전압(VPP)을 인가하고, 이외 다른 워드 라인에 오프 전압(V_OF)인 백 바이어스 전압(VBBW)을 인가한다. 결국, 반도체 메모리 장치가 고온인 경우 오프 동작을 수행하는 워드 라인에는 백 바이어스 전압(VBBW)이 인가될 수 있다.
다음으로, 반도체 메모리 장치가 저온인 경우를 살펴보기로 한다.
온도 검출부(110)는 저온을 검출하여 예컨대, 논리'로우'의 검출 신호(DET)를 생성한다. 오프 전압 생성부(120)는 검출 신호(DET)에 응답하여 접지 전압(VSS)을 오프 전압(V_OF)으로 출력한다. 그리고, 워드 라인 구동부(140)는 다수의 워드 라인(WL1, WL2, ... WLn) 중 액티브 동작을 수행하는 워드 라인을 제외한 이외의 워드 라인에 오프 전압(V_OF)인 접지 전압(VSS)을 인가한다. 결국, 반도체 메모리 장치가 저온인 경우 오프 동작을 수행하는 워드 라인에는 접지 전압(VSS)이 인가될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 고온에서는 오프 전압(V_OF)으로 백 바이어스 전압(VBBW)을 생성하고, 저온에서는 오프 전압(V_OF)으로 접지 전압(VSS)을 생성하는 것이 가능하다. 다시 말하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 온도에 따라 오프 전압(V_OF)을 조절해 주는 것이 가능하다.
도 2 는 도 1 의 오프 전압 생성부(120)를 설명하기 위한 블록도이다.
도 2 를 참조하면, 오프 전압 생성부(120)는 제1 전압 생성부(210)와, 제2 전압 생성부(220), 및 선택 출력부(230)를 구비한다.
제1 전압 생성부(210)는 접지 전압(VSS)을 생성하고, 제2 전압 생성부(220)는 백 바이어스 전압(VBBW)을 생성한다. 그리고, 선택 출력부(230)는 검출 신호(DET)에 응답하여 접지 전압(VSS) 또는 백 바이어스 전압(VBBW)을 선택적으로 출력한다.
다시 말하면, 오프 전압 생성부(120)는 오프 전압(V_OF)의 소오스가 되는 접지 전압(VSS)과 백 바이어스 전압(VBBW)을 생성하고, 온도에 따라 생성되는 검출 신호(DET)에 응답하여 접지 전압(VSS)을 오프 전압(V_OF)으로 출력하거나, 백 바이어스 전압(VBBW)을 오프 전압(V_OF)으로 출력하는 것이 가능하다.
한편, 도 1 및 도 2 에서는 반도체 메모리 장치가 고온이거나 저온인 경우를 일례로 하였고, 온도가 두 가지인 경우를 하나의 검출 신호(DET)에 대응하여 설명하였다. 본 발명의 실시예에 따른 반도체 메모리 장치는 이하에서 설명할 도 3 과 같이 온도를 더 구분하여 동작하는 것도 가능하다.
도 3 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 3 를 참조하면, 반도체 메모리 장치는 온도 검출부(310)와, 오프 전압 생성부(320)를 구비한다.
온도 검출부(310)는 반도체 메모리 장치의 온도에 대응하는 개수의 검출 신호(DET<1:k>, 여기서, k 는 2 이상의 자연수)를 생성한다. 이 경우 고온, 저온 뿐 아니라 더 세분화된 온도에 대응하는 검출 신호(DET<1:k>)를 생성하는 것이 가능하다.
오프 전압 생성부(320)는 검출 신호(DET<1:k>)에 대응하는 전압 레벨의 전압(V1, V2, ... Vk)을 오프 전압(V_OF)으로 생성한다. 검출 신호(DET<1:k>)와 오프 전압(V_OF)으로 생성되는 전압(V1, V2, ... Vk)의 개수는 설계에 따라 달라질 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 세분화된 온도에 대응하는 전압 레벨의 전압(V1, V2, ... Vk)을 오프 전압(V_OF)으로 생성하는 것이 가능하다.
도 4 는 도 3 의 오프 전압 생성부(320)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 도 3 의 검출 신호(DET<1:k>)의 k 를 2 로 한정하여, 제1 검출 신호(DET<1>)와 제2 검출 신호(DET<2>)로 가정하여 설명하기로 한다.
도 4 를 참조하면, 오프 전압 생성부(320)는 제1 검출 신호(DET<1>)와 제2 검출 신호(DET<2>)에 응답하여 저온 검출 신호(DET_L)를 생성하는 부정 논리 합 게이트(NOR)와, 저온 검출 신호(DET_L)에 응답하여 접지 전압(VSS)을 오프 전압(V_OF)으로 출력하는 제1 트랜지스터(T1)와, 제1 검출 신호(DET<1>)에 응답하여 제1 백 바이어스 전압(VBBW1)을 오프 전압(V_OF)으로 출력하는 제2 트랜지스터(T2)와, 제2 검출 신호(DET<2>)에 응답하여 제2 백 바이어스 전압(VBBW2)을 오프 전압(V_OF)으로 출력하는 제3 트랜지스터(T3)를 구비한다.
도 5 는 도 4 의 제1 및 제2 검출 신호(DET<1:2>)와 오프 전압(V_OF)의 관계를 설명하기 위한 도면이다. 설명의 편의를 위하여, 접지 전압(VSS)은 제1 백 바이어스 전압(VBBW1) 보다 높은 전압 레벨을 가진다고 가정하고, 제2 백 바이어스 전압(VBBW2)은 제1 백 바이어스 전압(VBBW1) 보다 낮은 전압 레벨을 가진다고 가정하기로 한다.
도 5 에는 온도(T)에 따른 저온 검출 신호(DET_L)와 제1 및 제2 검출 신호(DET<1:2>)의 논리 레벨이 개시되어 있는 표(510)와, 온도에 따라 출력되는 오프 전압(V_OF)의 전압 레벨이 개시되어 있는 그래프(520)가 도시되어 있다.
우선, 표(510)를 살펴보면, 온도가 비교적 낮은 경우 제1 및 제2 검출 신호(DET<1:2>)는 논리'로우'가 되며, 저온 검출 신호(DET_L)는 도 4 의 부정 논리 합 게이트(NOR)에 의하여 논리'하이'가 된다. 그리고, 그래프(520)를 살펴보면, 논리'하이'의 저온 검출 신호(DET_L)에 응답하여 도 4 의 제1 트랜지스터(T1)가 턴 온 되고, 이에 따라 접지 전압(VSS)이 오프 전압(V_OF)으로 출력된다.
다음으로, 온도가 중간인 경우 제1 검출 신호(DET<1>)는 논리'하이'가 된다. 따라서, 도 4 의 제2 트랜지스터(T2)가 턴온되고, 이에 따라 제1 백 바이어스 전압(VBBW1)이 오프 전압(V_OF)으로 출력된다.
이어서, 온도가 높은 경우 제2 검출 신호(DET<2>)는 논리'하이'가 된다. 따라서, 도 4 의 제3 트랜지스터(T3)가 턴온되고, 이에 따라 제2 백 바이어스 전압(VBBW2)이 오프 전압(V_OF)으로 출력된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 온도에 따라 오프 전압(V_OF)의 전압 레벨을 조절하는 것이 가능하며, 특히 온도가 높아질수록 오프 전압(V_OF)의 전압 레벨이 낮아지도록 조절하는 것이 가능하다.
한편, 다시 도 2 를 살펴보면, 도 2 에서는 오프 전압(V_OF)을 생성하기 위하여 제1 전압 생성부(210)와, 제2 전압 생성부(220)를 구비하였다. 이와 같은 기술적 사상을 도 3 의 오프 전압 생성부(320)에 적용하게 되면, 도 3 의 오프 전압 생성부(320)는 k 개의 전압 생성부로 구성될 수 있다. 이하에서는 하나의 전압 생성부를 이용하여 서로 다른 전압 레벨의 오프 전압(V_OF)을 생성하는 실시예를 살펴보기로 한다. 설명의 편의를 위하여, 온도에 대응하는 전압 레벨의 오프 전압(V_OF)을 생성하되 이 오프 전압(V_OF)은 접지 전압(VSS)을 포함하지 않는다고 가정하기로 한다.
도 6 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6 을 참조하면, 반도체 메모리 장치는 온도 검출부(610)와, 트래이닝 제어부(620)와, 오프 전압 생성부(630)와, 액티브 전압 생성부(640)와, 워드 라인 구동부(650), 및 메모리 뱅크(660)를 구비한다.
온도 검출부(610)는 반도체 메모리 장치의 온도를 검출하여 검출 신호(DET)를 생성한다.
트래이닝 제어부(620)는 트래이닝 동작시 활성화되는 트래이닝 모드 신호(MD_TR)에 응답하여 오프 전압(V_OF)을 예정된 전압 레벨로 조절하기 위한 제어 신호(CTR)를 생성하고, 노말 동작시 검출 신호(DET)에 응답하여 오프 전압(V_OF)을 온도에 대응하는 전압 레벨로 조절하기 위한 제어 신호(CTR)를 생성한다.
오프 전압 생성부(630)는 워드 라인을 오프시키는데 사용되는 오프 전압(V_OF)을 생성하기 위한 것으로, 트래이닝 동작과 노말 동작시 생성되는 제어 신호(CTR)에 응답하여 그에 대응하는 전압 레벨의 오프 전압(V_OF)을 생성한다.
액티브 전압 생성부(640)는 워드 라인을 액티브시키는데 사용되는 액티브 전압(V_AT)을 생성한다.
워드 라인 구동부(650)는 어드레스 신호(ADD)를 디코딩하여 다수의 워드 라인(WL1, WL2, ... WLn, 여기서, n 은 자연수)을 구동하기 위한 것으로, 다수의 워드 라인(WL1, WL2, ... WLn) 중 어드레스 신호(ADD)에 대응하는 워드 라인에 액티브 동작을 수행하고, 이외 다른 워드 라인에 오프 동작을 수행한다. 워드 라인 구동부(650)는 오프 전압 생성부(630)에서 제공되는 오프 전압(V_OF)과 액티브 전압 생성부(640)에서 제공되는 액티브 전압(V_AT)을 인가받는데, 액티브 동작이 수행되는 워드 라인을 액티브 전압(V_AT)으로 구동하고, 오프 동작이 수행되는 워드 라인을 오프 전압(V_OF)으로 구동한다.
메모리 뱅크(660)는 다수의 워드 라인(WL1, WL2, ... WLn) 각각에 연결된 다수의 메모리 셀을 구비하고 있다. 다수의 워드 라인(WL1, WL2, ... WLn) 중 해당 워드 라인이 액티브되는 경우, 해당 워드 라인에는 액티브 전압인 펌핑 전압(VPP)이 인가되며, 해당 워드 라인에 연결된 메모리 셀은 읽기 동작, 쓰기 동작, 리프레쉬 동작 등이 가능하다.
본 발명의 실시예에 따른 반도체 메모리 장치는 트래이닝 동작을 통해 오프 전압(V_OF)을 예정된 전압 레벨로 조절하고, 트래이닝 동작시 이용되는 회로를 그대로 이용하여 노말 동작시 오프 전압(V_OF)을 온도에 대응하는 전압 레벨로 조절하는 것이 가능하다. 이에 대한 설명은 도 7 및 도 8 에서 보다 자세히 알아보기로 한다.
도 7 은 도 6 의 오프 전압 생성부(630)를 설명하기 위한 도면이다. 참고로, 오프 전압 생성부(630)는 반도체 메모리 장치에 사용되는 내부 전압을 생성하기 위한 모든 회로를 포함할 수 있다. 예컨대, 내부 전압을 생성하기 위한 회로에는 차동 증폭 회로를 사용하여 내부 전압을 생성하는 회로도 있을 수 있으며, 이하에서 설명될 펌핑 회로를 사용하여 내부 전압을 생성하는 회로도 있을 수 있다. 도 7 에서는 오프 전압 생성부(630)가 펌핑 회로를 사용하며, 펌핑 동작을 통해 백 바이어스 전압(VBBW)을 생성하는 구성을 일례로 하였다.
도 7 을 참조하면, 오프 전압 생성부(630)는 펌핑 전압 생성부(710)와, 트리밍부(720)를 구비한다.
펌핑 전압 생성부(710)는 펌핑 동작을 통해 기준 전압(V_REF)에 대응하는 백 바이어스 전압(VBBW)을 생성하기 위한 것으로, 비교부(711)와, 발진부(712), 및 펌핑부(713)를 구비한다. 비교부(711)는 기준 전압(V_REF)과 피드백 전압(V_FED)을 비교하고, 발진부(712)는 비교부(711)의 출력 신호에 응답하여 발진 동작을 수행한다. 이어서, 펌핑부(713)는 발진부(712)에서 생성되는 발진 신호에 응답하여 펌핑 동작을 수행하여 백 바이어스 전압(VBBW)을 생성한다.
트리밍부(720)는 제1 내지 제3 제어 신호(CTR<1:3>)에 응답하여 백 바이어스 전압(VBBW)의 전압 레벨을 조절하여 피드백 전압(V_FED)으로 출력한다. 여기서, 트리밍부(720)는 제1 내지 제3 제어 신호(CTR<1:3>)에 응답하여 동작하는 3 개의 MOS 트랜지스터로 구성하였지만, 이는 설계 변경이 가능한 부분이다. 이어서, 제1 내지 제3 제어 신호(CTR<1:3>)는 트래이닝 동작과 노말 동작시 생성되는 신호이며, 이에 대한 설명은 도 8 에서 살펴보기로 한다.
도 8 은 도 6 의 트래이닝 제어부(620)를 설명하기 위한 블록도이다.
도 8 을 참조하면, 트래이닝 제어부(620)는 트래이닝 제어 신호 생성부(810)와, 노말 제어 신호 생성부(820), 및 선택 출력부(830)를 구비한다.
트래이닝 제어 신호 생성부(810)는 트래이닝 모드 신호(MD_TR)에 응답하여 트래이닝 동작시 백 바이어스 전압(VBBW)을 예정된 전압 레벨로 조절하기 위한 제어 신호(C1<1:3>)를 생성하고, 노말 제어 신호 생성부(820)는 노말 동작시 백 바이어스 전압(VBBW)을 검출 신호(DET)에 대응하는 전압 레벨로 조절하기 위한 제어 신호(C2<1:3>)를 생성한다. 그리고, 선택 출력부(830)는 트래이닝 모드 신호(MD_TR)에 응답하여 트래이닝 제어 신호 생성부(810)의 제어 신호(C1<1:3>) 또는 노말 제어 신호 생성부(820)의 제어 신호(C2<1:3>)를 선택적으로 제1 내지 제3 제어 신호(CTR<1:3>)로 출력한다.
이후 다시 설명하겠지만, 노말 제어 신호 생성부(820)는 트래이닝 동작이 완료된 상태에서의 제1 내지 제3 제어 신호(CTR<1:3>)에 대응하는 정보를 제공받으며, 이를 기준으로 노말 동작을 수행하는 것이 가능하다.
이하, 도 7 및 도 8 을 참조하여 간단한 회로 동작을 살펴보기로 한다.
우선, 트래이닝 동작시 도 8 의 트래이닝 제어 신호 생성부(810)는 트래이닝 동작을 위한 제어 신호(C1<1:3>)를 생성하고 선택 출력부(830)는 이를 제1 내지 제3 제어 신호(CTR<1:3>)로 출력한다. 도 7 의 트리밍부(720)는 제1 내지 제3 제어 신호(CTR<1:3>)에 응답하여 백 바이어스 전압(VBBW)이 예정된 전압 레벨이 될 수 있도록 트리밍한다. 반도체 메모리 장치는 트래이닝 동작을 통해 백 바이어스 전압(VBBW)이 예정된 전압 레벨을 가지는 경우 트래이닝 동작을 완료한다. 설명의 편의를 위하여, 트래이닝 동작을 통해 제2 제어 신호(CTR<2>)가 활성화되었다고 가정하기로 한다.
한편, 노말 동작시 반도체 메모리 장치는 트래이닝 동작을 통해 설정된 전압 레벨의 백 바이어스 전압(VBBW)을 오프 전압(V_OF)으로 이용한다. 이때 온도가 변화하는 경우 도 8 의 노말 제어 신호 생성부(820)는 검출 신호(DET)에 응답하여 제어 신호(C2<1:3>)를 생성하고, 선택 출력부(830)는 이를 제1 내지 제3 제어 신호(CTR<1:3>)로 출력한다. 이때, 노말 제어 신호 생성부(820)는 트래이닝 동작이 완료된 상태의 제1 내지 제3 제어 신호(CTR<1:3>)에 대응하는 정보를 제공받는다. 여기서는 제2 제어 신호(CTR<2>)가 활성화되었다는 것을 제공받는다. 그리고, 검출 신호(DET)에 따라 온도가 높거나 낮은 경우 제1 제어 신호(CTR<1>) 또는 제3 제어 신호(CTR<3>)를 활성화될 수 있도록 제어 신호(C2<1:3>)를 생성한다. 이어서, 도 7 의 트리밍부(720)는 제1 내지 제3 제어 신호(CTR<1:3>)에 따라 백 바이어스 전압(VBBW)의 전압 레벨을 조절하여 피드백 전압(V_FED)을 생성한다. 결국, 피드백 전압(V_FED)의 전압 레벨은 검출 신호(DET)에 따라 달라질 수 있다. 여기서, 피드백 전압(V_FED)의 전압 레벨이 조절된다는 것은 트래이닝 동작시 설정된 예정된 전압 레벨의 백 바이어스 전압(VBBW)이 검출 신호(DET) 즉, 온도에 따라 전압 레벨이 조절된다는 것을 의미한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 트래이닝 동작시 사용되는 트리밍 회로를 이용하여 오프 전압(V_OF)의 전압 레벨을 온도에 따라 제어하는 것이 가능하다.
도 9 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 9 를 참조하면, 반도체 메모리 장치는 제1 온도 검출부(910)와, 제1 오프 전압 생성부(920)와, 제1 워드 라인 구동부(930)와, 메모리 뱅크(940)와, 제2 온도 검출부(950)와, 제2 오프 전압 생성부(960), 및 제2 워드 라인 구동부(970)를 구비한다. 참고로, 설명의 편의를 위하여 액티브 동작시 제1 및 제2 워드 라인 구동부(930, 970)에 액티브 전압을 제공하는 구성은 생략하기로 한다.
제1 온도 검출부(910)는 메모리 뱅크(940) 중 업 메모리 영역(941)의 업 상태 정보(INF_UP)에 따라 검출 온도를 설정하고, 설정된 검출 온도에 따라 제1 검출 신호(DET1)의 값을 결정한다. 여기서, 업 상태 정보(INF_UP)는 제1 메모리 영역(941)에 배치되는 메모리 셀의 동작 상태나 공정 상태에 대응하는 정보를 의미하고, 검출 온도는 제1 온도 검출부(910)가 검출하고자 하는 온도를 의미한다. 그래서 예컨대, 업 메모리 영역(941)의 동작 상태나 공정 상태가 양호한 경우 검출 온도를 높게 설정하는 것이 가능하고, 반대로 업 메모리 영역(941)의 동작 상태나 공정 상태가 양호하지 않은 경우 검출 온도를 낮게 설정하는 것이 가능하다. 검출 온도를 높게 설정하거나 낮게 설정함에 따른 동작 설명은 이하에서 다시 살펴보기로 한다.
제1 오프 전압 생성부(920)는 제1 온도 검출부(910)에서 출력되는 제1 검출 신호(DET1)에 응답하여 제1 오프 전압(V_OF1)을 생성한다. 제1 오프 전압(V_OF1)은 도 1 내지 도 8 에서 설명한 오프 전압(V_OF)과 마찬가지로 제1 검출 신호(DET1)에 대응하는 전압 레벨을 가질 수 있다.
제1 워드 라인 구동부(930)는 업 메모리 영역(941)에 배치되는 다수의 업 워드 라인(WL_UP) 중 오프 동작을 수행하는 워드 라인을 제1 오프 전압(V_OF1)으로 구동한다. 그리고, 제1 워드 라인 구동부(930)는 다수의 업 워드 라인(WL_UP) 중 어드레스 신호(ADD)에 대응하는 워드 라인에 액티브 동작을 수행한다.
메모리 뱅크(940)는 업 메모리 영역(941)과 다운 메모리 영역(942)으로 구분되며, 업 메모리 영역(941)에는 다수의 업 워드 라인(WL_UP) 각각에 연결된 다수의 메모리 셀을 구비하고, 다운 메모리 영역(942)에는 다수의 다운 워드 라인(WL_DN) 각각에 연결된 다수의 메모리 셀을 구비한다.
제2 온도 검출부(950)는 메모리 뱅크(940) 중 다운 메모리 영역(942)의 다운 상태 정보(INF_DN)에 따라 검출 온도가 설정하고, 설정된 검출 온도에 따라 제2 검출 신호(DET2)의 값을 결정한다. 여기서, 다운 상태 정보(INF_DN)는 제2 메모리 영역(942)에 배치되는 메모리 셀의 동작 상태나 공정 상태에 대응하는 정보를 의미하고, 검출 온도는 제2 온도 검출부(950)가 검출하고자 하는 온도를 의미한다.
제2 오프 전압 생성부(960)는 제2 온도 검출부(920)에서 출력되는 제2 검출 신호(DET2)에 응답하여 제2 오프 전압(V_OF2)을 생성한다. 제2 오프 전압(V_OF2)은 제1 오프 전압(V_OF1)와 유사하게 제2 검출 신호(DET2)에 대응하는 전압 레벨을 가질 수 있다.
제2 워드 라인 구동부(970)는 다운 메모리 영역(942)에 배치되는 다수의 다운 워드 라인(WL_DN) 중 오프 동작을 수행하는 워드 라인을 제2 오프 전압(V_OF2)으로 구동한다. 그리고, 제2 워드 라인 구동부(970)는 다수의 다운 워드 라인(WL_DN) 중 어드레스 신호(ADD)에 대응하는 워드 라인에 액티브 동작을 수행한다.
이하, 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여, 제1 오프 전압(V_OF1)과 제2 오프 전압(V_OF2) 각각은 접지 전압(VSS)과 백 바이어스 전압(VBBW) 두 가지 전압 레벨을 가질 수 있다고 가정하기로 한다. 그리고, 업 메모리 영역(941)이 다운 메모리 영역(942)보다 동작 상태나 공정 상태가 양호하다고 가정하기로 한다.
우선, 제1 온도 검출부(910)는 업 상태 정보(INF_UP)에 의하여 업 메모리 영역(941)의 동작 상태나 공정 상태가 양호하다는 정보를 제공받으며, 이에 따라 검출 온도 예컨대, 80℃ 에서 90℃ 로 높여 설정한다. 그리고, 제2 온도 검출부(950)는 다운 상태 정보(INF_DN)에 의하여 검출 온도를 80℃ 에서 70℃ 로 낮게 설정한다.
제1 및 제2 온도 검출부(910, 950)의 검출 온도가 이렇게 설정된 상황에서, 반도체 메모리 장치의 온도가 만약 70℃ 이하라면, 제1 오프 전압 생성부(920)는 제1 오프 전압(V_OF1)으로 접지 전압(VSS)을 생성하고, 제2 오프 전압 생성부(960)도 제2 오프 전압(V_OF2)으로 접지 전압(VSS)을 생성한다. 그리고, 반도체 메모리 장치의 온도가 만약 70℃ 에서 90℃ 사이라면, 제1 오프 전압(V_OF1)은 접지 전압(VSS)이 되지만, 제2 오프 전압(V_OF2)은 백 바이어스 전압(VBBW)이 된다. 마지막으로, 반도체 메모리 장치의 온도가 만약 90℃ 이상이라면, 제1 오프 전압(V_OF1)과 제2 오프 전압(V_OF2)은 모두 백 바이어스 전압(VBBW)이 된다.
결국, 동작 상태나 공정 상태가 양호한 메모리 영역의 워드 라인은 오프 동작시 90℃ 를 기준으로 접지 전압(VSS)과 백 바이어스 전압(VBBW)으로 나뉘어 구동되고, 그렇지 않은 메모리 영역의 워드 라인은 오프 동작시 70℃ 를 기준으로 접지 전압(VSS)과 백 바이어스 전압(VBBW)으로 나뉘어 구동된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 각각의 상태 정보에 따라 검출 온도를 설정하는 것이 가능하며, 이렇게 설정된 검출 온도를 기준으로 검출된 결과에 따라 오프 전압의 전압 레벨을 조절하는 것이 가능하다. 특히, 도 9 의 실시예에 따른 반도체 메모리 장치는 업 메모리 영역(941)의 다수의 업 워드 라인(WL_UP)에 구동되는 제1 오프 전압(V_OF1)과 다운 메모리 영역(942)의 다수의 다운 워드 라인(WL_DN)에 구동되는 제2 오프 전압(V_OF2)이 서로 다른 전압 레벨을 가지는 것이 가능하다.
한편, 도 9 에서는 메모리 뱅크(940)를 업 뱅크 영역(941)과 다운 뱅크 영역(942)으로 나누었지만, 이는 설계에 따라 더 나누는 것도 가능하다. 그리고, 도 9 에서는 하나의 메모리 뱅크(940)에 다수의 오프 전압을 적용하는 것을 일례로 하였지만, 다수의 메모리 뱅크 각각에 서로 다른 오프 전압을 적용하는 것도 가능할 것이다.
도 10 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 10 을 참조하면, 반도체 메모리 장치는 온도 검출부(1010)와, 오프 전압 생성부(1020)와, 액티브 전압 생성부(1030)와, 워드 라인 구동부(1040), 및 메모리 뱅크(1050)를 구비한다. 참고로, 도 10 의 실시예는 도 1 의 실시예와 비교하여 워드 라인 구동부(1040)에 상태 정보(INF_GD)가 입력되는 것이 추가되었다. 따라서, 이와 관련된 내용을 중심으로 설명하기로 한다.
워드 라인 구동부(1040)는 어드레스 신호(ADD)를 디코딩하여 다수의 워드 라인(WL1, WL2, ... WLn)을 구동하기 위한 것으로, 다수의 워드 라인(WL1, WL2, ... WLn) 중 어드레스 신호(ADD)에 대응하는 워드 라인에 액티브 동작을 수행하고, 이외 다른 워드 라인에 오프 동작을 수행한다. 워드 라인 구동부(1040)는 오프 전압 생성부(1020)에서 제공되는 오프 전압(V_OF)과 액티브 전압 생성부(1030)에서 제공되는 액티브 전압(V_AT)을 인가받는데, 액티브 동작이 수행되는 워드 라인을 액티브 전압(V_AT)으로 구동하고, 오프 동작이 수행되는 워드 라인을 오프 전압(V_OF)으로 구동한다.
그리고, 워드 라인 구동부(1040)는 다수의 워드 라인(WL1, WL2, ... WLn) 중 상태 정보(INF_GD)에 대응하는 워드 라인을 예정된 전압 레벨의 오프 전압으로 구동한다. 여기서, 상태 정보(INF_GD)는 메모리 뱅크(1050)에 배치되는 메모리 셀의 동작 상태나 공정 상태에 대응하는 정보를 의미한다. 워드 라인 구동부(1040)에 대한 자세한 설명은 도 11 에서 살펴보기로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 온도에 따라 오프 전압을 조절하는 것이 가능하며, 특히 메모리 셀의 동작 상태나 공정 상태가 양호한 경우 오프 동작을 수행하는 워드 라인을 예정된 전압 레벨로 구동하는 것이 가능하다.
도 11 은 도 10 의 워드 라인 구동부(1040)를 설명하기 위한 회로도로써, 설명의 편의를 위하여, 다수의 워드 라인(WL1, WL2, ... WLn) 중 제1 워드 라인(WL1)에 대응하는 구성만을 개시하였다.
도 11 을 참조하면, 워드 라인 구동부(1040)는 구동부(1110)와, 오프 전압 설정부(1120)를 구비한다.
구동부(1110)는 제1 워드 라인(WL1)을 구동하기 위한 것으로, 제1 및 제2 워드 라인 선택 신호(/WL_SEL1, /WL_SEL2)에 응답하여 제1 워드 라인(WL1)을 구동한다. 여기서, 'WL_SEL2' 신호는 제2 워드 라인 선택 신호(/WL_SEL2)의 반전 신호로써, 예컨대 펌핑 전압(VPP)에 대응하는 전압 레벨을 가질 수 있다.
오프 전압 설정부(1120)는 상태 정보(INF_GD)에 응답하여 오프 전압(V_OF) 또는 접지 전압(VSS)을 구동부(1110)에 제공한다. 여기서, 상태 정보(INF_GD)는 제1 워드 라인(WL1)에 연결된 메모리 셀의 동작 상태나 공정 상태에 대응하는 정보를 의미한다. 그리고, 이 상태 정보(INF_GD)는 테스트 동작이나 메모리 셀의 상태 측정 동작 등을 통해 퓨즈나 기타 저장 회로에 저정될 수 있다.
이하, 간단한 회로 동작을 살펴보기로 한다.
첫번째로 제1 워드 라인(WL1)에 연결된 메모리 셀의 동작 상태 또는 공정 상태가 양호한 경우를 살펴보기로 한다. 이 경우, 상태 정보(INF_GD)는 논리'하이'가 되고 접지 전압(VSS)이 구동부(1110)에 제공된다. 설명의 편의를 위하여, 구동부(1110)에 제공되는 전압을 '최종 오프 전압'이라 칭하기로 한다. 즉, 첫번째 경우에서는 도 10 의 오프 전압 생성부(1020)에서 오프 전압(V_OF)으로 제1 백 바이어스 전압(VBBW1) 또는 제2 백 바이어스 전압(VBBW2)을 생성하더라도 최종 오프 전압이 접지 전압(VSS)이 된다.
두번째로 제1 워드 라인(WL1)에 연결된 메모리 셀의 동작 상태 또는 공정 상태가 양호하지 않은 경우를 살펴보기로 한다. 이 경우 상태 정보(INF_GD)는 논리'로우'가 되고 오프 전압(V_OF)이 최종 오프 전압으로 제공된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀의 상태 정보를 이용하여 구동부(1110)에 제공되는 최종 오프 전압을 직접적으로 제어해주는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 온도에 따라 오프 전압의 전압 레벨을 조절하여 메모리 셀에 발생하는 누설 전류를 줄여줌으로써 리프레쉬 특성을 좋게하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 온도 검출부 120 : 오프 전압 생성부
130 : 액티브 전압 생성부 140 : 워드 라인 구동부
150 : 메모리 뱅크

Claims (16)

  1. 다수의 워드 라인 각각 연결되어 있는 다수의 메모리 셀;
    온도에 대응하는 전압 레벨의 오프 전압을 생성하기 위한 오프 전압 생성부; 및
    상기 다수의 워드 라인 중 오프 동작을 수행하는 워드 라인을 상기 오프 전압으로 구동하기 위한 워드 라인 구동부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 온도에 대응하는 검출 신호를 생성하여 상기 오프 전압 생성부에 제공하기 위한 온도 검출부를 더 구비하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 온도 검출부는,
    상기 온도에 대응하는 개수의 검출 신호를 생성하고,
    상기 오프 전압 생성부는,
    상기 검출 신호에 대응하는 개수의 오프 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 다수의 워드 라인 각각을 액티브시키기 위한 액티브 전압을 생성하여 상기 워드 라인 구동부에 제공하기 위한 액티브 전압 생성부를 더 구비하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 온도가 높아질수록 상기 오프 전압의 전압 레벨은 낮아지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 오프 전압 생성부는,
    상기 오프 전압의 소오스가 되는 다수의 내부 전압을 생성하기 위한 다수의 전압 생성부; 및
    상기 검출 신호에 응답하여 상기 다수의 내부 전압 중 어느 하나를 상기 오프 전압으로 출력하기 위한 선택 출력부를 구비하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 오프 전압 생성부는,
    상기 오프 전압을 생성하기 위한 전압 생성부; 및
    트래이닝 동작시 상기 오프 전압을 예정된 전압으로 조절하기 위한 트리밍부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 트래이닝 동작시 상기 트리밍부를 제어하고, 노말 동작시 상기 검출 신호에 응답하여 상기 트리밍부를 제어하기 위한 트래이닝 제어부 더 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 트래이닝 제어부는,
    상기 트래이닝 동작시 상기 오프 전압의 전압 레벨을 조절하기 위한 제어 신호를 생성하는 제1 제어 신호 생성부;
    상기 노말 동작시 상기 오프 전압의 전압 레벨을 상기 검출 신호에 대응하는 전압 레벨로 조절하기 위한 제어 신호를 생성하는 제2 제어 신호 생성부; 및
    상기 트래이닝 동작과 상기 노말 동작에 따라 상기 제1 및 제2 제어 신호 생성부 중 어느 하나를 출력하기 위한 선택 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 제어 신호 생성부는 상기 트래이닝 동작이 완료된 상태에서의 상기 제1 제어 신호 생성부의 제어 신호에 대응하는 정보를 제공받는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 워드 라인 구동부는,
    상기 다수의 워드 라인 중 해당 워드 라인을 구동하기 위한 구동부; 및
    상기 해당 워드 라인에 연결된 메모리 셀의 상태 정보에 응답하여 상기 오프 전압 또는 예정된 전압을 상기 구동부에 제공하기 위한 전압 설정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 다수의 워드 라인 각각 연결되어 있는 다수의 메모리 셀;
    상기 다수의 메모리 셀 각각의 상태 정보에 따라 검출 온도가 각각 설정되는 다수의 온도 검출부;
    상기 다수의 온도 검출부의 출력 신호에 대응하는 전압 레벨의 오프 전압을 각각 생성하기 위한 다수의 오프 전압 생성부; 및
    상기 다수의 워드 라인 중 오프 동작을 수행하는 워드 라인을 해당 오프 전압으로 구동하기 위한 다수의 워드 라인 구동부
    를 구비하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 다수의 워드 라인 각각을 액티브시키기 위한 액티브 전압을 생성하여 상기 다수의 워드 라인 구동부에 제공하기 위한 액티브 전압 생성부를 더 구비하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 온도가 높아질수록 상기 오프 전압의 전압 레벨은 낮아지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 다수의 메모리 셀 중 해당 메모리 셀의 동작 상태 또는 공정 상태가 양호한 경우 오프 전압은 제1 전압 레벨을 가지며, 상기 해당 메모리 셀의 동작 상태 또는 공정 상태가 양호하지 않은 경우 오프 전압은 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 다수의 워드 라인 중 일부는 제1 전압 레벨의 오프 전압을 가지고, 상기 다수의 워드 라인 중 나머지 워드 라인은 제2 전압 레벨의 오프 전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
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