KR101504339B1 - 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 워드 라인에 연결되는 메모리 셀 어레이, 그리고 프로그램 동작 시에 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고, 전압 발생기는 온도에 따라 패스 전압의 레벨을 가변한다.

Description

플래시 메모리 장치 및 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다. 낸드 플래시 메모리 장치는 노어 플래시 메모리 장치에 비해 높은 집적도를 제공하고, 노어 플래시 메모리 장치는 노어 플래시 메 모리 장치에 비해 빠른 동작 속도를 제공한다.
본 발명의 목적은 주변 온도가 변화해도 정상적으로 동작하는 플래시 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 워드 라인에 연결되는 메모리 셀 어레이; 그리고 프로그램 동작 시에 상기 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고, 상기 전압 발생기는 온도에 따라 상기 패스 전압의 레벨을 가변한다.
실시 예로서, 상기 패스 전압은 상기 비선택 워드 라인의 위치에 따라 서로 다른 제 1 및 제 2 패스 전압으로 구분된다. 상기 프로그램 동작 시에, 상기 제 1 및 제 2 패스 전압, 그리고 상기 프로그램 전압이 상기 메모리 셀 어레이에 인가되는 타이밍을 상기 온도에 따라 제어하는 제어 로직을 더 포함한다. 상기 제 2 패스 전압은 접지 전압보다 높고 상기 제 1 패스 전압보다 낮다.
실시 예로서, 상기 전압 발생기로부터 상기 제 1 및 제 2 패스 전압 그리고 상기 프로그램 전압을 전달받는 워드 라인 제어기를 더 포함하고, 상기 워드 라인 제어기는 행 어드레스, 상기 온도, 그리고 상기 제어 로직으로부터 전달되는 프로그램 구간 신호에 응답하여 상기 제 1 및 제 2 패스 전압, 그리고 상기 프로그램 전압 중 하나를 선택하여 대응하는 워드 라인에 인가하고, 상기 선택된 전압이 인가되는 타이밍을 조절한다.
실시 예로서, 상기 전압 발생기는 상기 온도를 검출하는 온도 검출 회로; 상기 검출된 온도를 상기 패스 전압을 가변하기 위한 제어 신호로 변환하는 전압 제어 회로; 그리고 상기 제어 신호에 응답하여 상기 패스 전압의 레벨을 가변하는 전압 발생 회로를 포함한다.
실시 예로서, 상기 전압 발생기는 읽기 동작 시에 선택 워드 라인에 인가되는 선택 읽기 전압, 읽기 동작 시에 비선택 워드 라인에 인가되는 읽기 전압, 그리고 프로그램 동작 시에 인가되는 검증 전압을 발생하고, 상기 온도에 따라 상기 선택 읽기 전압의 레벨, 상기 읽기 전압의 레벨, 그리고 상기 검증 전압의 레벨을 가변한다.
실시 예로서, 상기 온도가 이전 상태보다 높아지면, 상기 전압 발생기는 상기 패스 전압의 레벨을 상기 이전 상태의 레벨보다 감소시킨다.
실시 예로서, 상기 온도가 이전 상태보다 낮아지면, 상기 전압 발생기는 상기 패스 전압의 레벨을 상기 이전 상태의 레벨보다 증가시킨다.
본 발명의 실시 예에 따른 메모리 시스템은 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 플래시 메모리 장치는 복수의 워드 라인에 연결되는 메모리 셀 어레이; 그리고 프로그램 동작 시에 상기 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고, 상기 전압 발 생기는 온도에 따라 상기 패스 전압의 레벨을 가변한다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 워드 라인에 연결되는 메모리 셀 어레이, 그리고 프로그램 동작 시에 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고, 전압 발생기는 온도에 따라 패스 전압의 레벨을 가변한다. 따라서, 주변 온도의 변화에 대응하여 동작하는 플래시 메모리 장치가 제공된다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 워드 라인에 연결되는 메모리 셀 어레이, 그리고 프로그램 동작 시에 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고, 상기 전압 발생기는 온도에 따라 상기 패스 전압의 레벨을 가변한다. 이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 플래시 메모리 장치(200) 및 컨트롤러(100)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 플래시 메모리 장치(200)에 연결된다. 컨 트롤러(100)는 플래시 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 플래시 메모리 장치(200)에 저장한다.
컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 플래시 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 플래시 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
플래시 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 행 어드레스에 응답하여 워드 라인들을 선택하는 행 디코더, 플래시 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 플래시 메모리 장치(200)는 도 2를 참조하여 더 상세하게 설명된다.
컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
다른 예로서, 플래시 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 플래시 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
도 2는 도 1의 플래시 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 읽기/쓰기 회로(220), 데이터 입출력 회로(230), 행 디코더(240), 전압 발생기(250), 그리고 제어 로직(260)을 포함한다.
메모리 셀 어레이(210)는 비트 라인들(BL1~BLm)을 통해 읽기/쓰기 회로(220)에 연결된다. 메모리 셀 어레이(210)는 워드 라인들(WL1~WLn), 스트링 선택 라인(SSL), 그리고 접지 선택 라인(GSL)을 통해 행 디코더(240)에 연결된다. 메모리 셀 어레이(210)는 읽기/쓰기 회로(220)로부터 전달되는 데이터를 저장한다.
메모리 셀 어레이(210)는 복수의 메모리 셀(MC)을 포함한다. 직렬 연결된 메모리 셀들(MC)은 메모리 셀 스트링을 형성한다. 메모리 셀 어레이(210)는 복수의 메모리 셀 스트링을 포함한다. 메모리 셀 스트링들의 동일한 행의 메모리 셀들(MC)은 워드 라인들(WL1~WLn) 중 대응하는 워드 라인에 연결된다. 메모리 셀 스트링들 및 비트 라인들(BL1~BLm) 사이에 스트링 선택 트랜지스터들(SST)이 연결된다. 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)에 연결된다. 메모리 셀 스트링들 및 공통 소스 라인(CSL) 사이에 접지 선택 트랜지스터들(GST)이 연결된다. 접 지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)에 연결된다.
읽기/쓰기 회로(220)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(210)에 연결되고, 데이터 라인(DL)을 통해 데이터 입출력 회로(230)에 연결된다. 읽기/쓰기 회로(220)는 열 어드레스에 응답하여 비트 라인들(BL1~BLm)을 선택한다. 읽기/쓰기 회로(220)는 제어 로직(260)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(230)는 데이터 입출력 회로(230)로부터 데이터 라인(DL)을 통해 전달되는 데이터를 메모리 셀 어레이(210)에 기입한다. 읽기/쓰기 회로(230)는 메모리 셀 어레이(210)로부터 읽은 데이터를 데이터 라인(DL)을 통해 데이터 입출력 회로(230)에 전달한다. 읽기/쓰기 회로(220)는 메모리 셀 어레이(210)로부터 읽은 데이터를 메모리 셀 어레이(210)에 기입(카피 백 동작)한다. 읽기/쓰기 회로(220)는 열 어드레스에 응답하여 비트 라인들(BL1~BLm)을 선택한다. 예시적으로, 읽기/쓰기 회로(220)는 열 선택 회로, 페이지 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
데이터 입출력 회로(230)는 데이터 라인(DL)을 통해 읽기/쓰기 회로(220)에 연결된다. 데이터 입출력 회로(230)는 제어 로직(260)의 제어에 응답하여 동작한다. 데이터 입출력 회로(230)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 데이터 입출력 회로(230)는 도 1의 컨트롤러(100)와 데이터(DATA)를 교환할 것이다. 데이터 입출력 회로(230)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인(DL)을 통해 읽기/쓰기 회로(220)에 전달한다. 데이터 입출력 회로(230)는 읽기/쓰기 회로(220)로부터 데이터 라인(DL)을 통해 전달되는 데이터(DATA)를 외부에 전 달한다. 예시적으로, 데이터 입출력 회로(230)는 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
행 디코더(240)는 워드 라인들(WL1~WLn), 스트링 선택 라인(SSL), 그리고 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(210)에 연결된다. 행 디코더(240)는 행 어드레스에 응답하여 워드 라인들(WL1~WLn)을 선택한다. 행 디코더(240)는 전압 발생기(250)로부터 전압을 전달받아 워드 라인들(WL1~WLn)에 인가한다. 행 디코더(240)는 제어 로직(260)에 응답하여 동작한다.
전압 발생기(250)는 제어 로직(260)의 제어에 응답하여 동작한다. 전압 발생기(250)는 플래시 메모리 장치(200)에서 요구되는 전압들을 발생한다. 예시적으로, 전압 발생기(250)는 외부 전원을 내부 전원으로 변환하는 장치, 내부 전원 또는 외부 전원을 승압하여 고전압을 발생하는 장치 등을 포함할 것이다.
제어 로직(260)은 읽기/쓰기 회로(220), 데이터 입출력 회로(230), 행 디코더(240), 그리고 전압 발생기(250)에 연결된다. 제어 로직(260)은 플래시 메모리 장치(200)의 제반 동작을 제어한다.
도 3은 도 2의 플래시 메모리 장치(200)의 패스 전압 윈도우를 보여주는 다이어그램이다. 도 3에서, 가로 축은 패스 전압(Vpass)의 레벨을 나타내고, 세로 축은 프로그램 동작 시에 페일되는 비트 수를 나타낸다. 이하에서, 도 2 및 3을 참조하여 플래시 메모리 장치(200)의 프로그램 동작이 설명된다.
메모리 셀(MC5)에 대한 프로그램 동작이 수행되는 것으로 가정하면, 비트 라인(BL2)은 접지 전압(Vss)으로 셋업되고, 나머지 비트 라인들은 전원 전압(Vcc)으 로 셋업될 것이다. 접지 선택 라인(GSL)에 접지 선택 트랜지스터(GST)의 문턱 전압보다 낮은 전압이 인가되고 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가될 것이다. 워드 라인들(WL1~WLn)에 패스 전압(Vpass)이 인가되면, 메모리 셀들(MC2, MC5)의 채널 전압은 접지 전압(Vcc)을 유지하고, 메모리 셀들(MC1, MC3, MC4, MC6)의 채널 전압은 부스팅되어 전원 전압(Vcc)보다 높아질 것이다. 이후에 워드 라인(WL1)에 프로그램 전압(Vpgm)이 인가되면, 메모리 셀(MC5)이 프로그램될 것이다. 메모리 셀들(MC4, MC6)의 채널 전압이 부스팅에 의해 상승되어 있으므로, 메모리 셀들(MC4, MC6)은 프로그램 전압(Vpgm)에 의해 프로그램되지 않을 것이다.
상술한 프로그램 동작 시에 프로그램 전압(Vpgm)에 의한 프로그램 교란과 패스 전압(Vpass)에 의한 프로그램 교란이 발생될 수 있다. 우선, 프로그램 전압(Vpgm)에 의한 프로그램 교란이 설명된다. 메모리 셀들(MC4, MC6)이 프로그램 전압(Vpgm)에 의해 프로그램되지 않기 위해, 메모리 셀들(MC4, MC6)의 채널 전압은 패스 전압(Vpass)에 의해 미리 설정된 레벨까지 부스팅되어야 한다. 메모리 셀들(MC4, MC6)이 프로그램 금지될 정도로 메모리 셀들(MC4, MC6)의 채널 전압이 부스팅되지 않으면, 즉 메모리 셀들(MC4, MC6)의 채널 전압이 충분히 부스팅될 정도로 패스 전압(Vpass)의 레벨이 높지 않으면, 메모리 셀들(MC4, MC6)은 프로그램 전압(Vpgm)에 의해 프로그램될 것이다. 다시 말하면, 패스 전압(Vpass)의 레벨이 미리 설정된 레벨보다 낮으면, 프로그램 전압(Vpgm)에 의해 프로그램 교란이 발생될 수 있다.
도 3에서, 패스 전압(Vpass)의 레벨이 전압(V1)보다 낮으면, 프로그램 동작 시에 페일되는 비트 수가 증가된다. 즉, 전압(V1)은 메모리 셀들(MC4, MC6)이 프로그램 금지될 정도로 메모리 셀들(MC4, MC6)의 채널 전압을 부스팅하기 위한 패스 전압(Vpass)의 최저 레벨을 나타낸다. 패스 전압(Vpass)의 레벨이 전압(V1)보다 높으면, 프로그램 전압(Vpgm)에 의한 프로그램 교란이 발생되지 않을 것이다.
다음으로, 패스 전압(Vpass)에 의한 프로그램 교란이 설명된다. 메모리 셀(MC2)의 채널 전압은 접지 전압(Vss)을 유지한다. 메모리 셀(MC2)의 제어 게이트에 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)의 레벨이 메모리 셀(MC2)에서 F-N 터널링이 발생할 수 있을 정도로 높으면, 메모리 셀(MC2)은 프로그램될 것이다. 즉, 패스 전압(Vpass)에 의해 프로그램 교란이 발생될 것이다.
도 3에서, 패스 전압(Vpass)의 레벨이 전압(V2)보다 높아지면, 프로그램 동작시에 페일되는 비트 수가 증가된다. 즉, 전압(V2)은 메모리 셀(MC2)이 프로그램되지 않기 위한 패스 전압(Vpass)의 최고 레벨을 나타낸다.
요약하면, 패스 전압(Vpass)의 레벨이 전압(V1)보다 높고 전압(V2)보다 낮으면, 프로그램 동작 시에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)에 의한 프로그램 교란이 발생되지 않으므로, 페일 비트가 발생되지 않는다. 패스 전압 윈도우는 프로그램 동작 시에 프로그램 교란에 의해 페일 비트가 발생되지 않는 패스 전압(Vpass)의 범위(V1~V2)를 나타낸다.
패스 전압 윈도우는 주변 온도에 따라 변화될 수 있다. 예시적으로, 도 3의 패스 전압 윈도우(V1~V2)는 상온(Te1, 예를 들면, 20℃)에서 페일 비트가 발생되지 않는 패스 전압(Vpass)의 범위를 나타내는 것으로 가정하자.
도 4는 도 3의 패스 전압 윈도우보다 고온(Te2)에서의 패스 전압 윈도우를 보여주는 다이어그램이다. 도 4를 참조하면, 프로그램 전압(Vpgm)에 의한 프로그램 교란이 발생되지 않기 위한 패스 전압(Vpass)의 최저 레벨은 전압(V3)이다. 패스 전압(Vpass)에 의한 프로그램 교란이 발생되지 않기 위한 패스 전압(Vpass)의 최고 레벨은 전압(V4)이다. 즉, 온도가 높아지면, 프로그램 교란이 발생되지 않기 위한 패스 전압(Vpass)의 범위(즉, 패스 전압 윈도우)가 범위(V1~V2)로부터 범위(V3~V4)로 낮아진다.
도 5는 도 3의 패스 전압 윈도우보다 저온(Te3)에서의 패스 전압 윈도우를 보여주는 다이어그램이다. 도 5를 참조하면, 프로그램 전압(Vpgm)에 의한 프로그램 교란이 발생되지 않기 위한 패스 전압(Vpass)의 최저 레벨은 전압(V5)이다. 패스 전압(Vpass)에 의한 프로그램 교란이 발생되지 않기 위한 패스 전압(Vpass)의 최고 레벨은 전압(V6)이다. 즉, 온도가 낮아지면, 프로그램 교란이 발생되지 않기 위한 패스 전압(Vpass)의 범위(즉, 패스 전압 윈도우)가 범위(V1~V2)로부터 범위(V5~V6)로 높아진다.
도 3 내지 5를 참조하면, 주변 온도의 변화에 따라 패스 전압 윈도우는 변화한다. 온도(Te1, 예를 들면 20℃)에서, 패스 전압 윈도우는 전압(V1)보다 높고 전압(V2)보다 낮다. 온도(Te1)보다 높은 온도(Te2)에서, 패스 전압 윈도우는 전압(V3)보다 높고 전압(V4)보다 낮다. 높은 온도(Te2)에서의 패스 전압 윈도우의 상한 레벨(V4)은 온도(Te1)에서의 패스 전압 윈도우의 하한 레벨(V1)보다 낮다. 온도(Te1)에서의 패스 전압 윈도우에 기반하여, 패스 전압(Vpass)의 레벨을(Vpass)에 의한 프로그램 교란이 발생될 것이다. 프로그램 교란에 의해 발생되는 페일 비트들로 인해, 프로그램 동작이 정상적으로 수행되지 않을 것이다.
온도(Te1)보다 낮은 온도(Te3)에서, 패스 전압 윈도우는 전압(V5)보다 높고 전압(V6)보다 낮다. 온도(Te3)에서의 패스 전압 윈도우의 하한 레벨(V5)은 온도(Te1)에서의 패스 전압 윈도우의 상한 레벨(V2)보다 높다. 온도(Te1) 또는 온도(Te1)보다 높은 온도(Te2)에서의 패스 전압 윈도우에 기반하여, 패스 전압(Vpass)의 레벨을 범위(V1~V2) 또는 범위(V3~V4) 내로 설정하면, 온도(Te1)보다 낮은 온도(Te3)에서 프로그램 전압(Vpgm)에 의한 프로그램 교란이 발생될 것이다. 프로그램 교란에 의해 발생되는 페일 비트들로 인해, 프로그램 동작이 정상적으로 수행되지 않을 것이다.
마찬가지로, 온도(Te3)에서의 패스 전압 윈도우에 기반하여, 패스 전압(Vpass)의 레벨을 범위(V5~V6) 내로 설정하면, 온도(Te3)보다 높은 온도(Te1, Te2)에서 프로그램 전압(Vpgm)에 의한 프로그램 교란이 발생될 것이다. 그리고, 온도(Te2)에서의 패스 전압 윈도우에 기반하여, 패스 전압(Vpass)의 레벨을 범위(V3~V4) 내로 설정하면, 온도(Te2)보다 낮은 온도(Te1, Te3)에서 패스 전압(Vpass)에 의한 프로그램 교란이 발생될 것이다.
상술한 바와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 주변 온도에 따라 패스 전압(Vpass)의 레벨을 가변한다. 예시적으로, 주변 온도가 높아지면, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 패스 전압(Vpass)의 레벨을 감소시킨다. 주변 온도가 낮아지면, 본 발 명의 실시 예에 따른 플래시 메모리 장치(200)는 패스 전압(Vpass)의 레벨을 증가시킨다.
도 6은 도 2의 플래시 메모리 장치(200)의 전압 발생기(250)를 보여주는 블록도이다. 도 6을 참조하면, 본 발명의 실시 예에 따른 전압 발생기(250)는 온도 검출 회로(270), 전압 제어 회로(280), 그리고 전압 발생 회로(290)를 포함한다.
온도 검출 회로(270)는 주변 온도를 검출하고, 검출된 온도를 코드(C1)로 출력한다. 예시적으로, 코드(C1)는 8진 2비트로 구성될 것이다. 출력된 코드(C1)는 전압 제어 회로(280)에 전달된다.
전압 제어 회로(280)는 검출된 주변 온도를 패스 전압(Vpass)을 가변하기 위한 제어 신호로 변환한다. 전압 제어 회로(280)는 온도 검출 회로(270)로부터 주변 온도를 나타내는 코드(C1)를 전달받는다. 전압 제어 회로(280)는 코드(C1)에 응답하여 패스 전압(Vpass)을 가변하기 위한 스텝 코드(SC1)를 출력한다.
전압 발생 회로(290)는 전압 제어 회로(280)로부터 전달되는 스텝 코드(SC1)에 응답하여 패스 전압(Vpass)의 레벨을 가변한다. 가변된 패스 전압(Vpass)은 행 디코더(240)에 제공된다.
도 7은 도 6의 온도 검출 회로(270)를 보여주는 블록도이다. 도 7을 참조하면, 온도 검출 회로(270)는 기준 전압 발생기(271), 온도 센서(273), 그리고 A/D 컨버터(275)를 포함한다.
기준 전압 발생기(271)는 기준 전압(Vref1)을 발생한다. 기준 전압(Vref1)은 온도 센서(273)에 전달된다. 온도 센서(273)는 기준 전압 발생기(271)로부터 기준 전압(Vref1)을 전달받고, 주변 온도에 대응하는 온도 전압(Vte)으로 변환하여 출력한다. 예시적으로, 온도 센서(273)는 온도 계수 성분을 포함하는 다이오드 등과 같은 구성 요소를 포함할 것이다. A/D 컨버터(275)는 온도 센서(273)로부터 온도 전압(Vte)을 전달받아 디지털화한다. 디지털화된 온도 전압은 코드(C1)로 출력된다. 예시적으로, 코드(C1)는 8진 2비트로 구성될 것이다. 코드(C1)는 주변 온도를 나타내는 신호일 것이다.
도 8은 도 6의 전압 제어 회로(280)를 보여주는 블록도이다. 도 8을 참조하면, 전압 제어 회로(280)는 덧셈기/감산기(281), 스텝 코드 제어기(283), 그리고 디폴트 저장 회로(285)를 포함한다.
디폴트 저장 회로(285)는 기준 온도에 대응하는 코드 값(C2)을 저장한다. 예시적으로, 기준 온도는 상온(예를 들면, 20℃)이고, 디폴트 저장 회로(285)는 상온(20℃)에 대응하는 코드 값(C2)을 저장할 것이다. 예시적으로, 디폴트 저장 회로(285)는 기준 온도에 대응하는 코드(C2)를 저장하도록 구성된 퓨즈 회로일 것이다. 예를 들면, 디폴트 저장 회로(285)는 전기 퓨즈 또는 레이저 퓨즈로 형성될 것이다. 다른 예로서, 디폴트 저장 회로(285)는 기준 온도에 대응하는 코드(C2)를 저장하기 위한 래치와 같은 저장 수단으로 구성될 것이다. 기준 온도에 대응하는 코드(C2)는 덧셈기/감산기(281)에 전달된다.
덧셈기/감산기(281)는 온도 검출 회로(270)로부터 주변 온도에 대응하는 코드(C1)를 전달받고, 디폴트 저장 회로(285)로부터 기준 온도에 대응하는 코드(C2)를 전달받는다. 덧셈기/감산기(281)는 코드들(C1, C2)을 연산하여, 주변 온도 및 기준 온도에 대응하는 코드를 계산한다. 예시적으로, 덧셈기/감산기(281)는 코드들(C1, C2)의 합을 출력할 것이다. 다른 예로서, 덧셈기/감산기(281)는 코드들(C1, C2)의 차를 출력할 것이다.
덧셈기/감산기(281)는 기준 온도에 대응하는 코드(C2)와 주변 온도에 대응하는 코드(C1)의 차이를 계산하는 것으로 가정하자. 덧셈기/감산기(281)는 기준 온도와 주변 온도의 차이에 대응하는 코드(C3)를 출력한다. 스텝 코드 제어기(283)는 덧셈기/감산기(281)로부터 기준 온도와 주변 온도의 차이에 대응하는 코드(C3)를 전달받는다. 스텝 코드 제어기(283)는 코드(C3)에 응답하여 패스 전압(Vpass)을 조절하기 위한 스텝 코드(SC1)를 출력한다. 신호들(SC1)은 전압 발생 회로(290)에 제공된다.
도 9는 도 6의 전압 발생 회로(290)를 보여주는 블록도이다. 도 9를 참조하면, 전압 발생 회로(290)는 전압 분배기(291), 기준 전압 발생기(293), 오실레이터(295), 비교기(297), 그리고 펌프 회로(299)를 포함한다.
전압 분배 회로(291)는 전압 제어 회로(280)로부터 스텝 코드(SC1)를 전달받는다. 전압 분배 회로(291)는 스텝 코드(SC1)에 응답하여 패스 전압(Vpass)을 분배하고, 분배된 전압을 전압(Vra1)으로 출력한다. 전압 분배 회로(291)는 스위치 회로(292), 트랜지스터들(T1~T4), 그리고 저항들(R1~R6)을 포함한다.
저항들(R1~R6)은 직렬 연결된다. 저항(R6)은 접지 단자에 연결되고, 저항(R1)은 펌프 회로(299)로부터 출력되는 패스 전압(Vpass)을 입력받는다. 즉, 저항들(R1~R6)은 패스 전압(R1~R6)을 분배한다. 저항들(R3, R4) 사이의 노드의 전 압(Vra1)이 비교기(297)로 출력된다.
저항들(R2~R5)은 각각 트랜지스터들(T1~T4)에 병렬 연결된다. 트랜지스터들(T1~T4)은 스위치 회로(SW)에 의해 제어된다. 스위치 회로(292)는 스텝 코드(SC1)에 응답하여 트랜지스터들(T1~T2)을 온 및 오프 한다. 예시적으로, 스위치 회로(292)는 트랜지스터들(T1~T4)을 온 및 오프하기 위한 고전압 스위치들을 포함할 것이다. 예시적으로, 트랜지스터들(T1~T4)은 고전압 트랜지스터일 것이다.
예시적으로, 트랜지스터(T2)가 온 되면, 저항(R3)은 쇼트된다. 따라서, 트랜지스터(T2)가 오프된 때보다 전압(Vra1)의 레벨이 상승한다. 트랜지스터(T3)가 온 되면, 저항(R4)은 쇼트된다. 따라서, 트랜지스터(T3)가 오프된 때보다 전압(Vra1)의 레벨이 낮아진다. 즉, 저항들(R1~R3) 및 트랜지스터들(T1, T2)은 전압(Vra1)의 레벨을 조절하기 위한 업-트림 회로로 동작하고, 저항들(R4~R6) 및 트랜지스터들(T3, T4)은 전압(Vra1)의 레벨을 조절하기 위한 다운-트림 회로로 동작할 것이다. 그리고, 전압(Vra1)의 레벨은 전압 제어 회로(280)로부터 전달되는 스텝 코드(SC1)에 응답하여 조절될 것이다.
비교기(297)는 기준 전압 발생 회로(293)에서 발생된 기준 전압(Vref2)을 전달받는다. 비교기(297)로부터 전압(Vra1)을 전달받고, 오실레이터(295)로부터 클럭(CLK)을 전달받는다. 기준 전압(Vref2)은 주변 온도가 전압 제어 회로(280)의 디폴트 저장 회로(285, 도 8 참조)에 저장되어 있는 코드(C2)에 대응하는 온도일 때, 패스 전압(Vpass)이 패스 윈도우 범위(예들 들면, 도 5의 V1~V2) 내의 미리 설정된 레벨을 갖도록 패스 전압(Vpass)을 발생하기 위한 전압일 것이다.
비교기(297)는 전압(Vra1)과 기준 전압(Vref2)을 비교하고, 비교 결과에 따라 오실레이터(295)로부터 제공되는 클럭(CLK)을 펌프 회로(299)에 전달한다. 펌프 회로(299)는 클럭(CLK)에 응답하여 패스 전압(Vpass)을 승압한다. 패스 전압(Vpass)은 전압 분배 회로(291) 및 행 디코더(240)에 전달된다.
예시적으로, 전압(Vra1)이 기준 전압(Vref2)보다 낮으면, 비교기(297)는 오실레이터(295)로부터의 클럭(CLK)을 펌프 회로(299)에 제공할 것이다. 전압(Vra1)이 기준 전압(Vref2)보다 높으면, 비교기(297)는 오실레이터(295)로부터의 클럭(CLK)을 펌프 회로(299)에 제공하지 않을 것이다. 즉, 펌프 회로(299)는 전압(Vra1)의 레벨이 기준 전압(Vref2)과 같아지도록 패스 전압(Vpass)을 승압할 것이다.
도 6 내지 9를 참조하면, 온도 검출 회로(270)는 주변 온도를 검출하고, 주변 온도에 대응하는 코드(C1)를 출력한다. 전압 제어 회로(280)는 주변 온도에 대응하는 코드(C1)와 기준 온도에 대응하는 코드(C2)의 차이를 계산하고, 계산 결과에 기반하여 패스 전압(Vpass)을 조절하기 위한 스텝 코드(SC1)를 출력한다. 전압 발생 회로(290)는 전압(Vra1)의 레벨이 기준 전압(Vref2)의 레벨과 같아지도록 패스 전압(Vpass)을 승압한다. 전압(Vra1)은 패스 전압(Vpass)을 분배한 전압이고, 분배 비율은 스텝 코드(SC1)에 의해 조절된다. 즉, 패스 전압(Vpass)의 레벨은 주변 온도에 따라 조절됨이 이해될 것이다.
예시적으로, 온도(Te1, 예를 들면 20℃)에서 패스 전압 윈도우의 범위는 범위(V1~V2)일 것이다. 이때, 전압 발생기(250)는 패스 전압 윈도우의 범위(V1~V2, 도 4 참조) 내의 패스 전압(Vpass)을 발생할 것이다. 즉, 비교기(297)는 전압(Vra1)의 레벨이 전압(Vref2)의 레벨과 같아지도록 펌프 회로(299)에 클럭(CLK)을 제공할 것이다.
주변 온도가 온도(Te1)보다 높은 온도(Te2)로 변화하면, 패스 전압 윈도우의 범위는 범위(V1~V2)로부터 범위(V3~V4)로 변화될 것이다. 이때, 스텝 코드(SC1)에 응답하여 트랜지스터들(T3, T4) 중 적어도 하나가 온 될 것이다. 전압(Vra1)의 레벨 기준 전압(Vref2)보다 이 높아지므로, 비교기(297)는 전압(Vra1)의 레벨이 기준 전압(Vref2)의 레벨과 같아질 때까지 펌프 회로(299)에 클럭(CLK)을 제공하지 않을 것이다. 즉, 전압(Vra1)의 레벨이 기준 전압(Vref2)의 레벨과 같아질 때까지 패스 전압(Vpass)의 레벨이 낮아질 것이다. 전압 발생기(250)는 전압(Vra1)의 레벨이 기준 전압(Vref2)의 레벨과 같아진 때에 패스 전압(Vpass)의 레벨이 온도(Te2)에서의 패스 전압 윈도우 범위(V3~V4) 내로 조절되도록 패스 전압(Vpass)을 제어할 것이다.
주변 온도가 온도(Te1)보다 낮은 온도(Te3)로 변화하면, 패스 전압 윈도우의 범위는 범위(V1~V2)로부터 범위(V5~V6)로 변화될 것이다. 이때, 스텝 코드(SC1)에 응답하여 트랜지스터들(T1, T2) 중 적어도 하나가 온 될 것이다. 전압(Vra1)의 레벨 기준 전압(Vref2)보다 이 낮아지므로, 비교기(297)는 전압(Vra1)의 레벨이 기준 전압(Vref2)의 레벨과 같아질 때까지 펌프 회로(299)에 클럭(CLK)을 제공할 것이다. 즉, 전압(Vra1)의 레벨이 기준 전압(Vref2)의 레벨과 같아질 때까지 패스 전압(Vpass)의 레벨이 높아질 것이다. 전압 발생기(250)는 전압(Vra1)의 레벨이 기 준 전압(Vref2)의 레벨과 같아진 때에 패스 전압(Vpass)의 레벨이 온도(Te3)에서의 패스 전압 윈도우 범위(V5~V6) 내로 조절되도록 패스 전압(Vpass)을 제어할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 주변 온도의 변화에 따라 패스 전압(Vpass)의 레벨을 가변한다. 따라서, 주변 온도의 변화에 의한 프로그램 교란이 방지된다. 즉, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 주변 온도가 변화해도 정상적으로 동작할 것이다.
도 10은 도 2의 플래시 메모리 장치(200)의 메모리 셀들(MC)의 문턱 전압 산포를 보여주는 다이어그램이다. 도 10에서, 가로 축은 전압을 나타내고, 세로 축은 메모리 셀들의 수를 나타낸다. 간결한 설명을 위하여, 메모리 셀들(MC)의 소거 상태의 문턱 전압 산포는 도시되지 않으며, 메모리 셀들(MC)은 소거 상태로부터 두 개의 논리 상태들로 프로그램되는 것으로 가정한다. 그러나, 메모리 셀들의 논리 상태 및 프로그램될 논리 상태의 수는 한정되지 않음이 이해될 것이다. 또한, 메모리 셀들(MC)은 온도(Te4)에서 프로그램되는 것으로 가정한다.
제 1 논리 상태(L1)로 프로그램되는 메모리 셀들(MC)은 검증 전압(Vver1)을 이용하여 검증된다. 즉, 제 1 논리 상태(L1)로 프로그램되는 메모리 셀들(MC)은 검증 전압(Vver1)보다 높은 문턱 전압을 가지면 프로그램 패스된다. 제 2 논리 상태(L2)로 프로그램되는 메모리 셀들(MC)은 검증 전압(Vver2)을 이용하여 프로그램된다. 즉, 제 2 논리 상태(L2)로 프로그램되는 메모리 셀들(MC)은 검증 전압(Vver2)보다 높은 문턱 전압을 가지면 프로그램 패스된다.
읽기 동작 시에, 메모리 셀(MC)의 논리 상태를 판별하기 위해 읽기 전압들(Vrsel1, Vrsel2)이 이용된다. 메모리 셀(MC)의 문턱 전압이 읽기 전압(Vrsel1)보다 낮으면 소거 상태인 것으로 판별된다. 메모리 셀(MC)의 문턱 전압이 읽기 전압(Vrsel1)보다 높고 읽기 전압(Vrsel2)보다 낮으면 제 1 논리 상태(L1)인 것으로 판별된다. 메모리 셀(MC)의 문턱 전압이 읽기 전압(Vrsel2)보다 높으면 제 2 논리 상태(L2)인 것으로 판별된다.
도 11은 프로그램시의 온도(Te4)보다 높은 온도(Te5)에서 읽기 동작을 수행하는 때의 메모리 셀들(MC)의 문턱 전압 산포를 보여주는 다이어그램이다. 도 11에서, 가로 축은 전압을 나타내고, 세로 축은 메모리 셀들의 수를 나타낸다. 읽기 동작이 수행되는 온도(Te5)는 프로그램 동작이 수행된 온도(Te4)보다 높은 온도이다.
도 10을 참조하여 설명된 바와 같이, 메모리 셀들(MC)은 문턱 전압(Vver1) 또는 문턱 전압(Vver2)보다 높은 문턱 전압을 갖도록 프로그램된다. 그리고, 읽기 전압들(Vrsel1, Vrsel2)을 이용하여 메모리 셀들(MC)의 논리 상태가 판별된다. 그런데, 도 11에 도시된 바와 같이, 읽기 동작 시의 주변 온도(Te5)가 프로그램 동작 시의 온도(Te4)보다 상승하면, 메모리 셀들(MC)의 문턱 전압들이 낮아지는 것과 같은 현상이 발생된다. 검증 전압(Vver1)보다 높은 문턱 전압을 갖도록 프로그램된 메모리 셀들(MC, 제 1 논리 상태(L1)) 중 일부는 검증 전압(Vver1)보다 낮은 문턱 전압을 갖는 것으로 나타나며, 일부는 읽기 전압(Vrsel1)보다도 낮은 문턱 전압을 갖는 것으로 나타난다. 검증 전압(Vver2)보다 높은 문턱 전압을 갖도록 프로그램된 메모리 셀들(MC, 제 2 논리 상태(L2)) 중 일부는 검증 전압(Vver2)보다 낮은 문턱 전압을 갖는 것으로 나타나며, 일부는 읽기 전압(Vrsel2)보다도 낮은 문턱 전압을 갖는 것으로 나타난다. 즉 제 1 논리 상태(L1)로 프로그램된 메모리 셀들(MC)이 소거 상태인 것으로 판별될 수 있으며, 제 2 논리 상태(L2)로 프로그램된 메모리 셀들(MC)이 제 1 논리 상태(L1)인 것으로 판별될 수 있다.
마찬가지로, 프로그램 동작 시의 온도(Te4)보다 높은 온도(Te6)에서 읽기 동작이 수행되면, 메모리 셀들(MC)의 문턱 전압이 상승하는 것과 같이 나타날 수 있음이 이해될 것이다. 이때, 소거 상태의 메모리 셀들(MC1)은 제 1 논리 상태(L1)인 것으로 판별될 수 있고, 제 1 논리 상태(L1)의 메모리 셀들은 제 2 논리 상태(L2)인 것으로 판별될 수 있음이 이해될 것이다.
상술한 바와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 읽기 동작 시에 선택 워드 라인에 인가되는 선택 읽기 전압(Vrsel1, Vrsel2), 읽기 동작 시에 비선택 워드 라인에 인가되는 읽기 전압(Vread), 검증 전압(Vver1, Vver2), 그리고 프로그램 전압(Vpgm)을 주변 온도에 따라 가변한다. 예시적으로, 플래시 메모리 장치(200)는 주변 온도와 기준 온도를 비교하고, 메모리 셀들(MC)의 문턱 전압이 주변 온도와 기준 온도의 차이 만큼 기준 온도에서의 문턱 전압과 차이를 갖도록 프로그램되도록 프로그램 전압(Vpgm), 검증 전압(Vver1, Vver2), 그리고 패스 전압(Vpass)을 가변할 것이다. 플래시 메모리 장치(200)는 주변 온도와 기준 온도를 비교하고, 메모리 셀들(MC)의 문턱 전압이 기준 온도에서의 문턱 전압으로부터 주변 온도와 기준 온도의 차이만큼 보상되어 읽기 동작이 수행되도록 선택 읽기 전압(Vrsel1, Vrsel2) 및 읽기 전압(Vread) 을 가변할 것이다.
전압 발생기(250)는 도 6을 참조하여 설명된 바와 같이 온도 검출 회로(270), 전압 제어 회로(280), 그리고 전압 발생 회로(290)를 이용하여 프로그램 전압(Vpgm)/읽기 전압(Vread)을 발생할 것이다. 온도 검출 회로(270)는 도 7을 참조하여 설명된 바와 마찬가지로, 주변 온도를 검출하여 코드(C1)를 출력할 것이다.
전압 제어 회로(280)는 도 8을 참조하여 설명된 바와 마찬가지로, 주변 온도에 대응하는 코드(C1) 및 기준 온도에 대응하는 코드(C2)를 연산하여 코드(C3)를 출력하고, 코드(C3)에 응답하여 스텝 코드(SC1)를 출력할 것이다. 스텝 코드(SC1)는 프로그램 전압(Vpgm)/읽기 전압(Vread)을 제어하기 위한 신호일 것이다.
전압 발생 회로(290)는 도 9를 참조하여 설명된 바와 마찬가지로, 스텝 코드(SC1)에 응답하여 프로그램 전압(Vpgm)/읽기 전압(Vread)을 분배하고, 분배 결과로 전압(Vra1)을 출력할 것이다. 비교기(297)는 전압(Vra1) 및 기준 전압(Vref2)을 비교하여 클럭(CLK)을 펌프 회로(299)에 제공할 것이다. 예시적으로, 비교기(297)는 전압(Vra1)이 기준 전압(Vref2)보다 낮은 경우에 클럭(CLK)을 펌프 회로(299)에 제공할 것이다. 다른 예로서, 비교기(297)는 전압(Vra1)이 기준 전압(Vref)보다 높은 경우에 클럭(CLK)을 펌프 회로(299)에 제공할 것이다. 펌프 회로(299)는 클럭(299)에 응답하여 프로그램 전압(Vpgm)/읽기 전압(Vread)의 레벨을 조절할 것이다.
도 6 내지 9를 참조하여 설명된 전압 발생기(250)는 패스 전압(Vpass), 프로 그램 전압(Vpgm), 그리고 읽기 전압(Vread)을 발생하는 것으로 설명되었다. 그러나, 도 6 내지 9를 참조하여 설명된 전압 발생기(250)는 고전압을 발생하는 장치이며, 패스 전압(Vpass), 프로그램 전압(Vpgm), 그리고 읽기 전압(Vread)을 발생하는 것으로 한정되지 않음이 이해될 것이다. 예시적으로, 도 2의 플래시 메모리 장치(200)의 프로그램 동작 시에, 워드 라인들(WL1~WLn)에 복수의 상이한 패스 전압들이 인가되는 경우, 전압 발생기(250)는 프로그램 전압(Vpgm), 읽기 전압(Vread), 그리고 복수의 상이한 패스 전압을 발생할 것이다.
도 2의 플래시 메모리 장치(200)의 전압 발생기(250)는 읽기 동작 시에 선택 워드 라인에 인가되는 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 발생한다. 전압 발생기(250)는 도 6을 참조하여 설명된 바와 같이 온도 검출 회로(270), 전압 제어 회로(280), 그리고 전압 발생 회로(290)를 이용하여 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 발생한다.
온도 검출 회로(270)는 도 7을 참조하여 설명된 바와 마찬가지로, 주변 온도를 검출하여 코드(C1)로 출력한다.
도 12는 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 발생하기 위한 전압 제어 회로(280')를 보여주는 블록도이다. 도 12를 참조하면, 전압 제어 회로(280')는 덧셈기/감산기(281'), 스텝 코드 제어기(283'), 그리고 디폴트 저장 회로(285')를 포함한다.
디폴트 저장 회로(285')는 기준 온도에 대응하는 코드(C4)를 저장한다. 덧셈기/감산기(281')는 주변 온도에 대응하는 코드(C1) 및 기준 온도에 대응하는 코드(C4)를 연산하여 코드(C5)로 출력한다. 예시적으로, 덧셈기/감산기(281')는 코드들(C1, C4)의 합 또는 차를 코드(C5)로 출력할 것이다. 예시적으로, 덧셈기/감산기(281')는 코드들(C1, C4)의 차이를 코드(C5)로 출력하는 것으로 가정하자. 스텝 코드 제어기(283')는 기준 온도와 주변 온도의 차이를 나타내는 코드(C5)에 응답하여, 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 제어하기 위한 스텝 코드(SC2)를 출력한다. 스텝 코드(SC2)는 전압 발생 회로(290')에 전달된다.
도 13은 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 발생하기 위한 전압 발생 회로(290')를 보여주는 블록도이다. 도 13을 참조하면, 전압 발생 회로(290')는 전압 분배 회로(291'), 기준 전압 발생기(293'), 그리고 비교기(297')를 포함한다.
전압 분배 회로(291')는 스위치 회로(292'), 저항들(R7~R12), 그리고 트랜지스터들(T5~T8)을 포함한다. 저항(R7)은 전압(V)에 연결되고, 저항(R12)은 접지 전압(R12)에 연결된다. 예시적으로, 전압(V)은 전원 전압(Vcc) 또는 고전압(Vpp)일 것이다. 저항들(R7~R12)은 전압(R7)을 분배한다. 저항들(R9, R10) 사이의 노드의 전압(Vra2)은 비교기(297')에 전달된다. 저항들(R8~R11)은 각각 트랜지스터들(T5~T8)과 병렬 연결된다. 스위치 회로(292')는 스텝 코드(SC2)에 응답하여 트랜지스터들(T5~T8)을 온 및 오프 한다.
기준 전압 발생기(293')는 기준 온도에 대응하는 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 발생하기 위한 기준 전압(Vref3)을 발생한다. 비교기(297')는 기준 전압(Vref3) 및 전압(Vra2)을 비교하고, 비교 결과에 따라 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 발생한다.
도 10 및 13을 참조하면, 온도(Te4, 예를 들면 20℃)에서, 비교기(297')는 기준 전압(Vref3) 및 전압(Vra2)의 레벨에 응답하여 선택 읽기 전압(Vrsel)/검증 전압(Vver)을 출력한다. 예시적으로, 비교기(297')는 기준 전압(Vref3)과 전압(Vra2)의 레벨 차이를 증폭하여 선택 읽기 전압(Vrsel)/검증 전압(Vver)으로 출력할 것이다. 예시적으로, 기준 전압(Vref3)이 전압(Vra2)보다 높고, 비교기(297')는 기준 전압(Vref3)으로부터 전압(Vra2)을 감한 레벨을 증폭하여 선택 읽기 전압(Vrsel)/검증 전압(Vver)으로 출력하는 것으로 가정하자. 그러나, 비교기(297')는 전압(Vra2)으로부터 기준 전압(Vref3)을 감한 레벨을 증폭하여 선택 읽기 전압(Vrsel)/검증 전압(Vver)으로 출력할 수도 있음이 이해될 것이다.
주변 온도가 온도(Te4) 보다 높은 온도(Te5)로 변화되면, 스위치 회로(292')는 스텝 코드(SC2)에 응답하여 트랜지스터들(T5, T6) 중 적어도 하나를 온 할 것이다. 온 된 트랜지스터에 연결된 저항은 쇼트되므로, 전압(Vra2)의 레벨이 상승할 것이다. 따라서, 기준 전압(Vref3)과 전압(Vra2)의 차이가 감소하고, 선택 읽기 전압(Vrsel)/검증 전압(Vver)의 레벨이 감소할 것이다.
반대의 경우로, 주변 온도가 온도(Te4)보다 낮은 온도(Te6)로 변화되면, 스위치 회로(292')는 스텝 코드(SC2)에 응답하여 트랜지스터들(T7, T8) 중 적어도 하나를 온 할 것이다. 온 된 트랜지스터에 연결된 저항은 쇼트되므로, 전압(Vra2)의 레벨이 낮아질 것이다. 따라서, 기준 전압(Vref3)과 전압(Vra2)의 차이가 증가하고, 선택 읽기 전압(Vrsel)/검증 전압(Vver)의 레벨이 증가할 것이다.
예시적으로, 기준 온도가 온도(Te4)인 것으로 가정하자. 기준 온도(Te4)보다 높은 온도(Te5)에서 프로그램 동작을 수행하는 경우, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 검증 전압(Vver)의 레벨을 감소시킬 것이다. 기준 온도(Te4)에서의 메모리 셀들(MC)의 문턱 전압과 온도(Te5)에서의 문턱 전압의 차이에 대응하는 레벨 만큼 검증 전압(Vver)이 조절될 것이다. 즉, 메모리 셀들(MC)은 기준 온도(Te4)에서 프로그램된 것과 같은 문턱 전압을 가질 것이다.
예시적으로, 기준 온도(Te4)보다 낮은 온도(Te6)에서 프로그램 동작을 수행하는 경우, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 검증 전압(Vver)의 레벨을 증가시킬 것이다. 기준 온도(Te4)에서의 메모리 셀들(MC)의 문턱 전압과 온도(Te6)에서의 문턱 전압의 차이에 대응하는 레벨 만큼 검증 전압(Vver)이 조절될 것이다. 즉, 메모리 셀들(MC)은 기준 온도(Te4)에서 프로그램된 것과 같은 문턱 전압을 가질 것이다.
예시적으로, 기준 온도(Te4)보다 높은 온도(Te5)에서 읽기 동작을 수행하는 경우, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 선택 읽기 전압(Vrsel)의 레벨을 감소시킬 것이다. 기준 온도(Te4)에서의 메모리 셀들(MC)의 문턱 전압과 온도(Te5)에서의 문턱 전압의 차이에 대응하는 레벨 만큼 선택 읽기 전압(Vrsel)이 조절될 것이다. 즉, 선택 읽기 전압(Vrsel)의 레벨이 기준 온도(Te4)에서의 메모리 셀들(MC)의 문턱 전압과 온도(Te5)에서의 문턱 전압의 차이에 대응하는 레벨만큼 보상되어 읽기 동작이 수행될 것이다.
예시적으로, 기준 온도(Te4)보다 낮은 온도(Te6)에서 읽기 동작을 수행하는 경우, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 선택 읽기 전압(Vrsel)의 레벨을 증가시킬 것이다. 기준 온도(Te4)에서의 메모리 셀들(MC)의 문턱 전압과 온도(Te6)에서의 문턱 전압의 차이에 대응하는 레벨 만큼 선택 읽기 전압(Vrsel)이 조절될 것이다. 즉, 선택 읽기 전압(Vrsel)의 레벨이 기준 온도(Te4)에서의 메모리 셀들(MC)의 문턱 전압과 온도(Te6)에서의 문턱 전압의 차이에 대응하는 레벨만큼 보상되어 읽기 동작이 수행될 것이다.
상술한 실시 예에서, 전압 검출 회로(270), 전압 제어 회로(280'), 그리고 전압 발생 회로(290')는 선택 읽기 전압(Vrsel) 및 검증 전압(Vver)을 발생하는 것으로 설명되었다. 그러나, 전압 검출 회로(270), 전압 제어 회로(280'), 그리고 전압 발생 회로(290')는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread)과 같은 고전압보다 낮은 레벨의 전압을 발생하며, 선택 읽기 전압(Vrsel) 및 검증 전압(Vver)을 발생하는 것으로 한정되지 않는다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 주변 온도의 변화에 따라 패스 전압(Vpass), 프로그램 전압(Vpgm), 검증 전압(Vver), 읽기 전압(Vread), 그리고 선택 읽기 전압(Vrsel)의 레벨을 가변한다. 따라서, 주변 온도의 변화에 따른 동작 오류가 방지/감소된다.
도 14는 도 1의 플래시 메모리 장치(200)의 제 2 실시 예(300)를 보여주는 블록도이다. 도 14를 참조하면, 본 발명의 제 2 실시 예에 따른 플래시 메모리 장치(300)는 메모리 셀 어레이(310), 읽기/쓰기 회로(320), 데이터 입출력 회로(330), 행 디코더(340), 전압 발생기(350), 제어 로직(360), 그리고 워드 라인 제어기(370)를 포함한다.
메모리 셀 어레이(310), 읽기/쓰기 회로(320), 데이터 입출력 회로(330), 행 디코더(340), 전압 발생기(350), 그리고 제어 로직(360)은 도 2 내지 13을 참조하여 설명된 메모리 셀 어레이(210), 읽기/쓰기 회로(320), 데이터 입출력 회로(230), 행 디코더(240), 전압 발생기(250), 그리고 제어 로직(260)과 동일하다. 따라서, 상세한 설명은 생략된다. 워드 라인 제어기(370)는 전압 발생기(350)로부터 프로그램 전압(Vpgm), 검증 전압(Vver), 패스 전압들(Vpass1, Vpass2), 읽기 전압(Vread), 그리고 선택 읽기 전압(Vrsel)을 전달받아 라인들(S1~Sn)을 통해 행 디코더(340)에 전달한다.
도 15는 도 14의 워드 라인 제어기(370)를 보여주는 블록도이다. 도 15를 참조하면, 워드 라인 제어기(370)는 복수의 제어기(371~37n)를 포함한다. 제어기들(371~37n)은 각각 워드 라인들(WL1~WLn)에 대응한다. 제어기들(371~37n)은 행 디코더(340)를 통해 대응하는 워드 라인들(WL1~WLn)에 제공되는 워드 라인 전압들(VWL1~VWLn)을 출력한다.
제어기(37n)는 전압 발생기(350)로부터 프로그램 전압(Vpgm), 검증 전압(Vver), 패스 전압들(Vpass1, Vpass2), 읽기 전압(Vread), 그리고 선택 읽기 전압(Vrsel)을 제공받는다. 각각의 제어기는 행 어드레스(RA)에 응답하여 프로그램 전압(Vpgm), 검증 전압(Vver), 패스 전압들(Vpass1, Vpass2), 읽기 전압(Vread), 그리고 선택 읽기 전압(Vrsel) 중 하나를 대응하는 워드 라인 전압으로 선택하여 출력한다.
제어기(37n)는 제어 로직(360)으로부터 전달되는 프로그램 구간 신호(PIS)에 응답하여 미리 설정된 구간 동안 프로그램 전압(Vpgm), 검증 전압(Vver), 그리고 패스 전압들(Vpass1, Vpass2) 중 선택된 전압을 워드 라인 전압(VWLn)으로 출력한다. 제어기(37n)는 온도 검출 회로로부터 제공되는 주변 온도에 대응하는 코드(C1)에 응답하여 프로그램 전압(Vpgm), 그리고 패스 전압들(Vpass1, Vpass2) 중 선택된 전압이 미리 설정된 구간 동안 워드 라인 전압(VWLn)으로 출력되는 타이밍을 조절한다. 즉, 워드 라인 제어기(370)는 워드 라인들(WL1~WLn)에 프로그램 전압(Vpgm), 그리고 패스 전압들(Vpass1, Vpass2)이 인가되는 타이밍을 조절한다.
제어기(37n)는 제어 로직(360)으로부터 전달되는 읽기 구간 신호(RIS)에 응답하여 읽기 전압(Vread) 및 선택 읽기 전압(Vrsel) 중 선택된 전압을 미리 설정된 구간 동안 워드 라인 전압(VWLn)으로 출력한다. 예시적으로, 제어기들(371~37n)은 동일한 구조로 형성될 것이다.
도 16 내지 18은 도 14의 플래시 메모리 장치(300)의 프로그램 동작을 설명하기 위한 다이어그램이다. 도 16에 도 14의 플래시 메모리 장치(300)의 메모리 셀 어레이(310)의 일부가 도시되어 있다. 이하에서, 메모리 셀(MC4)이 프로그램되는 것으로 가정한다. 이때, 비트 라인(BL1)은 접지 전압(Vss)으로 셋업되고, 비트 라인들(BL2~BLm)은 전원 전압(Vcc)으로 셋업될 것이다.
도 17은 프로그램 동작 시에 도 16의 메모리 셀 어레이(310)에 인가되는 바이어스 전압들을 보여주는 타이밍도이다. 도 16 및 17을 참조하면, 구간(t1~t2)에서 워드 라인들(WL1~WLn)에 패스 전압(Vpass1)이 인가된다. 패스 전압(Vpass1)은 패스 전압(Vpass1) 및 프로그램 전압(Vpgm)에 의한 프로그램 교란이 발생되지 않도 록 주변 온도에 따라 가변된 레벨을 가질 것이다.
구간(t2~t3)에서, 워드 라인(WL2)에 패스 전압(Vpass1)보다 낮고 접지 전압(Vss)보다 높은 패스 전압(Vpass2)이 선택 워드 라인(WL3) 및 접지 선택 라인(GSL) 사이에 위치하며 선택 워드 라인(WL3)에 인접한 워드 라인(WL2)에 인가된다. 즉 메모리 셀(MC8)의 제어 게이트에 패스 전압(Vpass2)이 인가된다. 패스 전압(Vpass2)이 구간(t1~t2)에서 부스팅된 메모리 셀(MC11)의 채널 전압보다 낮으면, 메모리 셀(MC8)은 턴 오프될 것이다. 패스 전압(Vpass2)과 메모리 셀(MC8)의 채널 전압의 차이가 메모리 셀들(MC5, MC11)의 채널 전압의 차이 및 메모리 셀(MC8)의 문턱 전압의 합보다 작으면(Vpass2 - Vch_MC8 < Vch_MC5 - Vch_MC11 + Vth_MC8), 메모리 셀(MC8)은 턴 오프될 것이다. 구간(t2~t3)에서, 워드 라인(WL3)에 프로그램 전압(Vpgm)이 인가된다. 워드 라인(WL3)에 연결된 메모리 셀(MC5)의 채널은 오프된 메모리 셀(MC8)에 의해 메모리 셀(MC8) 및 접지 선택 트랜지스터(GST) 사이의 메모리 셀(MC11)의 채널과 분리된다. 즉, 패스 전압(Vpass2)은 로컬 부스팅을 나타낸다. 이후에, 구간(t3~t4)에서, 메모리 셀(MC4)이 프로그램된다. 예시적으로, 패스 전압(Vpass2) 및 프로그램 전압(Vpgm)은 주변 온도에 따라 가변되는 레벨을 가질 것이다.
구간(t2~t3)에서, 메모리 셀들(MC2, MC5, MC8, MC11)의 채널 전압이 패스 전압(Vpass1)에 의해 부스팅 된 상태에서 워드 라인(WL2) 전압이 패스 전압(Vpass2)으로 낮아지고 메모리 셀(MC8)이 턴 오프 된다. 메모리 셀(MC8)의 드레인 영역의 전압은 패스 전압(Vpass1)에 의해 부스팅된 채널 전압이고, 제어 게이트의 전압은 패스 전압(Vpass2)이다. 메모리 셀(MC8)의 드레인 영역의 전압이 제어 게이트 전압보다 높으므로, 메모리 셀(MC8)에서 GIDL(Gate Induced Drain Leakage)이 발생될 수 있다. 메모리 셀(MC8)에서 GIDL이 발생되면, 메모리 셀(MC5)의 채널로부터 메모리 셀 어레이(310)의 벌크 영역으로 전하의 누설이 발생된다. 즉, 메모리 셀(MC5)의 채널 전압이 낮아지므로, 프로그램 전압(Vpgm)에 의해 메모리 셀(MC5)에 프로그램 교란이 발생될 수 있다.
또한, 메모리 셀(MC8)에서 GIDL이 발생되면, 열전자가 발생된다. 발생된 열전자는 메모리 셀(MC8)의 전하 저장층에 주입될 수 있다. 즉, GIDL에 의해 메모리 셀(MC8)에 프로그램 교란이 발생될 수 있다.
상술한 바와 같은 GIDL에 의한 프로그램 교란을 방지하기 위하여, 본 발명의 실시 예에 따른 플래시 메모리 장치(300)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass1, Vpass2)이 인가되는 타이밍을 조절한다. 예시적으로, 워드 라인(WL2)에 패스 전압(Vpass2)이 인가되는 시점과 워드 라인(WL3)에 프로그램 전압(Vpgm)이 인가되는 시점이 근접할수록 메모리 셀(MC8)의 드레인 전압의 상승(프로그램 전압(Vpgm)에 의한 부스팅) 시점과 메모리 셀(MC8)의 제어 게이트 전압의 하강 시점이 근접한다. 즉, 프로그램 전압(Vpgm) 및 패스 전압(Vpass2) 인가 시점이 근접할수록, 메모리 셀(MC8)에서 발생되는 GIDL의 영향이 증가할 것이다.
반대로, 프로그램 전압(Vpgm) 및 패스 전압(Vpass2) 인가 시점의 차이가 커질수록, 프로그램 시간이 증가될 것이다. 또한, 프로그램 전압(Vpgm) 및 패스 전압들(Vpass1, Vpass2)의 레벨은 주변 온도에 따라 가변된다. 본 발명의 실시 예에 따 른 플래시 메모리 장치(300)는 주변 온도에 따라 가변되는 프로그램 전압(Vpgm) 및 패스 전압들(Vpass1, Vpass2)의 레벨을 고려하여 GIDL의 영향이 최소화되도록 프로그램 전압(Vpgm) 및 패스 전압들(Vpass1, Vpass2)의 인가 타이밍을 조절하는 것이 가능하다.
도 18에, 프로그램 동작 시에 도 16의 메모리 셀 어레이(310)에 인가되는 바이어스 전압들의 다른 실시 예가 도시되어 있다. 도 18의 바이어스 전압들은 구간(t2~t3)에서 워드 라인(WL2)에 인가되는 패스 전압들(Vpass1, Vpass2)을 제외하면 도 17의 참조하여 설명된 바이어스 전압들과 동일하다.
구간(t2~t3)에서, 워드 라인(WL2) 전압은 패스 전압(Vpass1)으로부터 접지 전압(Vss)으로 방전된다. 그리고, 접지 전압(Vss)으로부터 패스 전압(Vpass2)으로 증가된다. 따라서, 패스 전압(Vpass2)이 인가되어 있는 워드 라인(WL2)에 패스 전압(Vpass2)을 인가하는 도 17의 실시 예와 비교하여, 워드 라인(WL2) 전압이 패스 전압(Vpass1)으로부터 패스 전압(Vpass2)으로 가변되는 속도가 빠른 것이 이해될 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치(300)는 워드 라인(WL2) 전압이 패스 전압(Vpass1)으로터 접지 전압(Vss)으로, 그리고 접지 전압(Vss)으로부터 패스 전압(Vpass2)으로 변화되는 타이밍을 조절할 것이다. 플래시 메모리 장치(300)는 워드 라인(WL3) 전압이 패스 전압(Vpass1)으로부터 프로그램 전압(Vpgm)으로 변화되는 타이밍을 조절할 것이다.
즉, 본 발명의 실시 예에 따른 플래시 메모리 장치(300)는 워드 라인들(WL2, WL3)에 인가되는 전압들의 인가 타이밍을 조절함으로서, 프로그램되는 메모리 셀(MC5)의 채널 영역과 프로그램되는 메모리 셀(MC5)과 접지 선택 트랜지스터(GST) 사이의 메모리 셀(MC11)의 채널 영역을 차단하기 위해 오프되는 메모리 셀(MC8)에 GIDL이 발생되는 것을 방지할 수 있음이 이해될 것이다.
도 19는 도 15의 제어기(37n)를 보여주는 블록도이다. 도 19를 참조하면, 제어기(37n)는 패스 전압 제어기(Vpass1CTRL), 패스 전압 스위치(Vpass1SW), 패스 전압 제어기(Vpass2CTRL), 패스 전압 스위치(Vpass2SW), 프로그램 전압 제어기(VpgmCTRL), 프로그램 전압 스위치(VpgmSW), 검증 전압 제어기(VverCTRL), 검증 전압 스위치(VverSW), 읽기 전압 제어기(VreadCTRL), 읽기 전압 스위치(VreadSW), 선택 읽기 전압 제어기(VrselCTRL), 그리고 선택 읽기 전압 스위치(VrselSW)를 포함한다.
패스 전압 스위치(Vpass1SW)는 패스 전압 제어기(Vpass1CTRL)의 제어에 응답하여, 전압 발생기(350)로부터 제공되는 패스 전압(Vpass1)을 워드 라인 전압(VWLn)으로 출력한다. 패스 전압 스위치(Vpass2SW)는 패스 전압 제어기(Vpass2CTRL)의 제어에 응답하여, 전압 발생기(350)로부터 제공되는 패스 전압(Vpass2)을 워드 라인 전압(VWLn)으로 출력한다. 프로그램 전압 스위치(VpgmSW)는 프로그램 전압 제어기(VpgmCTRL)의 제어에 응답하여, 전압 발생기(350)로부터 제공되는 프로그램 전압(Vpgm)을 워드 라인 전압(VWLn)으로 출력한다. 검증 전압 스위치(VverSW)는 검증 전압 제어기(VverCTRL)의 제어에 응답하여, 전압 발생기(350)로부터 제공되는 검증 전압(Vver)을 워드 라인 전압(VWLn)으로 출력한다.
읽기 전압 스위치(VreadSW)는 읽기 전압 제어기(VreadCTRL)의 제어에 응답하여, 전압 발생기(350)로부터 제공되는 읽기 전압(Vread)을 워드 라인 전압(VWLn)으로 출력한다. 선택 읽기 전압 스위치(VrselSW)는 선택 읽기 전압 제어기(VrselCTRL)의 제어에 응답하여, 전압 발생기(350)로부터 제공되는 선택 읽기 전압(Vrsel)을 워드 라인 전압(VWLn)으로 출력한다.
제어 로직(360)으로부터 제공되는 프로그램 구간 신호(PIS)는 패스 전압 제어기(Vpass1CTRL), 패스 전압 제어기(Vpass2CTRL), 프로그램 전압 제어기(VpgmCTRL), 그리고 검증 전압 제어기(VverCTRL)에 제공된다. 프로그램 구간 신호(PIS)는 패스 전압들(Vpass1, Vpass2), 프로그램 전압(Vpgm), 그리고 검증 전압(Vver)이 인가되는 구간을 나타낸다. 즉, 패스 전압들(Vpass1, Vpass2), 프로그램 전압(Vpgm), 그리고 검증 전압(Vver) 중 선택된 전압은 프로그램 구간 신호(PIS)에 응답하여 미리 설정된 구간 동안 워드 라인 전압(VWLn)으로 출력된다.
제어 로직(360)으로부터 제공되는 읽기 구간 신호(RIS)는 읽기 전압 제어기(VreadCTRL) 및 선택 읽기 전압 제어기(VrselCTRL)에 제공된다. 읽기 구간 신호(RIS)는 읽기 전압(Vread) 및 선택 읽기 전압(Vrsel)이 인가되는 구간을 나타낸다. 즉, 읽기 전압(Vread) 및 선택 읽기 전압(Vrsel) 중 선택된 전압은 읽기 구간 신호(RIS)에 응답하여 미리 설정된 구간 동안 워드 라인 전압(VWLn)으로 출력된다.
행 어드레스(RA)가 패스 전압 제어기(Vpass1CTRL), 패스 전압 제어기(Vpass2CTRL), 프로그램 전압 제어기(VpgmCTRL), 검증 전압 제어기(VverCTRL), 읽기 전압 제어기(VreadCTRL), 그리고 선택 읽기 전압 제어기(VrselCTRL)에 제공된다. 행 어드레스(RA)에 응답하여 패스 전압 제어기(Vpass1CTRL), 패스 전압 제어기(Vpass2CTRL), 프로그램 전압 제어기(VpgmCTRL), 검증 전압 제어기(VverCTRL), 읽기 전압 제어기(VreadCTRL), 그리고 선택 읽기 전압 제어기(VrselCTRL) 중 하나가 활성화되고 나머지는 비활성화된다. 즉, 제어기(37n)는 행 어드레스(RA)에 응답하여 패스 전압들(Vpass1, Vpass2), 프로그램 전압(Vpgm), 검증 전압(Vver), 읽기 전압(Vread), 그리고 선택 읽기 전압(Vrsel) 중 하나만을 워드 라인 전압(VWLn)으로 출력한다.
전압 발생기(350)의 온도 검출 회로(도 6 및 7의 온도 검출 회로(270)에 대응)로부터 제공되는 주변 온도에 대응하는 코드(C1)가 패스 전압 제어기(Vpass1CTRL), 패스 전압 제어기(Vpass2CTRL), 그리고 프로그램 전압 제어기(VpgmCTRL)에 제공된다. 패스 전압 제어기(Vpass1CTRL), 패스 전압 제어기(Vpass2CTRL), 그리고 프로그램 전압 제어기(VpgmCTRL)는 주변 온도를 나타내는 코드(C1)에 응답하여, 패스 전압들(Vpass1, Vpass2) 및 프로그램 전압(Vpgm)이 인가되는 타이밍을 조절한다.
즉, 워드 라인 제어기(370, 도 15 참조)에서, 패스 전압들(Vpass1, Vpass2) 및 프로그램 전압(Vpgm)은 프로그램 구간 신호(PIS)에 응답하여 미리 설정된 구간 동안 워드 라인 전압(VWL1~VWLn)으로 출력되며, 출력되는 타이밍은 코드(C1)에 응답하여 조절된다.
상술한 실시 예에서, 패스 전압들(Vpass1, Vpass2) 및 프로그램 전압(Vpgm) 이 인가되는 타이밍은 워드 라인 제어기(370)에 제공되는 코드(C1)에 응답하여 조절되는 것으로 설명되었다. 그러나, 코드(C1)가 제어 로직(360)에 제공되고, 제어 로직(360)이 코드(C1)에 응답하여 패스 전압 제어기(Vpass1CTRL), 패스 전압 제어기(Vpass2CTRL), 그리고 프로그램 전압 제어기(VpgmCTRL)에 제공되는 프로그램 구간 신호(PIS)를 제어함으로써 패스 전압들(Vpass1, Vpass2) 및 프로그램 전압(Vpgm)이 인가되는 타이밍이 조절될 수 있음이 이해될 것이다. 이 경우에, 코드(C1)는 워드 라인 제어기(370)에 제공되지 않을 것이다.
주변 온도에 응답하여 패스 전압들(Vpass1, Vpass2) 및 프로그램 전압(Vpgm)이 인가되는 타이밍은 미리 설정된 테이블에 의해 제어될 것이다. 예시적으로, 온도의 변화 및 전압들(Vpass1, Vpass2, Vpgm)의 변화에 대한 계산을 통해 테이블이 결정될 것이다. 다른 예로서, 주변 온도를 변화시키며 프로그램 동작을 수행함으로서, 온도의 변화에 따른 전압들(Vpass1, Vpass2, Vpgm)의 인가 타이밍에 대한 테이블이 결정될 것이다.
상술한 실시 예에서, 제 2 패스 전압(Vpass2)은 선택 워드 라인(WL3)과 접지 선택 라인(GSL) 사이에 위치하며, 선택 워드 라인(WL3)에 인접한 워드 라인(WL2)에 인가되는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따르면, 제 2 패스 전압(Vpass2)은 선택 워드 라인(WL3)과 접지 선택 라인(GSL) 사이에 위치하며, 선택 워드 라인(WL3)에 인접한 워드 라인(WL2) 이외의 다른 워드 라인에 인가될 수 있다.
예시적으로, 제 2 패스 전압(Vpass2)은 선택 워드 라인으로부터 접지 선택 라인 방향으로 n 번째 워드 라인에 인가될 수 있다. 예시적으로, 제 2 패스 전압(Vpass2)은 선택 워드 라인으로부터 스트링 선택 라인 방향으로 k 번째 워드 라인에 인가될 수 있다. 예시적으로, 제 2 패스 전압(Vpass2)은 선택 워드 라인으로부터 접지 선택 라인 방향으로 n 번째 워드 라인에, 그리고 선택 워드 라인으로부터 스트링 선택 라인 방향으로 k 번째 워드 라인에 공통으로 인가될 수 있다.
또한, 비선택 워드 라인들에 인가되는 패스 전압들은 제 1 및 제 2 패스 전압들(Vpass1, Vpass2)로 한정되지 않는다. 비선택 워드 라인들에 다양한 레벨을 갖는 다양한 패스 전압들이 인가될 수 있음이 이해될 것이다.
도 20은 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(400)의 실시 예를 보여주는 블록도이다. 도 20을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(400)은 중앙 처리 장치(410), 램(420, RAM, Random Access Memory), 사용자 인터페이스(430), 전원(440), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(350)를 통해, 중앙처리장치(410), 램(420), 사용자 인터페이스(430), 그리고 전원(440)에 전기적으로 연결된다. 사용자 인터페이스(430)를 통해 제공되거나, 중앙 처리 장치(410)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세 서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 플래시 메모리 장치의 패스 전압 윈도우를 보여주는 다이어그램이다.
도 4는 도 3의 패스 전압 윈도우보다 고온에서의 패스 전압 윈도우를 보여주는 다이어그램이다.
도 5는 도 3의 패스 전압 윈도우보다 저온에서의 패스 전압 윈도우를 보여주는 다이어그램이다.
도 6은 도 2의 플래시 메모리 장치의 전압 발생기를 보여주는 블록도이다.
도 7은 도 6의 온도 검출 회로를 보여주는 블록도이다.
도 8은 도 6의 전압 제어 회로를 보여주는 블록도이다.
도 9는 도 6의 전압 발생 회로를 보여주는 블록도이다.
도 10은 도 2의 플래시 메모리 장치의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 11은 프로그램시의 온도보다 높은 온도에서 읽기 동작을 수행하는 때의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 12는 선택 읽기 전압/검증 전압을 발생하기 위한 전압 제어 회로를 보여주는 블록도이다.
도 13은 선택 읽기 전압/검증 전압을 발생하기 위한 전압 발생 회로를 보여 주는 블록도이다.
도 14는 도 1의 플래시 메모리 장치의 제 2 실시 예를 보여주는 블록도이다.
도 15는 도 14의 워드 라인 제어기를 보여주는 블록도이다.
도 16 내지 18은 도 14의 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 다이어그램이다.
도 19는 도 15의 제어기를 보여주는 블록도이다.
도 20은 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.

Claims (11)

  1. 복수의 워드 라인에 연결되는 메모리 셀 어레이; 그리고
    프로그램 동작 시에 상기 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고,
    상기 전압 발생기는 온도에 따라 상기 패스 전압의 레벨을 가변하고,
    상기 패스 전압은 상기 비선택 워드 라인의 위치에 따라 서로 다른 제 1 및 제 2 패스 전압으로 구분되고,
    상기 프로그램 동작 시에, 상기 제 1 및 제 2 패스 전압, 그리고 상기 프로그램 전압이 상기 메모리 셀 어레이에 인가되는 타이밍을 상기 온도에 따라 제어하는 제어 로직을 더 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 제 2 패스 전압이 인가되는 때와 상기 프로그램 전압이 인가되는 때 사이의 시간 차이를 조절하는 플래시 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 패스 전압은 접지 전압보다 높고 상기 제 1 패스 전압보다 낮은 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전압 발생기로부터 상기 제 1 및 제 2 패스 전압 그리고 상기 프로그램 전압을 전달받는 워드 라인 제어기를 더 포함하고,
    상기 워드 라인 제어기는 행 어드레스, 상기 온도, 그리고 상기 제어 로직으로부터 전달되는 프로그램 구간 신호에 응답하여 상기 제 1 및 제 2 패스 전압, 그리고 상기 프로그램 전압 중 하나를 선택하여 대응하는 워드 라인에 인가하고, 상기 선택된 전압이 인가되는 타이밍을 조절하는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 전압 발생기는
    상기 온도를 검출하는 온도 검출 회로;
    상기 검출된 온도를 상기 패스 전압을 가변하기 위한 제어 신호로 변환하는 전압 제어 회로; 그리고
    상기 제어 신호에 응답하여 상기 패스 전압의 레벨을 가변하는 전압 발생 회로를 포함하는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전압 발생기는 읽기 동작 시에 선택 워드 라인에 인가되는 선택 읽기 전압, 읽기 동작 시에 비선택 워드 라인에 인가되는 읽기 전압, 그리고 프로그램 동작 시에 인가되는 검증 전압을 발생하고, 상기 온도에 따라 상기 선택 읽기 전압의 레벨, 상기 읽기 전압의 레벨, 그리고 상기 검증 전압의 레벨을 가변하는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 온도가 이전 상태보다 높아지면, 상기 전압 발생기는 상기 패스 전압의 레벨을 상기 이전 상태의 레벨보다 감소시키는 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 온도가 이전 상태보다 낮아지면, 상기 전압 발생기는 상기 패스 전압의 레벨을 상기 이전 상태의 레벨보다 증가시키는 플래시 메모리 장치.
  10. 플래시 메모리 장치; 그리고
    상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 플래시 메모리 장치는
    복수의 워드 라인에 연결되는 메모리 셀 어레이; 그리고
    프로그램 동작 시에 상기 복수의 워드 라인 중 선택 워드 라인에 제공되는 프로그램 전압 및 비선택 워드 라인에 제공되는 패스 전압을 발생하는 전압 발생기를 포함하고,
    상기 전압 발생기는 온도에 따라 상기 패스 전압의 레벨을 가변하고,
    상기 패스 전압은 상기 비선택 워드 라인의 위치에 따라 서로 다른 제 1 및 제 2 패스 전압으로 구분되고,
    상기 프로그램 동작 시에, 상기 제 1 및 제 2 패스 전압, 그리고 상기 프로그램 전압이 상기 메모리 셀 어레이에 인가되는 타이밍을 상기 온도에 따라 제어하는 제어 로직을 더 포함하고,
    상기 제어 로직은 상기 제 2 패스 전압이 인가되는 때와 상기 프로그램 전압이 인가되는 때 사이의 시간 차이를 조절하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제어 로직은, 상기 제 1 패스 전압, 상기 제 2 패스 전압, 그리고 상기 프로그램 전압이 상기 메모리 셀 어레이에 인가되는 때 사이의 시간 차이를 조절하는 메모리 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424940B1 (en) 2015-06-10 2016-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of erasing the same
US10902924B2 (en) 2018-09-28 2021-01-26 SK Hynix Inc. Memory system varying pass voltage based on erase count of target memory block and operating method thereof

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005242B (zh) * 2009-08-28 2013-05-29 中芯国际集成电路制造(上海)有限公司 电阻随机存储器及其驱动方法
KR101193060B1 (ko) * 2010-04-30 2012-10-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동 방법
KR101642909B1 (ko) * 2010-05-19 2016-08-11 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
KR101218285B1 (ko) * 2011-01-05 2013-01-03 에스케이하이닉스 주식회사 반도체 메모리 장치
US8526233B2 (en) 2011-05-23 2013-09-03 Sandisk Technologies Inc. Ramping pass voltage to enhance channel boost in memory device, with optional temperature compensation
KR20120136533A (ko) * 2011-06-09 2012-12-20 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
KR20140012319A (ko) * 2012-07-19 2014-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102083496B1 (ko) * 2012-11-21 2020-03-02 삼성전자 주식회사 리드 동작 시 온도 보상된 워드 라인 전압을 인가하는 반도체 메모리 장치 및 그 방법
KR20140079914A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 동작회로 제어장치, 반도체 메모리 장치 및 이의 동작 방법
US20150092488A1 (en) * 2013-09-27 2015-04-02 Yogesh Wakchaure Flash memory system endurance improvement using temperature based nand settings
US9208888B1 (en) 2014-06-27 2015-12-08 Intel Corporation Techniques for improving reliability and performance of partially written memory blocks in modern flash memory systems
KR102273185B1 (ko) * 2014-07-09 2021-07-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 구동 방법
KR20160073868A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9704581B2 (en) 2014-12-27 2017-07-11 Intel Corporation Voltage ramping detection
US9653156B2 (en) * 2015-02-20 2017-05-16 Kabushiki Kaisha Toshiba Memory controller, nonvolatile semiconductor memory device and memory system
KR20160120990A (ko) * 2015-04-09 2016-10-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9761313B2 (en) 2015-04-09 2017-09-12 SK Hynix Inc. Non-volatile semiconductor memory device with multiple pass voltage and improved verification and programming operating method thereof
KR20170011289A (ko) * 2015-07-22 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9583198B1 (en) * 2016-04-22 2017-02-28 Sandisk Technologies Llc Word line-dependent and temperature-dependent pass voltage during programming
US9679661B1 (en) 2016-06-28 2017-06-13 Sandisk Technologies Llc Non-volatile storage system with self-test for read performance enhancement feature setup
US9672940B1 (en) * 2016-08-18 2017-06-06 Sandisk Technologies Llc Non-volatile memory with fast read process
KR102659596B1 (ko) * 2016-08-26 2024-04-19 삼성전자주식회사 비휘발성 메모리 장치
FR3055462B1 (fr) 2016-09-01 2018-09-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procede de controle des cycles de rafraichissement des memoires non-volatiles
JP2019053794A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置
KR102375913B1 (ko) 2017-10-18 2022-03-18 삼성전자주식회사 플래시 메모리 장치 및 이의 프로그램 방법
US11631462B2 (en) 2020-02-10 2023-04-18 International Business Machines Corporation Temperature assisted programming of flash memory for neuromorphic computing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030079425A (ko) * 2002-04-04 2003-10-10 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
KR20060047935A (ko) * 2004-05-17 2006-05-18 가부시끼가이샤 도시바 반도체 기억 장치 및 전자 디바이스
KR20070036568A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 연산증폭기 및 그를 포함하는 밴드갭 기준전압 발생회로
KR100927782B1 (ko) 2008-05-20 2009-11-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출/검증 기준전압 공급부

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002367382A (ja) 2001-06-12 2002-12-20 Matsushita Electric Ind Co Ltd 半導体集積回路書き換えシステム
KR100842996B1 (ko) 2006-02-06 2008-07-01 주식회사 하이닉스반도체 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법
US7342831B2 (en) * 2006-06-16 2008-03-11 Sandisk Corporation System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7391650B2 (en) * 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7561472B2 (en) * 2006-09-11 2009-07-14 Micron Technology, Inc. NAND architecture memory with voltage sensing
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
KR100830580B1 (ko) * 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7468920B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7808819B2 (en) * 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
US7719888B2 (en) * 2008-06-18 2010-05-18 Micron Technology, Inc. Memory device having a negatively ramping dynamic pass voltage for reducing read-disturb effect
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US7755946B2 (en) * 2008-09-19 2010-07-13 Sandisk Corporation Data state-based temperature compensation during sensing in non-volatile memory
US7876618B2 (en) * 2009-03-23 2011-01-25 Sandisk Corporation Non-volatile memory with reduced leakage current for unselected blocks and method for operating same
US7916533B2 (en) * 2009-06-24 2011-03-29 Sandisk Corporation Forecasting program disturb in memory by detecting natural threshold voltage distribution

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030079425A (ko) * 2002-04-04 2003-10-10 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
KR20060047935A (ko) * 2004-05-17 2006-05-18 가부시끼가이샤 도시바 반도체 기억 장치 및 전자 디바이스
KR20070036568A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 연산증폭기 및 그를 포함하는 밴드갭 기준전압 발생회로
KR100927782B1 (ko) 2008-05-20 2009-11-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출/검증 기준전압 공급부

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424940B1 (en) 2015-06-10 2016-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of erasing the same
US10902924B2 (en) 2018-09-28 2021-01-26 SK Hynix Inc. Memory system varying pass voltage based on erase count of target memory block and operating method thereof

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US8081508B2 (en) 2011-12-20
US20100110793A1 (en) 2010-05-06

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