KR20030079425A - 온도보상기능을 가진 멀티비트 플래쉬메모리 - Google Patents

온도보상기능을 가진 멀티비트 플래쉬메모리 Download PDF

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KR20030079425A
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Abstract

본 발명은 복수개의 데이타를 저장하는 메모리셀들을 가진 반도체메모리장치에 관한 것으로서, 상기 메모리셀들에 연결된 복수개의 워드라인들 및 비트라인들과, 상기 메모리셀의 상태를 읽어내기 위하여 상기 선택된 워드라인에 온도에 따라 연동하는 전압을 공급하는 회로와, 상기 메모리셀의 상태를 읽어내기 위하여 상기 비선택된 워드라인들에 소정의 전압을 공급하는 회로를 구비한다. 상기 온도에 따라 연동하는 전압을 공급하는 회로가 온도에 따라 저항이 달라지는 반도체소자를 가진다. 본 발명에 의하면, 온도변화에 따라 데이타상태에 따른 드레쉬홀드전압 산포들이 이동하더라도 신뢰성있는 프로그램검증 및 읽기동작을 수행할 수 있다.

Description

온도보상기능을 가진 멀티비트 플래쉬메모리{MUIT-BIT FLASH MEMORY}
플래쉬메모리 (또는 플래쉬 이이피롬)는 기존의 이이피롬(EEPROM)에 비해 집적도가 높아 대용량의 보조기억장치로 유용하다. 플래쉬메모리 중에서도 특히 낸드(NAND)형은 노아(NOR)형 또는 앤드(AND)형에 비해 집적도가 상대적으로 높다.
플래쉬메모리의 메모리셀은, 피형(P-type)의 반도체기판의 상면에 엔형(N-type)의 소오스와 드레인을 형성한 다음, 소오스 및 드레인사이의 기판표면에 얇은 절연막을 형성하고, 그 절연막상에 전도성이 좋은 물질로 된 플로팅게이트를 형성한 후에 절연체를 플로팅게이트의 상부에 덮은 다음 컨트롤게이트를 형성함으로써 완성된다.
일반적인 낸드형 플래쉬메모리는 소거, 쓰기 및 읽기동작을 수행한다. 소거와 쓰기동작은 파울러노다임(Fowler-Nordhime; FN) 터널링 현상을 이용한다. 소거시에는, 기판에 매우 높은 전압을 인가하고 컨트롤게이트에는 낮은 전위를 인가한다. 그러면, 컨트롤게이트와 플로팅게이트사이의 캐패시턴스와 플로팅게이트와 기판사이의 캐패시턴의 비에 의해 결정되는 전위(Potential)가 플로팅게이트에 인가되고, 플로팅게이트와 기판간의 전위차가 터널링을 일으킬 수 있는 전위차보다 크면 플로팅게이트에 잡혀 있던 전자들이 기판으로 이동한다. 그 결과, 셀 트랜지스터의 드레쉬홀드전압은 낮아진다. 드레쉬홀드전압이 충분하게 낮아져서 드레인에 적당한 크기의 양전압을 인가하였을 때 채널을 통하여 전류가 흐르게 되면, 그 셀트랜지스터는 "소거"된 것으로 판단한다. 소거된 셀의 데이타는 논리적으로 "1"로 표시된다.
쓰기(또는 프로그램)시에는 소오스와 드레인에 0V를 인가하고컨트롤게이트에 매우 높은 전압을 인가한다. 그러면, 채널영역에 0V의 전위를 가진 역전층(inversion layer)이 형성된다. 컨트롤게이트와 플로팅게이트사이, 그리고 플로팅게이트와 채널영역사이의 캐패시턴스비에 의해 결정되는 플로팅게이트와 채널영역간의 전위차이가 터널링을 유발시킬 만큼 충분히 커지면, 전자들이 채널영역에서 플로팅게이트로 이동한다. 이 때에는 셀트랜지스터의 드레쉬홀드전압이 증가하기 때문에, 컨트롤게이트에 미리 설정된 양전압을 인가하고 소오스에 0V를 인가하고 드레인에 적당한 양전압을 인가하였을 때 채널영역을 통한 전류가 흐르지 않는다. 이 경우에는 그 셀트랜지스터가 "프로그램"된 것으로 판단하고, "0"으로 표시한다.
보다 많은 양의 데이타를 저장하기 위한 멀티레벨 플래쉬메모리에서는, 하나의 셀에 2비트의 데이타를 저장하기 위하여, 도 1에 보인 바와 같은 네가지 경우의 드레쉬홀드전압 산포("11", "10", "01", "00")를 갖고 있어야 한다. 또한, 2비트의 데이타를 저장하기 위한 2개의 래치(latch)가 도 2에 보인 바와 같이 필요하다. 도 2는 2비트의 데이타를 저장하기 위한 낸드형의 메모리셀어레이와 4상태(도 1 참조)의 2비트 데이타를 출력하기 위한 래치회로들의 구성을 보인 것으로서, 그에 따른 프로그램(프로그램검증을 포함함)과 읽기동작에 관하여는 도 3A와 3B에 각각 도시되어 있다.
도 1 내지 3B를 참조하여, 기본적인 동작들을 설명하면 다음과 같다. 여기서 프로그램 또는 읽기동작에서 선택된 셀은 비트라인 BL1에 속하고 워드라인 Wl15에 연결된 셀 M으로 한다. 프로그램동작은 선택된 메모리셀에 연결된 워드라인의 전압을 순차적으로 높이면서 데이타 "10"(VPGM1), "01"(VPGM2) 및 "00"(VPGM3)의 순서로 단계적인 프로그램싸이클을 통하여 행하여 진다. 하나의 프로그램싸이클내에서 각 데이타에 대한 프로그램이 종료되면 프로그램검증을 수행한다. 도 1에 보인 바와 같이, 프로그램검증시에는 각 드레쉬홀드전압 산포에서 최하위레벨의 전압이 프로그램검증전압으로 설정된다. 반면에, 읽기모드에서는 드레쉬홀드전압 산포들사이의 중간레벨이 워드라인전압으로 설정된다. 도 2에서 래치들 LM 및 LL은 2비트의 데이타에서 각각 최상위비트(MSB; "10"인 경우 "1") 및 최하위비트(LSB; "10"인 경우 "0")를 그들의 출력 QM 및 QL을 통하여 읽도록 배정된다. 프로그램 및 읽기모드에서는 항상 LSB->MSB->LSB의 순서로 래치들의 출력값이 바뀐다. 또한, 프로그램동작에서는 래치제어신호 LTH1은 항상 로우레벨을 유지한 상태에서, 래치제어신호 LTH2와 LTH3가 해당하는 비트에 대응하여 하이레벨의 펄스로 교대로 활성화된다. 래치선택신호 SEL1과 SEL2 또한 비트에 대응하여 해당하는 프로그램/검증구간마다 교대로 활성화된다. 래치 LL의 출력이 되는 래치노드 LM에서 LSB를 변경하는 경우에는 항상 래치 LM으로부터의 상태에 응답한다.
도 3A를 참조하면, 프로그램모드에서는 QM과 QL이 모두 "1"인 경우("11")에대하여 프로그램 금지상태가 유지되어 비트라인들은 전원전압으로 충전된다. 먼저 제일 낮은 드레쉬홀드전압에 해당하는 데이타 "10"을 프로그램하기 위해, "1"과 "0"을 QM과 QL에 각각 로딩한 다음, 선택된 메모리셀 M의 컨트롤게이트(즉, 워드라인 WL15)에 프로그램전압 VPGM1을 인가하여 메모리셀 M의 드레쉬홀드전압이 도 1에 보인 분포(ΔVP1)내에 설정되도록 한다. 이때 비트라인 BL1은 전지전압레벨로 충전된다. 이후, 프로그램검증전압 VFY1을 워드라인 Wl15에 인가하여, 메모리셀 M이 데이타 "10"에 해당하는 드레쉬홀드전압을 가지는지를 검사한다. 프로그램된 메모리셀 M의 드레쉬홀드전압이 ΔVP1에 속한다면, 도 3A에 보인 바와 같이, 프로그램검증전압 VFY1에 대하여 메모리셀 M은 턴오프되어 QL이 "0"에서 "1"로 된다. 프로그램검증 동안, QL이 "1"로 바뀌는 것은, 현재 "1"상태인 QM이 엔모오스트랜지스터 N14의 게이트에 연결되고 하이레벨의 래치제어신호 LTH2가 엔모오스트랜지스터 N1하이레벨의 게이트에 인가됨에 따라 가능하다.
다음으로, 선택된 메모리셀 M을 "01"상태로 프로그램함에 있어서는, 이미 ΔVP1의 드레쉬홀드전압을 가진 메모리셀 M에 1차 프로그램전압 VPGM1보다 더 높은 2차 프로그램전압 VPGM2에 의해 행하여 진다. 즉, 2번의 프로그램싸이클("10"->"01")을 통하여 이루어진다. "0" 및 "1"을 QM 및 QL에 각각 로딩시킨 다음, 래치선택신호 SEL1을 활성화시켜 접지전압레벨을 비트라인 BL1으로 공급한다. 프로그램 후 선택된 메모리셀 M은 ΔVP2의 드레쉬홀드전압 산포를 가진다. 메모리셀 M이 원하는 드레쉬홀드전압으로 프로그램되었다면, 검증전압 VFY2가 인가되는 프로그램검증구간동안 래치제어신호 LTH3가 하이레벨의 펄스로 활성화될때 QM이 "1"로 바뀐다.
마지막으로, 선택된 메모리셀 M을 "00"상태로 프로그램함에 있어서는, 전술한 2단계의 프로그램싸이클("10"->"01")을 통하여 이미 ΔVP2의 산포를 가진 선택된 메모리셀 M의 워드라인에 VPGM2보다 더 높은 프로그램전압 VPGM3를 인가한다. 이 때에는, QM이 "1"을 유지한 상태에서(전 단계의 "01"프로그램싸이클 후 "1"로 설정되어 있음) QL에 로딩된 데이타 "0"이 해당하는 비트라인 BL1으로 전달된다. 프로그램을 완료한 후, 프로그램검증전압 VFY3가 워드라인 WL15에 인가되는 프로그램검증구간에서 "1"을 유지하고 있는 QM과 하이펄스의 LTH2에 의해 QL은 "1"로 바뀌어 프로그램검증을 종료한다.
프로그램검증에 있어서, 래치노드 QL의 값의 변경은 QM이 "1"이고 LTH2가 하이레벨일 때 이루어짐을 알 수 있다.
한편, 도 3B에 보인 읽기동작은, 전술한 프로그램검증시와는 달리, "00"->"01"->"10"의 순서로 진행된다. 프로그램검증시에는 QL의 변경이 QM의 궤환에 근거하여 이루어지지만, 읽기모드에서는 QM의 상보노드인 QMB의 궤환에 따른다. 또한, 읽기모드에서는 래치제어신호 LTH2가 로우레벨을 유지하고 래치제어신호 LTH1 및 LTH3가 데이타상태에 해당하는 읽기싸이클들에서 LTH1->LTH3->LTH1의 순서로 교대로 활성화된다. 읽기모드에서의 QM 및 QL의 초기상태는 래치선택신호들 및 래치제어신호들이 모두 로우레벨로서 비활성화상태이기 때문에 모두 "0"인 상태로부터 시작된다.
먼저, 데이타상태 "00"을 읽는 경우에는(00 RD), 선택된 메모리셀 M의 워드라인 WL15에 읽기전압 VRD3을 인가한다. 읽기전압 VRD3은 도 1에 보인 바와 같이 "00"의 드레쉬홀드전압 산포와 "01"의 드레쉬홀드전압 산포의 중간에 위치한 전압이므로, "00"으로 프로그램된 메모리셀 M은 턴오프상태로 된다. "00"에 대한 읽기싸이클에서 래치선택신호 SEL2가 활성화되어 있으므로, QM은 "0"이고 QL은 하이펄스의 LTH1에 응답하여 "1"로 된다. 이 때, 엔모오스트랜지스터 N16의 게이트에는 "1"로 설정된 래치노드 QMB(QM이 "0"일 때임)가 궤환되어 인가됨으로써, QLM을 "0"으로 만들고 이것에 의해 QL이 "1"로 바뀌게 된다.
그 다음 "01"의 데이타를 읽는 경우에는(01 RD), 래치선택신호 SEL1이 하이레벨로 활성화된다(SEL2는 로우레벨). VRD3이 인가된 때에는, 선택된 메모리셀 M이 턴온되어(VRD3 > ΔVP2) QM 및 QL이 모두 "0"이다. 그러나, VRD3보다 낮은 VRD2가 선택된 메모리셀 M의 워드라인 WL15에 인가되면, 메모리셀 M은 턴오프상태가 된다. 따라서, QM은 하이펄스의 LTH3에 응답하여 "1"로 된다. 마지막으로, "10"의 데이타를 읽는 경우에는(10 RD), 래치선택신호 SEL2가 다시 하이레벨로 활성화된다(SEL1은 로우레벨). 전 단계의 읽기전압 VRD3 및 VRD2에 대하여는 선택된 메모리셀 M이 턴온되기 때문에, QM 및 QL은 모두 "0"을 유지하고 있다가, VRD2보다 낮은 VRD1이 워드라인 WL15에 인가되고 래치제어신호 LTH1이 하이레벨의 펄스로 활성화되면, QL은 "1"로 바뀐다. 이 때에도, 전술한 "00" 읽기싸이클에서와 마찬가지로, "1"상태의 QMB가 엔모오스트랜지스터 N16의 게이트로 궤환인가되어 QL이 "1"로 변경되는데 기여한다.
이와 같은 프로그램검증 및 읽기동작에서는, 도 1에 보인 바와 같이, 선택된메모리셀의 상태를 성공적으로 검출하기 위하여, 선택된 워드라인에 인가되는 읽기전압 VRDn-1 (n=데이타상태의 수; 본 실시예에서는 4)과 검증전압 VFYn-1사이의 간격, 즉 ΔUn-1(이하 상위마진)과, 각 데이타상태에 해당하는 드레쉬홀드전압 산포에서의 최대전압과 VRDn사이의 간격 ΔLn-1(이하 하위마진)이 넓을수록 유리하다. 그러나, ΔUn-1과 ΔLn-1이 필요이상으로 커지게 되면, 가장 높은 산포의 드레쉬홀드전압이 증가하게 된다. 결과적으로, 메모리셀의 프로그램상태와는 상관없이 읽기동작에서 선택된 메모리셀을 턴온상태로 만들기 위한 읽기전압도 증가한다. 높은 읽기전압은 메모리셀에 약프로그램(soft program)을 유발시켜 신뢰성을 저하시킨다. 또한, 고집적화에 따라 더욱 좁아진 워드라인간의 간격이 플로팅게이트들간의 커플링을 유발하여 드레쉬홀드전압 산포가 더 넓어질 수 있다. 따라서, 메모리셀의 드레쉬홀드전압 산포를 적정하게 설정하는 것은 멀티레벨 플래쉬메모리에서 매우 중요한 설계요소이다.
한편, 플래쉬메모리는 휴대용 전자기기에 많이 장착되어 사용되기 때문에 다양한 주변환경에 놓일 수 있다. 특히 멀티비트 플래쉬메모리에서는 프로그램 또는 읽기동작에서 주변의 온도조건에 따라 드레쉬홀드전압 산포가 변동할 수 있음을 고려하여야 한다. 도 4A 내지 4D를 참조하면, 읽기전압과 검증전압이 온도와 상관없이 일정한 값으로 고정된 상태에서, 프로그램과 읽기가 동일한 온도조건에서 수행되는 경우에는 상위간격 ΔUn-1과 하위간격 ΔLn-1이 일정하지만(도 4A), 서로 다른 온도조건인 경우에는 드레쉬홀드 산포의 이동으로 인한 마진부족으로 읽기 오동작이 발생된다(도 4B 내지 4D). 도 4A의 경우는, 프로그램과 읽기가 상온, 고온또는 저온에서 행해지더라도 동일한 온도조건이라면 문제가 없음을 보이고 있다.
그러나, 도 4B에 보인 바와 같이, 고온에서 프로그램하고 저온에서 읽기동작을 수행하는 경우에는, 프로그램후에 드레쉬홀드전압 산포가 높은 전압쪽으로 ΔVtn만큼 이동한 것으로 인식하게 된다. 메모리셀의 컨트롤게이트가 프로그램전압 가까이 충전되면 메모리셀이 약반전(weak inversion) 상태로 되어 온도에 비례하여 셀전류가 흐른다. 즉, 고온에서는 열전자 등으로 인해 실제의 셀전류보다 다 많은 양의 전류가 감지/래치회로를 통하여 흐를 수 있다. 따라서, 프로그램검증시에 실제의 드레쉬홀드전압 산포에 상응하는 셀전류보다 더 적은 양의 셀전류에 반응하여 프로그램을 종결시키게 된다. 그러므로, 메모리셀에 흐르는 전류의 양으로써 메모리셀의 상태를 감지하는 과정에 있어서, 프로그램시 고온에서 셀전류를 감지하여 프로그램을 종료하였기 때문에 읽기동작시 저온에서 프로그램시와 동일한 셀전류를 흘리기 위해서는 더 높은 게이트전압이 필요하다.
마찬가지로, 도 4C에 보인 바와 같이, 저온에서 프로그램하고 고온에서 읽기를 행하는 경우에는, 읽기동작에서 드레쉬홀드전압 산포가 낮은 전압쪽으로 이동한 것으로 여겨지게 된다. 도 4B의 경우와는 반대로, 고온에서의 읽기동작시에는 실제의 셀전류(선택된 메모리셀에서 순수하게 흐르는)보다 열전자 등에 의해 더 많은 전류가 감지/래치회로측에서 보여지므로, 해당하는 드레쉬홀드전압이 더 낮아진 것으로 인식한다.
도 4B 및 4C의 경우는, 감지/래치회로의 동작 측면에서, 프로그램검증전압들과 읽기전압들이 온도와 상관없이 일정한 값으로 설정되어 있기 때문에, 상대적으로 드레쉬홀드전압 산포들이 온도변화에 따라 더 높은 전압 또는 더 낮은 전압쪽으로 이동한 것으로 여겨짐을 이해할 수 있다.
그 결과, 도 4D에 보인 바와 같이, 저온과 고온을 오가면서 프로그램과 읽기를 반복하게 되면, 드레쉬홀드전압 산포가 상하로 넓어지게 된다. 프로그램상태에 상관없이 메모리셀을 턴온상태로 만들기 위한 읽기전압의 크기에 한계가 있으므로, 온도변화로 인해 확장된 드레쉬홀드전압 산포들을 수용하기 위해서는 불가피하게 산포들간의 간격 또는 상하위마진들이 줄어들 수 밖에 없고 그로 인해 신뢰성있는 프로그램검증 및 읽기동작을 보장하기 어려워진다.
따라서, 본 발명은 전술한 문제점들을 극복하기 위한 것으로서, 드레쉬홀드전압 산포들을 최적으로 제어할 수 있는 멀티레벨 플래쉬메모리를 제공함을 그 목적으로 한다.
본 발명은 온도변화와 상관없이 신뢰성있는 읽기동작을 수행할 수 있는 멀티레벨 플래쉬메모리를 제공함을 또한 그 목적으로 한다.
도 1은 멀티레벨 플래쉬메모리에서 데이타상태에 따른 드레쉬홀드전압 산포를 보여 주는 상태도.
도 2는 멀티레벨의 데이타의 상태를 읽기 위한 회로들의 구성을 보여 주는 회로도.
도 3A 및 3B는 도 2의 회로에서 수행되는 프로그램 및 읽기동작을 설명하는 타이밍도.
도 4A 내지 4D는 종래의 플래쉬메모리에서 온도변화로 인한 프로그램검증 및 읽기동작의 오류를 보여 주는 상태도.
도 5는 본 발명에 따라 프로그램 및 읽기동작을 위한 전압들을 발생하는 회로들의 연결관계를 보여 주는 블럭도.
도 6은 제5도의 회로로부터 프로그램 및 읽기동작을 위한 전압들을 공급받는 단위 메모리블럭의 회로도.
도 7은 제5도의 회로 10의 내부 구성을 보여 주는 회로도.
도 8은 제7도의 회로 20의 내부 구성을 보여 주는 회로도.
도 9는 제7도의 회로 30의 내부 구성을 보여 주는 회로도.
도 10A 내지 10F는 본 발명에 따라 온도변화에 대응하여 프로그램검증 및 읽기전압들이 연동함을 보여 주는 상태도.
도 11은 제9도의 엔모오스트랜지스터 N32의 동작특성을 보여 주는 그래프.
전술한 본 발명의 목적들을 달성함에 있어서, 본 발명에 따른 멀티비트 플래쉬메모리는, 복수개의 데이타를 저장하는 복수개의 메모리셀들과 복수개의 워드라인들 및 비트라인들로 이루어진 메모리셀어레이와, 상기 메모리셀의 상태를 읽어내기 위하여 일정한 레벨의 서로 다른 전압들을 발생하는 제1전압회로와, 상기 메모리셀의 상태를 읽어내기 위하여 온도에 따라 연동하는 전압을 발생하는 제2전압회로와, 상기 메모리셀의 상태를 읽어내기 위하여 상기 제1 및 제2전압회로의 출력값사이의 차이에 따르는 전압을 상기 선택된 워드라인에 공급하는 회로와, 상기 메모리셀의 상태를 읽어내기 위하여 상기 비선택된 워드라인들에 소정의 전압들을 공급하는 회로를 구비한다. 상기 제2전압회로는 온도에 따라 저항이 달라지는 반도체소자를포함한다.
이하, 본 발명의 바람직한 실시예에 관한 설명을 첨부된 도면 제6도 내지 제11도를 참조하여 상세하게 설명한다.
본 발명의 실시예가 적용되는 낸드형 플래쉬메모리는 4상태의 2비트 정보("11", "10', "01", 및 "00")를 기억할 수 있는 다수개의 메모리셀들을 가진 메모리셀어레이와 그 주변회로들을 포함한다. 메모리셀은, 플로팅게이트와 컨트롤게이트가 절연막을 사이에 두고 적층되고, 소오스와 드레인을 가진 구조로 되어 있다. 메모리셀들에 저장된 데이타의 소거는, 컨트롤게이트가 연결된 워드라인은 접지전압(0V)으로 하고 기판에 고전압을 인가하여 섹터별로 또는 전 메모리셀들에 대하여 행하여 진다. 메모리셀들에 4상태의 2비트의 데이타를 프로그램하고 읽어내는 동작은 전술한 도 2와 제3A도 및 제3B도와 관련하여 설명한 과정에 준한다. 본 발명에 관한 실시예에서는, 프로그램 및 읽기모드에 관하여만 설명할 것이며, 프로그램모드는 메모리셀의 드레쉬홀드전압을 상승시키는 프로그램동작과 프로그램된 메모리셀에 대한 프로그램검증동작을 포함한다.
도 5는 프로그램 및 읽기모드에 필요한 전압들을 발생하는 회로들과 워드라인 레벨 선택회로들의 연결관계를 보여준다. 전압 발생회로 10는 온도변화에 따르는 읽기/검증전압 VRVt를 발생한다. VRVt는 읽기 및 프로그램검증동작에서 선택된 워드라인에 인가되며 온도변화에 따라 정해지는 전압이다. 통과전압 발생회로 50은 읽기 및 프로그램검증동작에서 선택되지 않은 워드라인들에 인가되는 전압 VRVp를 발생한다. VRVp는 온도변화와는 무관하게 미리 설정된 전압이다. 프로그램전압 발생회로 60은 프로그램동작시에 선택된 메모리셀을 프로그램하기 위하여 해당하는 선택된 워드라인에 인가되는 프로그램전압 VPGM을 발생한다. VPGM은 온도변화와 상관없이 미리 설정된 전압이다. 프로그램통과전압 발생회로 70은 프로그램동작에서 선택되지 않은 다른 워드라인들에 인가되는 통과전압 VPASS를 발생한다. VPASS는 온도변화와는 무관하게 소정의 값으로 설정된 전압이다. 모드선택회로 80은 프로그램 또는 읽기모드를 선택하기 위한 신호 MS를 발생한다. 읽기/검증 전압 VRVt, 읽기/검증 통과전압 VRVp, 프로그램전압 VPSM 및 VPASS는 워드라인 레벨 선택회로들 WLS0~WLS15에 공통으로 인가된다. 워드라인레벨 선택회로들 WLS0~WLS15에는 워드라인레벨 선택신호 WS0~WL15가 각각 배정된다. 워드라인레벨 선택회로들 WLS0~WLS15는 모드선택신호 MS와 워드라인레벨 선택신호들 WS0~WS15의 통제에 따라 네개의 전압신호들 중 하나를 해당하는 워드라인으로 공급한다.
워드라인레벨 선택회로들 WLS0~WLS15로부터 출력되는 워드라인 구동신호들 LS0~LS15는 도 6에 보인 워드라인 선택스위치들 S0~S15를 통하여 워드라인들 WL0~WL15로 각각 공급된다. 선택스위치들 S0~S15는 도 6의 메모리셀어레이 단위 블럭을 지정하는 블럭선택신호 BLKn에 의하여 개폐된다.
예컨대, 현재 읽기모드이고 워드라인 WL15가 선택되는 경우라면, 레벨 선택회로 WLS15가 입력된 네개의 전압들(VRVt, VRVp, VPGM 및 VPASS) 중에서 VRVt를 LS15로서 출력하고, 다른 레벨 선택회로들 WL0~Wl14는 VRVp를 LS0~LS14로서 출력한다. 도 6의 메모리블럭이 선택되었다면, 하이레벨의 BLKn에 의해 스위치들 S0~S15가 턴온되어 워드라인 WL15에는 VRVt의 전압레벨을 가진 LS15가 인가되고 다른 워드라인들 WL0~WL14에는 VRVp의 전압레벨을 가진 LS0~LS14가 공급될 것이다. 한편, 다른 메모리블럭들에서는 블럭선택신호가 로우레벨(0V)이므로 워드라인구동신호들이 워드라인들로 전달되지 못한다.
아래의 [표1]은 동작모드에 따라 선택되 워드라인과 비선택된 워드라인들에 인가되는 전압신호들의 상태를 보여준다.
[표 1]
읽기 모드 프로그램 모드
프로그램 프로그램 검증
선택된 워드라인 VRVt VPGM VRVy
비선택된 워드라인들 VRVp VPASS VRVp
따라서, 본 발명에 따른 드레쉬홀드전압 산포들을 보인 도 10A 내지 10F에 표기된 바와 같이, 읽기모드에서는 전압 VRVt가 읽기전압 VRD로 되고 프로그램모드(즉, 프로그램검증)에서는 VFY로 된다.
도 7은 도 5의 읽기/검증전압 발생회로 10의 구성에 관한 하나의 실시예를 보여준다. 도 7을 참조하면, 읽기/검증전압 발생회로 10은 온도와는 무관하게 일정한 레벨의 기준전압 V1(이하 고정 기준전압)을 발생하는 회로 20과, 온도변화에 따라 변하는 기준전압 V2(이하 변동 기준전압)를 발생하는 회로 30을 포함한다. 고전 기준전압 V1은 저항 R1을 통하여 차동증폭기 13의 반전입력단 11에 인가되고변동 기준전압 V2는 저항 R2를 통하여 차동증폭기 13의 비반전입력단 12에 인가된다. 차동증폭기 13은 비반전입력단 11과 접지전압 Vss사이에 연결된 저항 R3과, 반전입력 11단과 출력단 14사이에 연결된 저항 R4를 포함한다. 차동증폭기 13의 출력단 14에서 온도변화에 상응하는 읽기/검증전압 VRVt가 생성된다. 읽기/검증전압 VRVt는 가장 낮은 프로그램상태(예컨대, "10")를 고려하여 엔모오스트랜지스터의 드레쉬홀드전압보다 낮은 전압으로부터 설정된다. 또한, 큰 팬아웃을 가진 드레쉬홀드전압보다 낮은 읽기/검증전압을 발생시키기 위하여, VRVt는 변동 기준전압 V2에서 고정 기준전압 V1을 뺀 값으로 설정된다.
고정 기준전압 V1을 발생하는 회로 10의 내부 구성은 도 8에 도시되고 변동 기준전압 V2를 발생하는 회로 20의 내부구성은 도 9에 도시되어 있다. 도 8 및 9의 회로는 데이타상태 "10"을 읽기위한 워드라인전압 VRD1을 0V로 한 경우의 실시예를 보여 준다.
먼저, 고정기준전압 V1을 발생하는 도 8의 회로에서는, 4가지의 데이타상태를 가진 메모리셀에 대한 프로그램검증 및 읽기동작을 수행하기 위하여 6개의 워드라인전압들 VRD1, VFY1, VRD2, VFY2, VRD3 및 VFY3이 필요하다. 이 6개의 워드라인전압들은 제4A~4D도 또는 제10A도에 나타낸 것들로서, VRD1 < VFY1 < VRD2 < VFY2 < VRD3 < VFY3의 크기로 설정되어 있다. 6개의 제어신호들 RD1, VF1, RD2, VF2, RD3 및 VF3은 6개의 워드라인전압들에 대응하여 고정된 기준전압 V1을 각각 발생하기 위하여 각 전압 발생시마다 엔모오스트랜지스터들 N21~N26을 턴온시킨다. 출력터미널 21과 접지전압사이에 연결된 엔모오스트랜지스터 N21의 게이트에는 RD1이 인가된다. RD1은 전원전압과 차동증폭기 25의 비반전단 23사이에 연결된 피모오스트랜지스터 P21의 게이트로 인버터 INV1을 통하여 인가된다. 출력터미널 21과 차동증폭기 25의 비반전단 23사이에서 엔모오스트랜지스터들 N22~N26과 함께 직렬로 연결된 저항들 R22~R26은 데이타상태에 따라 증가하는 읽기/검증전압에 대응하기 위하여 R22 < R23 < R24 < R25 < R26의 순서로 저항값을 갖도록 설계된다. 차동증폭기 25는 각 엔모오스트랜지스터의 턴온에 따라 인가되는 비반전단의 전압을 기준전압 Vref와 비교하여, 전원전압과 출력터미널 21사이에 연결된 피모오스트랜지스터의 게이트에 그 결과를 인가한다. 따라서, 6개의 워드라인전압들에 대응하여, RD1, VF1, RD2, VF2, RD3 및 VF3가 순차적으로 활성화됨에 따라 각각의 고정 기준전압 V1을 발생한다. 도면에서는 하나의 V1이 발생되는 것으로 되어 있으나, 데이타상태에 따른 읽기 및 검증단계들에 따라 6가지의 고정기준전압들로 각각 발생됨을 이해하여야 한다.
한편, 도 9를 참조하면, 온도에 따른 변동기준전압 V2를 발생하는 회로 20는 온도에 따라 드레쉬홀드전압이 달라지는 엔모오스트랜지스터 N32를 포함한다. 엔모오스트랜지스터 N32는 게이트와 드레인이 연결된 다이오드회로를 구성한다. 제일 낮은 프로그램상태를 읽기 위한 워드라인전압 VRD1을 0V로 설정함에 따라, 출력터미널 31과 접지전압사이에 연결된 엔모오스트랜지스토 N31의 게이트에는 RD1이 인가된다. RD1은, 또한, 인버터 INV2를 통하여 피모오스트랜지스터 P31의 게이트에 인가된다. 피모오스트랜지스터 P31은 전원전압과 차동증폭기 33의 비반전입력단 33사이에 연결된다. 비반전입력단 33은 저항 R32를 통하여 접지전압에 연결된다. 전원전압과 출력터미얼 31사이에는 차동증폭기 33의 출력단 36에 게이트가 접속된 피모오스트랜지스터 P32가 연결된다. 차동증폭기 33의 반전입력단 34에는 기준전압 Vref가 인가된다. 출력터미널 31과 비반전입력단 33사이에는, 다이오드접속형의 엔모오스트랜지스터 N32와 저항 R31이 직렬로 연결된다.
도 9의 변동기준전압 발생회로 30에서, 차동증폭기 33에 대한 부궤환(negative feedback) 루우프가 피모오스트랜지스터 P32 - 엔모오스트랜지스터 N32 - 저항 R31 - 저항 R32를 통하여 형성되어 있으므로, 비반전입력단 33과 반전입력단 34의 전압레벨이 같아지는 시점에서 V2의 값이 결정되도록 설계된다. 그리고, 출력터미널 31과 노드 32사이에는 다이오드연결형 엔모오스트랜지스터 N32가 연결되어 있으므로, V2의 전압은 노드 32의 전압보다 항상 엔모오스트랜지스터 N32의 드레쉬홀드전압 Vtn만큼 더 높다. 비반전입력단 33과 접지전압사이에 연결된 저항 R32를 통하여 항상 일정한 전류가 흐른다.
따라서, 온도가 올라가면 엔모오스트랜지스터 N32의 드레쉬홀드전압과 채널저항이 감소하기 때문에, 비반전입력단 33에는 전류의 유입량이 증가하고 그에 따라 비반전입력단 33의 전압이 그만큼 상승한다. 그 결과, 피모오스트랜지스터 P32의 채널전류가 감소함에 따라, V2는 그만큼 낮아진다. 낮아진 V2는 제7도의 차동증폭기 13에서 온도와 무관한 고정기준전압 V1과 비교되므로(V2-V1), 최종적으로 발생되는 전압 VRVt는 그 온도하강분만큼 낮아된 전압레벨을 갖게 된다.
반대로, 온도가 내려가면 엔모오스트랜지스터 N32의 드레쉬홀드전압과 채널저항이 증가하기 때문에, 비반전입력단 33에는 전류의 유입량이 감소하고 그에 따라 비반전입력단 33의 전압이 그만큼 감소한다. 그결과, 피모오스트랜지스터 P32의 채널전류가 증가함에 따라 V2는 그만큼 증가한다. 증가된 V2는 온도와 무관한 일정한 값의 고정기준전압 V1과 비교되어(V2-V1) 결국 VRVt를 높이게 된다.
다이오드접속형 엔모오스트랜지스터 N32는, 도 11의 전류(Ids)-전압(Vg) 특성 그래프에서 보인 바와 같이, 서브 드레쉬홀드영역에서 강반전(strong inversion)이 되기 전까지 즉 약반전(weak inversion)되는 동안 상대적으로 고온(T1>T2)에서 더 많은 드레인-소오스전류(또는 채널전류)를 흘린다. 그러나, 강반전상태가 시작되면 약반전상태와는 반대로 상대적으로 저온(T2)에서 더 많은 전류를 흘린다. 온도에 비례하여 채널전류가 흐르는 특성을 이용하기 위해서는 엔모오스트랜지스터 N32의 게이트전압(Vg)은 엔모오스트랜지스터 N32가 약반전상태가 되도록, 예를 들면 VT정도의 전압레벨로 되는 것이 바람직하다.
도 10A 내지 10F는, 본 발명에 의해, 온도변화에 따라 드레쉬홀드전압 산포들의 이동에 대응하여 워드라인전압들이 설정됨을 보여준다. 제일 낮은 프로그램상태 즉 데이타상태 "10"을 읽기 위한 전압 VRD1은 0V로 고정되어 있다. 도 10A는 상온에서 프로그램 및 읽기동작이 진행되는 경우로서, 온도변화가 없으므로 드레쉬홀드 산포 및 워드라인전압의 변동이 없다.
도 10B를 참조하면, 고온에서 프로그램 및 읽기동작을 수행하는 경우에는, 데이타상태들에 따른 드레쉬홀드전압 산포들이 고온환경에 따른 영향으로 전체적으로 낮은 전압쪽으로 예컨대 ΔVtn(엔모오스트랜지스터의 드레쉬홀드전압)만큼 이동한다. 그 결과, 데이타상태 "10"에 대한 상위마진 ΔU1, 즉 VRD1과 산포 "10"의최하위 드레쉬홀드전압사이의 간격은 그만큼 좁아진다. 이에 따라, 검증 및 읽기동작을 위한 워드라인전압들이 도 7의 회로의 동작과정을 통하여 ΔVtn만큼 낮은 값들로 발생된다. 즉, VFY1은 VFY1-ΔVtn으로, VRD2는 VRD2-ΔVtn으로, VFY2는 VFY2-ΔVtn으로, VRD3은 VRD3-ΔVtn으로, VFY3은 VFY3-ΔVtn으로 설정되어 안정적인 프로그램검증 및 읽기동작을 수행한다.
고온에서 프로그램동작을 수행한 다음 저온에서 읽기동작을 수행하는 경우에는, 도 10C에 보인 바와 같이, 데이타상태들에 따른 드레쉬홀드전압 산포들이 더 높은 전압쪽으로 이동하여 ΔU1이 예를들어 ΔVtn만큼 이동하게 된다. 온도가 감소하는 만큼 변동 기준전압 V2가 상승하기 때문에, VFY1은 VFY1+ΔVtn으로, VRD2는 VRD2+ΔVtn으로, VFY2는 VFY2+ΔVtn으로, VRD3은 VRD3+ΔVtn으로, VFY3은 VFY3+ΔVtn으로 설정되어 안정적인 프로그램검증 및 읽기동작을 수행한다.
도 10D를 참조하면, 저온에서 프로그램 및 읽기동작을 수행하는 경우에는, 데이타상태들에 따른 드레쉬홀드전압 산포들이 저온환경에 따른 영향으로 전체적으로 높은 전압쪽으로 예컨대 ΔVtn만큼 이동함에 따라 데이타상태 "10"에 대한 상위마진 ΔU1은 그만큼 넓어진다. 이에 따라, 검증 및 읽기동작을 위한 워드라인전압들은 제7도의 회로의 동작과정을 통하여 ΔVtn만큼 높은 값들로 발생된다.
또한, 저온에서 프로그램을 행하고 고온에서 읽기를 수행하는 경우에는, 도 10E에 보인 바와 같이, 드레쉬홀드전압 산포들이 낮은 전압쪽으로 예컨대 ΔVtn(엔모오스트랜지스터의 드레쉬홀드전압)만큼 전체적으로 이동한다. ΔU1가 좁아짐에 따라, 검증 및 읽기동작을 위한 워드라인전압들이 도 7도 회로의 동작과정을 통하여 ΔVtn만큼 낮은 값들로 발생된다. 즉, VFY1은 VFY1-ΔVtn으로, VRD2는 VRD2-ΔVtn으로, VFY2는 VFY2-ΔVtn으로, VRD3은 VRD3-ΔVtn으로, VFY3은 VFY3-ΔVtn으로 설정되어 안정적인 프로그램검증 및 읽기동작을 수행한다.
결과적으로, 도 10F에 보인 바와 같이, 데이타상태들에 대한 드레쉬홀드전압 산포들이 일정하게 유지됨을 이해할 수 있다.
이와 같이, 본 발명에서는 고온 또는 저온에서 프로그램 및 읽기모드를 수행하거나, 고온에서 프로그램을 행하고 저온에서 읽기를 하거나, 저온에서 프로그램하고 고온에서 읽기를 함에 의해 미리 설정된 프로그램검증 및 읽기동작을 위한 워드라인전압들이 그 드레쉬홀드전압 산포들과 맞지 않더라도, 그 온도변화에 대응하여 프로그램검증 및 읽기를 위한 워드라인전압들을 설정할 수 있다. 또한, 그러한 온도변화에 따라 드레쉬홀드전압 산포들간의 워드라인전압 마진이 확장되거나 좁아지더라도, 이에 대응한 워드라인전압들의 레벨을 연동시킬 수 있다.
따라서, 본 발명에 의한 멀티레벨 플래쉬메모리는 온도변화에 따른 프로그램 및 읽기동작의 오류를 방지하여 그 신뢰성을 향상시키는 이점이 있다.

Claims (4)

  1. 복수개의 데이타를 저장하는 메모리셀들을 가진 반도체메모리장치에 있어서,
    상기 메모리셀들에 연결된 복수개의 워드라인들 및 비트라인들과,
    상기 메모리셀의 상태를 읽어내기 위하여 상기 선택된 워드라인에 온도에 따라 연동하는 전압을 공급하는 회로와,
    상기 메모리셀의 상태를 읽어내기 위하여 상기 비선택된 워드라인들에 소정의 전압을 공급하는 회로를 구비하는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 온도에 따라 연동하는 전압을 공급하는 회로가 온도에 따라 저항이 달라지는 반도체소자를 구비하는 반도체메모리장치.
  3. 반도체메모리장치에 있어서,
    복수개의 데이타를 저장하는 복수개의 메모리셀들과 복수개의 워드라인들 및 비트라인들로 이루어진 메모리셀어레이와,
    상기 메모리셀의 상태를 읽어내기 위하여 일정한 레벨의 서로 다른 전압들을 발생하는 제1전압회로와,
    상기 메모리셀의 상태를 읽어내기 위하여 온도에 따라 연동하는 전압을 발생하는 제2전압회로와,
    상기 메모리셀의 상태를 읽어내기 위하여 상기 제1 및 제2전압회로의 출력값사이의 차이에 따르는 전압을 상기 선택된 워드라인에 공급하는 회로와,
    상기 메모리셀의 상태를 읽어내기 위하여 상기 비선택된 워드라인들에 소정의 전압들을 공급하는 회로를 구비하는 반도체메모리장치.
  4. 제3항에 있어서,
    상기 제2전압회로가 온도에 따라 저항이 달라지는 반도체소자를 구비하는 반도체메모리장치.
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