KR102375913B1 - 플래시 메모리 장치 및 이의 프로그램 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 장치 및 이의 프로그램 방법에 관한 것이다. 본 발명의 실시예에 따른 플래시 메모리 장치는 제1 및 제2 메모리 셀들, 로우 디코더, 및 바이어스 생성기를 포함한다. 제1 메모리 셀은 선택된 메모리 셀이고, 제2 메모리 셀은 제1 메모리 셀에 연결된 비트 라인과 연결된 비선택된 메모리 셀이다. 로우 디코더는 제1 메모리 셀에 인가되는 워드 라인 전압을 제어하고, 제2 메모리 셀에 인가되는 비선택 소스 라인 전압을 제어한다. 바이어스 생성기는 주변부 온도에 따라 변화하는 워드 라인 트랜지스터의 문턱 전압에 기초하여 워드 라인 전압을 생성한다. 바이어스 생성기는 선택된 비트 라인의 전압 레벨에 기초하여 비선택 소스 라인 전압을 생성한다. 본 발명의 실시예에 따르면, 프로그램 동작 시에 온도 변화에 따라 워드 라인 전압 및 비선택 소스 라인 전압을 조절하여 프로그램 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 플래시 메모리 장치 및 이의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 또는 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 DRAM(Dynamic RAM), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치(Volatile memory device)와 EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM)과 같은 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리는 전원이 차단되어도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 및 대용량 데이터의 저장이 가능한 장점을 갖는다. 플래시 메모리 중 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 주입하여 비트 정보를 저장하는 플로팅 게이트 방식의 플래시 메모리 장치가 저장 매체로 다양하게 이용되고 있다.
플래시 메모리 장치에 포함된 메모리 셀들의 특성은 주변부 온도에 따라 변할 수 있다. 이러한 특성 변화는 플로팅 게이트의 전하 주입에 영향을 미치고, 나아가 프로그램 특성에 영향을 미치게 된다. 따라서, 온도에 따라 플래시 메모리 장치의 프로그램 특성의 약화를 방지하기 위한 요구가 제기되고 있다.
본 발명은 프로그램 동작 시에 온도 변화에 따른 프로그램 특성의 약화를 방지하고, 비선택된 메모리 셀의 누설 전류를 최소화하는 플래시 메모리 장치 및 이의 프로그램 방법을 제공할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는 제1 메모리 셀, 제2 메모리 셀, 로우 디코더, 및 바이어스 생성기를 포함한다. 제1 메모리 셀은 제1 셀 트랜지스터를 포함한다. 제1 트랜지스터의 일단자는 제1 워드 라인 트랜지스터를 통하여 선택된 비트 라인에 연결되고, 타단자는 선택된 소스 라인에 연결된다. 제2 메모리 셀은 제2 셀 트랜지스터를 포함한다. 제2 셀 트랜지스터의 일단자는 제2 워드 라인 트랜지스터를 통하여 선택된 비트 라인에 연결되고, 타단자는 비선택된 소스 라인에 연결된다.
로우 디코더는 제1 워드 라인 트랜지스터의 제어 단자에 연결된 제1 워드 라인에 인가되는 워드 라인 전압을 제어한다. 로우 디코더는 선택된 소스 라인에 인가되는 선택 소스 라인 전압 및 비선택된 소스 라인에 인가되는 비선택 소스 라인 전압을 제어한다. 바이어스 생성기는 주변부 온도에 따라 변화하는 제1 워드 라인 트랜지스터의 문턱 전압에 기초하여 워드 라인 전압을 생성한다. 바이어스 생성기는 선택된 비트 라인의 전압 레벨에 기초하여 비선택 소스 라인 전압을 생성한다.
본 발명의 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 선택된 메모리 셀을 프로그램한다. 플래시 메모리 장치의 프로그램 방법은 주변부 온도를 감지하는 단계, 감지된 주변부 온도에 기초하여 워드 라인 전압을 생성하는 단계, 워드 라인 전압 및 선택된 비트 라인의 전압 레벨에 근거하여 비선택 소스 라인 전압을 생성하는 단계, 선택된 메모리 셀에 워드 라인 전압을 인가하는 단계, 및 선택된 비트 라인에 연결된 비선택된 메모리 셀에 비선택 소스 라인 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 플래시 메모리 장치 및 이의 프로그램 방법은 온도 변화에 따라 워드 라인 전압 및 비선택 소스 라인 전압을 조절하여 프로그램 특성을 향상시키고, 비선택된 메모리 셀의 누설 전류를 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 회로도이다.
도 3은 도 2의 메모리 셀의 단면도이다.
도 4는 선택된 비트 라인에서 선택된 메모리 셀의 프로그램 동작이 수행되는 것을 보여주기 위한 회로도이다.
도 5는 도 1의 바이어스 생성기의 예시적인 구성을 도시하는 블록도이다.
도 6은 도 5의 온도 감지 회로의 예시적인 구성을 도시하는 도면이다.
도 7은 도 6의 온도 감지 회로에서 온도에 따른 전압의 변화를 나타내기 위한 그래프이다.
도 8은 도 5의 워드 라인 전압 생성기의 예시적인 구성을 도시하는 도면이다.
도 9는 도 5의 비선택 소스 라인 전압 생성기의 예시적인 구성을 도시하는 도면이다.
도 10은 도 5의 바이어스 생성기에 의하여 생성된 워드 라인 전압, 비선택된 소스 라인 전압, 및 선택된 비트 라인 전압의 관계를 설명하기 위한 그래프이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치의 프로그램 방법의 순서도이다.
도 12는 도 1의 플래시 메모리 장치를 포함하는 메모리 시스템의 예시적인 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 회로도이다.
도 3은 도 2의 메모리 셀의 단면도이다.
도 4는 선택된 비트 라인에서 선택된 메모리 셀의 프로그램 동작이 수행되는 것을 보여주기 위한 회로도이다.
도 5는 도 1의 바이어스 생성기의 예시적인 구성을 도시하는 블록도이다.
도 6은 도 5의 온도 감지 회로의 예시적인 구성을 도시하는 도면이다.
도 7은 도 6의 온도 감지 회로에서 온도에 따른 전압의 변화를 나타내기 위한 그래프이다.
도 8은 도 5의 워드 라인 전압 생성기의 예시적인 구성을 도시하는 도면이다.
도 9는 도 5의 비선택 소스 라인 전압 생성기의 예시적인 구성을 도시하는 도면이다.
도 10은 도 5의 바이어스 생성기에 의하여 생성된 워드 라인 전압, 비선택된 소스 라인 전압, 및 선택된 비트 라인 전압의 관계를 설명하기 위한 그래프이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치의 프로그램 방법의 순서도이다.
도 12는 도 1의 플래시 메모리 장치를 포함하는 메모리 시스템의 예시적인 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치의 블록도이다. 도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 비트 라인 선택 회로(130), 데이터 입출력 회로(140), 제어 회로(150), 및 바이어스 생성기(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WLs) 및 소스 라인들(SLs)을 통해 로우 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BLs)을 통해 비트 라인 선택 회로(130)에 연결된다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함한다. 예를 들어, 행 방향으로 배열되는 메모리 셀들은 하나의 워드 라인 또는 소스 라인을 공유할 수 있고, 열 방향으로 배열되는 메모리 셀들은 하나의 비트 라인을 공유할 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장하도록 구성될 수 있다. 메모리 셀 어레이(110)에 대한 구체적인 내용은 후술된다.
로우 디코더(120)는 바이어스 생성기(160)로부터 워드 라인 전압 및 소스 라인 전압을 입력 받는다. 로우 디코더(120)는 프로그램 동작 또는 읽기 동작 시에 워드 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 워드 라인에 프로그램 동작을 위한 워드 라인 전압(프로그램 전압)을 제공할 수 있다. 로우 디코더(120)는 선택된 워드 라인에 읽기 동작을 위한 워드 라인 전압(읽기 전압)을 제공할 수 있다. 로우 디코더(120)는 프로그램 동작 시에 소스 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 소스 라인에 프로그램 동작을 위한 선택 소스 라인 전압을 제공할 수 있다. 로우 디코더(120)는 비선택된 소스 라인에 비선택 소스 라인 전압을 제공할 수 있다.
로우 디코더(120)는 바이어스 생성기(160)에 포함된 고전압 생성기(165)로부터 제1 전압을 입력 받을 수 있다. 또는, 로우 디코더(120)는 바이어스 생성기(160)에 포함된 중간 전압 생성기(166)로부터 제1 전압보다 낮은 전압 레벨을 갖는 제2 전압을 입력 받을 수 있다. 예를 들어, 로우 디코더(120)는 프로그램 동작 시에 선택된 소스 라인에 제2 전압을 제공할 수 있다. 프로그램 동작 시에, 로우 디코더(120)는 후술될 메모리 셀의 커플링 게이트에 제1 전압을 제공하고, 후술될 메모리 셀의 소거 게이트에 제2 전압을 제공할 수 있다. 소거 동작 시에, 로우 디코더(120)는 후술될 소거 게이트에 제1 전압을 제공할 수 있다.
비트 라인 선택 회로(130)는 읽기 동작 또는 프로그램 동작 시에 비트 라인을 선택할 수 있다. 프로그램 동작 시에, 비트 라인 선택 회로(130)에 의하여 선택된 비트 라인에 프로그램 전류가 흐를 수 있다. 프로그램 동작 시에, 비트 라인 선택 회로(130)에 의하여 비선택된 비트 라인에 억제 전압이 인가될 수 있다. 이 경우, 비선택된 비트 라인은 프로그램되지 않는다. 읽기 동작 시에, 비트 라인 선택 회로(130)에 의하여 선택된 비트 라인에 읽기 전류가 흐를 수 있다.
데이터 입출력 회로(140)는 비트 라인 선택 회로(130)와 연결된다. 데이터 입출력 회로(140)는 프로그램 동작 시에 플래시 메모리 장치(100)의 외부로부터 프로그램 데이터를 수신할 수 있다. 예를 들어, 데이터 입출력 회로(140)는 메모리 컨트롤러(미도시)로부터 프로그램 데이터를 수신할 수 있다. 데이터 입출력 회로(140)는 읽기 동작 시에 플래시 메모리 장치(100)의 외부, 예를 들어, 메모리 컨트롤러(미도시)에 읽기 데이터를 제공할 수 있다.
제어 회로(150)는 플래시 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 회로(150)는 메모리 컨트롤러로(미도시)부터 제공되는 커맨드(CMD) 및 어드레스(ADDR)를 이용하여 플래시 메모리 장치(100)의 프로그램 동작, 읽기 동작, 또는 소거 동작을 제어할 수 있다. 예를 들어, 제어 회로(150)는 어드레스(ADDR)에 근거하여 워드 라인 및 소스 라인을 선택하도록 로우 디코더(120)를 제어할 수 있다. 제어 회로(150)는 선택된 워드 라인에 워드 라인 전압을 제공하고, 선택된 소스 라인에 선택 소스 라인 전압을 제공하도록 로우 디코더(120)를 제어할 수 있다. 또한, 제어 회로(150)는 프로그램 동작 또는 읽기 동작을 수행할 메모리 셀에 연결된 비트 라인을 선택하도록 비트 라인 선택 회로(130)를 제어할 수 있다. 또한, 제어 회로(150)는 읽기 데이터를 제공하거나 프로그램 데이터를 수신하도록 데이터 입출력 회로(140)를 제어할 수 있다.
제어 회로(150)는 바이어스 생성기(160)를 제어할 수 있다. 제어 회로(150)는 프로그램 동작, 읽기 동작, 및 소거 동작에 따라 바이어스 생성기(160)가 로우 디코더(120)에 출력하는 전압을 제어할 수 있다. 예를 들어, 프로그램 동작 시에, 제어 회로(150)는 선택된 워드 라인에 제공될 워드 라인 전압 레벨, 선택된 소스 라인에 제공될 선택 소스 라인 전압 레벨, 및 비선택된 소스 라인에 제공될 비선택 소스 전압 레벨을 결정하도록 바이어스 생성기(160)를 제어할 수 있다.
바이어스 생성기(160)는 로우 디코더(120)에 제공할 전압을 생성한다. 바이어스 생성기(160)는 고전압 생성기(165) 및 중간 전압 생성기(166)를 포함할 수 있다. 다만, 이에 제한되지 않고, 바이어스 생성기(160)는 다양한 전압 레벨을 갖는 전압 생성기를 더 포함할 수 있다. 예를 들어, 바이어스 생성기(160)는 프로그램 동작 시에 이용되는 워드 라인 전압 생성기 및 비선택 소스 라인 전압 생성기를 더 포함할 수 있다. 이러한 워드 라인 전압 생성기 및 비선택 소스 라인 전압 생성기는 주변부 온도에 따라 가변적인 전압 레벨을 갖는 전압을 생성하며, 구체적인 내용은 도 5에서 후술된다.
고전압 생성기(165)는 제어 회로(150)의 제어 하에 제1 전압을 생성하여 로우 디코더(120)에 제공할 수 있다. 고전압 생성기(165)는 기준 전압(Vref)을 수신할 수 있고, 기준 전압(Vref) 레벨보다 높은 제1 전압을 생성할 수 있다. 이를 위하여, 바이어스 생성기(160)는 고전압 오실레이터(미도시)를 더 포함할 수 있다. 로우 디코더(120)에 제공된 제1 전압은 프로그램 동작 시에 커플링 게이트에 제공될 수 있다.
중간 전압 생성기(166)는 제어 회로(150)의 제어 하에 제2 전압을 생성하여 로우 디코더(120)에 제공할 수 있다. 중간 전압 생성기(166)는 기준 전압(Vref)을 수신하여 기준 전압(Vref) 레벨보다 높고 제1 전압보다 낮은 제2 전압을 생성할 수 있다. 또는, 중간 전압 생성기(166)는 고전압 생성기(165)에서 생성된 전압을 분압하여 제2 전압을 생성할 수 있다. 로우 디코더(120)에 제공된 제2 전압은 프로그램 동작 시에 선택된 소스 라인 및 소거 게이트 라인에 제공될 수 있다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 회로도이다. 도 2의 메모리 셀 어레이(110)는 스플릿 게이트(Split Gate) 방식의 플로팅 게이트 메모리 셀인 것으로 도시하였으나, 이에 제한되지 않는다. 따라서, 도 1의 플래시 메모리 장치(100)는 도 2의 메모리 셀 어레이(110)와 다른 회로도로 나타날 수 있다.
메모리 셀 어레이(110)는 반도체 기판에 형성된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들의 개수는 mXn개인 것으로 가정한다. 복수의 메모리 셀들과 연결된 비트 라인들(BL1~BLn), 워드 라인들(WL1~WLm), 커플링 게이트 라인들(CG1~CGm), 소스 라인들(SL1~SLm/2), 소거 게이트 라인들(EG1~EGm/2)이 반도체 기판에 형성될 수 있다. 복수의 메모리 셀들 각각은 서로 다른 워드 라인에 연결되거나 서로 다른 비트 라인에 연결된다. 즉, 메모리 셀 어레이(110)는 NOR 플래시 방식의 메모리 셀 어레이일 수 있다.
메모리 셀 어레이(110)는 제1 메모리 셀(111) 및 제2 메모리 셀(112)을 포함한다. 제1 메모리 셀(111)은 제1 워드 라인 트랜지스터(Trw1) 및 제1 셀 트랜지스터(Trc1)를 포함한다. 제1 메모리 셀(111)은 제1 워드 라인(WL1), 제1 커플링 게이트 라인(CG1), 제1 소거 게이트 라인(EG1), 제1 소스 라인(SL1), 및 제1 비트 라인(BL1)과 연결된다.
제1 워드 라인 트랜지스터(Trw1)는 제1 비트 라인(BL1)에 연결되는 일단자, 제1 셀 트랜지스터(Trc1)를 통하여 제1 소스 라인(SL1)에 연결되는 타단자, 및 제1 워드 라인(WL1)에 연결되는 제어 단자를 포함한다. 제1 워드 라인 트랜지스터(Trw1)는 제1 워드 라인(WL1)으로 제공되는 전압이 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압보다 클 때, 일단자와 타단자 사이에 채널 영역을 형성할 수 있다. 문턱 전압은 제1 워드 라인 트랜지스터(Trw1)의 특성에 따라 결정될 수 있다. 제1 워드 라인(WL1)으로 제공되는 전압은 제1 비트 라인(BL1)에 인가되는 비트 라인 전압을 결정할 수 있다. 제1 비트 라인(BL1)에 인가되는 비트 라인 전압 레벨은 제1 워드 라인(WL1) 전압과 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압의 차이 값일 수 있다.
제1 셀 트랜지스터(Trc1)는 제1 워드 라인 트랜지스터(Trw1)를 통하여 제1 비트 라인(BL1)에 연결되는 일단자, 제1 소스 라인(SL1)에 연결되는 타단자, 및 제1 커플링 게이트 라인(CG1)에 연결되는 제어 단자를 포함한다. 또한, 제1 셀 트랜지스터(Trc1)는 프로그램 동작 시에 전하가 주입되는 플로팅 게이트를 더 포함한다. 프로그램 동작 시에, 제1 커플링 게이트 라인(CG1)으로 제공되는 전압에 근거하여 제1 셀 트랜지스터(Trc1)의 플로팅 게이트에 핫 캐리어(Hot carrier)가 주입될 수 있다. 이하, 제1 메모리 셀(111)은 프로그램 동작을 위하여 선택된 메모리 셀임을 가정한다.
제1 소스 라인(SL1)으로 제공되는 전압과 제1 비트 라인(BL1)에 인가되는 전압 사이에 형성된 전위차는 핫 캐리어를 발생시킨다. 이를 위하여, 제1 소스 라인(SL1)에 인가된 전압 레벨은 제1 비트 라인(BL1)에 인가되는 전압 레벨보다 높을 수 있다. 제1 소스 라인(SL1)과 인접한 제1 소거 게이트 라인(EG1)에 제공되는 전압 레벨은 제1 소스 라인(SL1)에 인가된 전압 레벨과 동일할 수 있다. 제1 커플링 게이트 라인(CG1)에 제공되는 전압은 핫 캐리어가 플로팅 게이트로 주입되도록 강한 전기장을 발생시킨다. 따라서, 제1 커플링 게이트 라인(CG1)에 고전압이 인가될 수 있다.
제1 메모리 셀(111)의 프로그램 특성은 핫 캐리어가 발생되는 양이 많을수록, 또는 핫 캐리어가 플로팅 게이트로 주입되는 양이 많을수록 향상될 수 있다. 제1 소스 라인(SL1)에 인가되는 전압 레벨이 증가하는 경우, 제1 소스 라인(SL1)으로 제공되는 전압과 제1 비트 라인(BL1)에 인가되는 전압 사이에 형성된 전위차가 증가하여 핫 캐리어가 발생되는 양이 증가할 수 있다. 또는, 제1 커플링 게이트 라인(CG1)에 인가되는 전압 레벨이 증가하는 경우, 플로팅 게이트로 주입되는 핫 캐리어 양이 증가할 수 있다.
다만, 제1 소스 라인(SL1) 또는 제1 커플링 게이트 라인(CG1)에 인가되는 전압을 증가시킬 경우, 제1 소스 라인(SL1) 또는 제1 커플링 게이트 라인(CG2)에 연결된 다른 메모리 셀에도 전압이 인가될 수 있다. 즉, 전자가 비선택된 다른 메모리 셀의 플로팅 게이트에 주입되거나 플로팅 게이트로부터 소거될 수 있다. 예를 들어, 제1 소스 라인(SL1)에 인가되는 전압 레벨이 증가되는 경우, 제1 소스 라인(SL1)을 공유하는 제2 메모리 셀(112) 또는 제1 메모리 셀(111)과 행 방향으로 인접한 메모리 셀이 비선택 되었음에도 프로그램 동작이 수행될 수 있다.
제1 비트 라인(BL1)에 인가되는 전압 레벨이 감소하는 경우, 제1 소스 라인(SL1)으로 제공되는 전압과 제1 비트 라인(BL1)에 인가되는 전압 사이에 형성된 전위차가 증가한다. 즉, 핫 캐리어가 발생되는 양이 증가하므로, 프로그램 특성이 향상될 수 있다. 제1 워드 라인(WL1)에 인가되는 전압 레벨이 감소하는 경우, 제1 비트 라인(BL1)에 인가되는 전압 레벨이 감소할 수 있다. 또한, 제1 워드 라인(WL1) 또는 제1 비트 라인(BL1)에 연결된 다른 메모리 셀에 미치는 영향이 최소화될 수 있다.
제2 메모리 셀(112)은 제2 워드 라인 트랜지스터(Trw2) 및 제2 셀 트랜지스터(Trc2)를 포함한다. 제2 워드 라인 트랜지스터(Trw2)는 제1 비트 라인(BL1)에 연결되는 일단자, 제2 셀 트랜지스터(Trc2)를 통하여 제1 소스 라인(SL1)에 연결되는 타단자, 및 제2 워드 라인(WL2)에 연결되는 제어 단자를 포함한다. 제2 셀 트랜지스터(Trc2)는 제2 워드 라인 트랜지스터(Trw2)를 통하여 제1 비트 라인(BL1)에 연결되는 일단자, 제1 소스 라인(SL1)에 연결되는 타단자, 및 제2 커플링 게이트 라인(CG2)에 연결되는 제어 단자를 포함한다.
제2 메모리 셀(112)은 제2 워드 라인(WL2), 제2 커플링 게이트 라인(CG2), 제1 소거 게이트 라인(EG1), 제1 소스 라인(SL1), 및 제1 비트 라인(BL1)과 연결된다. 제2 메모리 셀(112)은 제1 메모리 셀(111)과 제1 소거 게이트 라인(EG1) 및 제1 소스 라인(SL1)을 공유할 수 있다. 제2 메모리 셀(112)은 제1 메모리 셀(111)과 열 방향으로 인접하게 배치될 수 있다. 제1 메모리 셀(111)과 제2 메모리 셀(112)의 구조는 실질적으로 동일하므로 구체적인 설명은 생략된다.
도 3은 도 2의 제1 메모리 셀의 단면도이다. 도 3을 참조하면, 제1 메모리 셀(111)은 비트 라인 접속 영역(BL), 워드 라인 접속 영역(WL), 소스 라인 접속 영역(SL), 커플링 게이트(CG), 플로팅 게이트(FG), 및 소거 게이트(EG)를 포함한다. 설명의 편이상 도 2의 도면 부호를 참조하여, 도 3이 설명된다.
비트 라인 접속 영역(BL) 및 소스 라인 접속 영역(SL)은 반도체 기판에 형성될 수 있다. 예를 들어, 반도체 기판은 P형 반도체 기판일 수 있다. 비트 라인 접속 영역(BL) 및 소스 라인 접속 영역(SL)은 반도체 기판 상에 N형으로 도핑된 영역일 수 있다. 비트 라인 접속 영역(BL)은 제1 비트 라인(BL1)과 연결된다. 비트 라인 접속 영역(BL)에 비트 라인 전압(Vbl)이 인가된다. 소스 라인 접속 영역(SL)은 제1 소스 라인(SL1)과 연결된다. 소스 라인 접속 영역(SL)에 소스 라인 전압(Vsl)이 인가된다. 비트 라인 접속 영역(BL)과 소스 라인 접속 영역(SL) 사이에 채널 영역이 형성된다. 전자는 채널 영역에서 이동할 수 있다. 프로그램 동작 시에, 전자는 비트 라인 접속 영역(BL)에서 소스 라인 접속 영역(SL)으로 이동할 수 있다.
워드 라인 접속 영역(WL)은 채널 영역 상에 형성된다. 워드 라인 접속 영역(WL)과 반도체 기판 사이에 절연층이 형성될 수 있다. 워드 라인 접속 영역(WL)은 제1 워드 라인(WL1)와 연결된다. 워드 라인 접속 영역(WL)에 워드 라인 전압(Vwl)이 인가된다. 워드 라인 접속 영역(WL)은 소스 라인 접속 영역(SL)과 비트 라인 접속 영역(BL) 사이의 전자의 이동 또는 전류의 흐름을 제어할 수 있다.
비트 라인 접속 영역(BL), 소스 라인 접속 영역(SL), 및 워드 라인 접속 영역(WL)은 제1 워드 라인 트랜지스터(Trw1)를 형성할 수 있다. 워드 라인 전압(Vwl) 레벨이 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압 레벨을 넘는 경우, 채널 영역에서 전자가 이동할 수 있다. 프로그램 동작 시에, 워드 라인 전압(Vwl) 레벨과 문턱 전압 레벨의 차이는 비트 라인 전압(Vbl)일 수 있다.
플로팅 게이트(FG)는 채널 영역 상에 워드 라인 접속 영역(WL)과 평면적 관점에서 중첩되지 않도록 형성된다. 플로팅 게이트(FG)와 반도체 기판 사이에 절연층이 형성될 수 있다. 프로그램 동작 시에, 비트 라인 접속 영역(BL)에서 소스 라인 접속 영역(SL)으로 이동하는 전자가 플로팅 게이트(FG)에 주입된다.
커플링 게이트(CG)는 플로팅 게이트(FG) 상에 형성된다. 커플링 게이트(CG)와 플로팅 게이트(FG) 사이에 절연층이 형성될 수 있다. 커플링 게이트(CG)는 제1 커플링 게이트 라인(CG1)과 연결된다. 커플링 게이트(CG)에 커플링 게이트 전압(Vcg)이 인가된다. 프로그램 동작 시에, 커플링 게이트(CG)에 고전압 생성기(165)에서 생성된 제1 전압이 인가될 수 있다. 제1 전압에 의하여 커플링 게이트(CG)와 반도체 기판 사이에 전기장이 형성됨으로써, 채널 영역을 이동 중인 전자가 플로팅 게이트(FG)로 주입될 수 있다. 즉, 비트 라인 접속 영역(BL), 소스 라인 접속 영역(SL), 플로팅 게이트(FG), 및 커플링 게이트(CG)는 제1 셀 트랜지스터(Trc1)를 형성할 수 있다.
소거 게이트(EG)는 소스 라인 접속 영역(SL) 상에 형성된다. 소거 게이트(EG)와 소스 라인 접속 영역(SL) 사이에 절연층이 형성될 수 있다. 소거 게이트(EG)는 플로팅 게이트(FG)와 인접하게 배치된다. 소거 게이트(EG)는 제1 소거 게이트 라인(EG1)과 연결된다. 소거 게이트(EG)에 소거 게이트 전압(Veg)이 인가된다. 소거 동작 시에, 소거 게이트(EG)에 고전압 생성기(165)에서 생성된 제1 전압이 인가될 수 있다. 제1 전압에 의하여 소거 게이트(EG)와 플로팅 게이트(FG) 사이에 전기장이 형성됨으로써, 플로팅 게이트(FG)에 주입된 전자가 소거 게이트(EG)로 터널링될 수 있다.
워드 라인 접속 영역(WL)에 의한 문턱 전압은 주변부 온도의 증가에 따라 감소한다. 저온에서, 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압 레벨의 증가에 따라 소스 라인 접속 영역(SL)과 비트 라인 접속 영역(BL) 사이에 흐르는 전류가 감소한다. 따라서, 저온에서 제1 메모리 셀(111)의 프로그램 특정이 감소한다. 고온에서, 문턱 전압 레벨의 감소에 따라 비트 라인 접속 영역(BL)에 인가되는 전압 레벨이 증가한다. 이 경우, 비트 라인을 공유하는 다른 메모리 셀에 제공되는 비트 라인 전압 레벨이 증가할 수 있고, 누설 전류가 발생될 수 있다.
본 발명의 실시예에 따른 메모리 셀에 인가되는 전압은 주변부 온도에 따라 발생되는 문제점을 해결하기 위한 것이다. 본 발명의 실시예에 따른 비트 라인 전압(Vbl), 소스 라인 전압(Vsl), 워드 라인 전압(Vwl), 커플링 게이트 전압(Vcg), 및 소거 게이트 전압(Veg)은 표 1과 같다.
| 셀 상태 | 온도(℃) | Vbl(V) | Vsl(V) | Vwl(V) | Vcg(V) | Veg(V) |
| 선택된 메모리 셀 | -40 | a1 | b1 | c1 | d1 | b1 |
| 25 | a1 | b1 | c2 | d1 | b1 | |
| 125 | a1 | b1 | c3 | d1 | b1 | |
| 비선택된 비트 라인 및 선택된 소스 라인 | -40 | a2 | b1 | c1 | d1 | b1 |
| 25 | a2 | b1 | c2 | d1 | b1 | |
| 125 | a2 | b1 | c3 | d1 | b1 | |
| 선택된 비트 라인 및 비선택된 소스 라인 | -40 | a1 | a1 | 0 | 0 | 0 |
| 25 | a1 | a1 | 0 | 0 | 0 | |
| 125 | a1 | a1 | 0 | 0 | 0 |
표 1을 참조하면, 프로그램 동작 시에 제1 메모리 셀(111)의 상태는 선택된 메모리 셀, 비선택된 비트 라인 및 선택된 소스 라인과 연결된 메모리 셀, 및 선택된 비트 라인 및 비선택된 소스 라인과 연결된 메모리 셀로 구분된다. 선택된 메모리 셀은 선택된 비트 라인 및 선택된 소스 라인과 연결된 메모리 셀을 의미하고, 프로그램 동작을 수행하는 메모리 셀을 나타낸다.
제1 메모리 셀(111)이 선택된 메모리 셀인 경우, 온도의 상승에 따라, 워드 라인 전압(Vwl) 레벨은 감소할 수 있다. 주변부 온도가 -40℃인 경우, 워드 라인 전압(Vwl) 레벨은 c1을 나타낸다. 주변부 온도가 25℃인 경우, 워드 라인 전압(Vwl) 레벨은 c1보다 낮은 c2를 나타낸다. 주변부 온도가 125℃인 경우, 워드 라인 전압(Vwl)은 c2보다 낮은 c3를 나타낸다. 제1 메모리 셀(111)은 온도의 변화에도 불구하고 a1의 일정한 비트 라인 전압(Vbl) 레벨을 인가 받을 수 있다.
비트 라인 전압(Vbl)은 워드 라인 전압(Vwl)과 워드 라인 트랜지스터의 문턱 전압 사이의 전위차와 같을 수 있다. 문턱 전압 레벨은 주변부 온도의 증가에 따라 낮아질 수 있다. 문턱 전압 레벨은 주변부 온도가 -40℃인 경우 c1-a1을 나타낼 수 있다. 문턱 전압 레벨은 주변부 온도가 25℃인 경우 c2-a1을 나타낼 수 있다. 문턱 전압 레벨은 주변부 온도가 125℃인 경우 c3-a1을 나타낼 수 있다. 즉, 제1 메모리 셀(111)은 비트 라인 전압(Vbl)을 일정하게 유지하도록, 온도에 따라 변화되는 워드 라인 전압(Vwl)을 인가 받을 수 있다.
저온에서의 선택된 메모리 셀에서 워드 라인 전압(Vwl) 레벨이 증가한다. 이 경우, 문턱 전압 레벨의 증가로 인한 채널 영역의 감소가 방지될 수 있다. 즉, 저온에서의 프로그램의 특성이 향상될 수 있다. 고온에서의 선택된 메모리 셀에서 워드 라인 전압(Vwl) 레벨이 감소한다. 이 경우, 문턱 전압 레벨의 감소로 인하여 증가할 수 있는 비트 라인 전압(Vbl) 레벨이 일정하게 유지될 수 있다. 즉, 소스 라인 전압(Vsl)과 비트 라인 전압(Vbl) 사이의 전위차의 감소로 인한 프로그램 전류의 약화가 방지된다. 즉, 고온에서의 프로그램의 특성이 향상될 수 있다.
아울러, 선택된 메모리 셀에서, 프로그램 동작을 위하여 플로팅 게이트에 핫 캐리어가 주입될 수 있다. 소스 라인 전압(Vsl)은 핫 캐리어를 생성하기 위한 전위차를 형성하기 위하여 비트 라인 전압(Vbl)보다 높은 전압 레벨인 b1을 나타낼 수 있다. 커플링 게이트 전압(Vcg)은 핫 캐리어가 플로팅 게이트에 주입되도록 워드 라인 전압(Vwl) 및 소스 라인 전압(Vsl)보다 높은 전압 레벨인 d1을 나타낼 수 있다. 또한, 소거 게이트 전압(Veg)은 소스 라인 전압(Vsl)과 같은 전압 레벨인 b1을 나타낼 수 있다.
제1 메모리 셀(111)이 비선택된 비트 라인 및 선택된 소스 라인과 연결된 경우, 온도의 상승에 따라, 워드 라인 전압(Vwl) 레벨은 감소할 수 있다. 선택된 메모리 셀과 마찬가지로, 주변부 온도가 -40℃, 25℃, 및 125℃로 증가함에 따라, 워드 라인 전압(Vwl) 레벨은 c1, c2, 및 c3로 감소한다. 비선택된 비트 라인에서의 비트 라인 전압(Vbl)은 프로그램 동작을 방지하기 위하여 억제 전압 레벨인 a2를 나타낼 수 있다. 억제 전압 레벨인 a2는 a1보다 높다. 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압은 고온에서 감소할 수 있고, 감소된 문턱 전압 레벨만큼 워드 라인 전압(Vwl) 레벨이 감소한다. 이 경우, 문턱 전압 레벨의 감소에 따른 채널 영역의 증가가 방지될 수 있다. 즉, 문턱 전압 레벨의 감소에 따른 누설 전류의 발생이 억제될 수 있다.
선택된 메모리 셀과 소스 라인을 공유하는 메모리 셀은 워드 라인, 커플링 게이트 라인, 및 소거 게이트 라인을 공유할 수 있다. 따라서, 비선택된 비트 라인 및 선택된 소스 라인과 연결된 메모리 셀은 선택된 메모리 셀과 동일한 소스 라인 전압(Vsl), 워드 라인 전압(Vwl), 커플링 게이트 전압(Vcg), 및 소거 게이트 전압(Veg)을 입력 받을 수 있다.
제1 메모리 셀(111)이 선택된 비트 라인 및 비선택된 소스 라인과 연결된 경우, 온도에 따라 인가되는 전압 레벨들이 변화하지 않는다. 워드 라인 전압(Vwl) 레벨은 0을 나타낼 수 있다. 비트 라인 전압(Vbl)은 선택된 메모리 셀과 비트 라인을 공유하므로 a1의 전압 레벨을 나타낼 수 있다. 누설 전류를 최소화하기 위하여, 비트 라인 전압(Vbl)과 소스 라인 전압(Vsl) 사이의 전위차를 최소화할 수 있다. 즉, 핫 캐리어의 발생이 최소화되도록, 소스 라인 전압(Vsl)은 비트 라인 전압(Vbl)과 같은 전압 레벨인 a1으로 조절될 수 있다.
선택된 비트 라인 및 비선택된 소스 라인과 연결된 메모리 셀은 선택된 메모리 셀과 워드 라인, 커플링 게이트 라인, 및 소거 게이트 라인을 공유하지 않는다. 선택된 비트 라인 및 비선택된 소스 라인과 연결된 메모리 셀에서 입력 받는 워드 라인 전압(Vwl), 커플링 게이트 전압(Vcg), 및 소거 게이트 전압(Veg)은 0일 수 있다.
도 4는 선택된 비트 라인에서 선택된 메모리 셀의 프로그램 동작이 수행되는 것을 보여주기 위한 회로도이다. 예시적으로, 도 4는 선택된 메모리 셀 이외에도, 선택된 메모리 셀과 비트 라인을 공유하는 메모리 셀을 함께 도시한다. 여기에서 선택된 비트 라인은 도 2의 제1 비트 라인(BL1)인 것으로 가정된다. 설명의 편이상, 도 1의 도면 부호를 참조하여 도 4가 설명된다. 도 4를 참조하면, 메모리 장치(100)에서 제1 비트 라인(BL1)을 통하여 프로그램 동작을 수행하는 구성은 제1 메모리 셀(111), 제1 비트 라인 선택 트랜지스터(131), 전송 게이트(141), 데이터 버퍼 회로(142), 및 풀-다운 트랜지스터(143)를 포함한다.
제1 메모리 셀(111)은 프로그램 동작을 수행하기 위하여 선택된 메모리 셀이다. 제1 메모리 셀(111)에 연결된 소스 라인은 선택 소스 라인 전압(Vssl)을 제1 메모리 셀(111)에 제공한다. 선택 소스 라인 전압(Vssl)은 중간 전압 생성기(166)로부터 생성된 제2 전압일 수 있다. 제1 메모리 셀(111)은 프로그램 동작을 수행하기 위하여 고전압의 커플링 게이트 전압(Vcg)을 입력 받을 수 있다. 제1 메모리 셀(111)은 워드 라인 전압(Vwl)을 입력 받을 수 있다. 이 경우, 제1 비트 라인의 전압 레벨은 워드 라인 전압(Vwl)과 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압의 전위차와 같을 수 있다. 선택 소스 라인 전압(Vssl), 워드 라인 전압(Vwl), 및 비트 라인 전압에 근거하여 제1 메모리 셀(111)에 프로그램 셀 전류(iPC)가 흐를 수 있다.
메모리 장치(100)는 제1 비트 라인(BL1)에 연결되는 제3 내지 제m 메모리 셀들(113~11m)을 포함할 수 있다. 제3 내지 제m 메모리 셀들(113~11m)은 프로그램 동작을 수행하기 위하여 로우 디코더(120)로부터 선택되지 않은 것으로 가정한다. 제3 내지 제m 메모리 셀들(113~11m)은 제1 메모리 셀(111)과 제1 비트 라인(BL1)을 공유하되, 제1 메모리 셀(111)에 연결된 소스 라인과 다른 소스 라인들과 각각 연결될 수 있다. 제3 내지 제m 메모리 셀들(113~11m)은 제1 메모리 셀(111)에 연결된 커플링 게이트 라인과 다른 게이트 라인들과 각각 연결될 수 있다. 제3 내지 제m 메모리 셀들(113~11m)은 제1 메모리 셀(111)에 연결된 워드 라인과 다른 워드 라인들과 각각 연결될 수 있다. 제3 내지 제m 메모리 셀들(113~11m) 각각의 워드 라인 전압 및 커플링 게이트 전압은 0일 수 있다.
제3 내지 제m 메모리 셀들(113~11m) 각각의 비트 라인 전압 레벨은 제1 메모리 셀(111)에 인가된 워드 라인 전압(Vwl)과 제1 워드 라인 트랜지스터(Trw1)의 문턱 전압 사이의 차이와 같을 수 있다. 제3 내지 제m 메모리 셀들(113~11m)은 소스 라인으로부터 비선택 소스 라인 전압(Vusl)을 입력 받을 수 있다. 워드 라인 전압이 0을 나타내더라도, 비트 라인 전압과 비선택 소스 라인 전압(Vusl) 사이의 전위차에 따라 누설 전류(iLCK)가 발생될 수 있다.
프로그램 전류(iPGM)는 제1 메모리 셀(111)에 흐르는 프로그램 셀 전류(iPC)와 제3 내지 제m 메모리 셀들(113~11m)에 의하여 발생되는 누설 전류(iLCK)의 합과 같을 수 있다. 비트 라인 전압이 비선택 소스 라인 전압(Vusl)보다 작은 전압 레벨을 갖는 경우, 비선택된 소스 라인에서 제1 비트 라인으로 누설 전류(iLCK)가 흐를 수 있다. 이 경우, 프로그램 셀 전류(iPC)가 감소하여 제1 메모리 셀(111)의 프로그램 특성이 저하될 수 있다. 비트 라인 전압이 비선택 소스 라인 전압(Vusl)보다 큰 전압 레벨을 갖는 경우, 제1 비트 라인에서 비선택된 소스 라인으로 누설 전류(iLCK)가 흐를 수 있다. 이 경우, 프로그램 셀 전류(iPC)가 증가하여, 소모 전력이 증가할 수 있다.
주변부 온도의 변화에 따라, 워드 라인 트랜지스터의 문턱 전압이 변화하고, 이에 따라 선택된 메모리 셀과 연결된 비트 라인 전압 레벨이 변화한다. 즉, 비선택 소스 라인 전압(Vusl)이 고정된 전압 레벨을 갖는 경우, 비트 라인 전압은 온도에 따라 변화하므로, 누설 전류(iLCK)가 발생될 가능성이 증가한다. 따라서, 본 발명에 따른 비선택 소스 라인 전압(Vusl)의 전압 레벨은 비트 라인 전압 레벨과 같을 수 있다. 이 경우, 누설 전류(iLCK)가 최소화되어, 프로그램 특성이 향상될 수 있다.
제1 비트 라인 선택 트랜지스터(131)는 비트 라인 선택 회로(130)에 포함될 수 있다. 비트 라인 선택 회로(130)는 복수의 비트 라인들과 연결되는 복수의 비트 라인 선택 트랜지스터들을 포함할 수 있다. 제1 비트 라인 선택 트랜지스터(131)는 제1 비트 라인과 연결되는 일단자, 전송 게이트(141)와 연결되는 타단자, 및 비트 라인 선택 신호(BS)를 수신하는 제어 단자를 포함한다. 제1 비트 라인 선택 트랜지스터(131)는 비트 라인 선택 신호(BS)에 의하여 프로그램 전류(iPGM)가 흐르도록 제1 비트 라인(BL1)을 선택할 수 있다.
전송 게이트(141)는 데이터 입출력 회로(140)에 포함될 수 있다. 전송 게이트(141)는 병렬로 연결되는 서로 다른 타입의 트랜지스터들을 포함할 수 있다. 예를 들어, 전송 게이트(141)는 서로 병렬로 연결되는 NMOS 및 PMOS를 포함할 수 있다. NMOS는 제1 비트 라인 선택 트랜지스터(131)의 타단자와 연결되는 일단자, 데이터 버퍼 회로(142)와 연결되는 타단자, 및 프로그램 신호(PGM)를 수신하는 제어 단자를 포함할 수 있다. PMOS는 제1 비트 라인 선택 트랜지스터(131)의 타단자와 연결되는 일단자, 데이터 버퍼 회로(142)와 연결되는 타단자, 및 프로그램 반전 신호(PGM')를 수신하는 제어 단자를 포함할 수 있다. 전송 게이트(141)는 NMOS가 프로그램 신호(PGM)를 수신하거나, PMOS가 프로그램 반전 신호(PGM')를 수신할 때, 프로그램 동작을 수행하도록 프로그램 전류(iPGM)를 출력할 수 있다.
데이터 버퍼 회로(142)는 데이터 입출력 회로(140)에 포함될 수 있다. 데이터 버퍼 회로(142)는 입력된 데이터 입력 신호(DIN)에 대응되는 프로그램 동작을 수행하도록 프로그램 전류(iPGM)를 출력할 수 있다. 데이터 버퍼 회로(142)는 CMOS를 포함할 수 있다. CMOS는 데이터 입력 신호(DIN)를 수신하는 PMOS 및 NMOS를 포함할 수 있다. PMOS는 공급 전압(VDD)을 입력 받는 일 단자, 전송 게이트(141)와 연결되는 타단자, 및 데이터 입력 신호(DIN)를 수신하는 제어 단자를 포함할 수 있다. NMOS는 전송 게이트(141)와 연결되는 일단자, 풀-다운 트랜지스터와 연결되는 타단자, 및 데이터 입력 신호(DIN)를 수신하는 제어 단자를 포함할 수 있다. 데이터 버퍼 회로(142)는 데이터 입력 신호(DIN)를 수신한 시점으로부터 일정 시간동안 프로그램 동작을 지연시킬 수 있다.
풀-다운 트랜지스터(143)는 데이터 입출력 회로(140)에 포함될 수 있다. 풀-다운 트랜지스터(143)는 데이터 버퍼 회로(142)와 연결되는 일단자, 접지되는 타단자, 및 풀-다운 신호(PD)를 수신하는 제어 단자를 포함한다. 풀-다운 신호(PD)를 수신할 때, 풀-다운 트랜지스터(143)에 프로그램 전류(iPGM)가 흐를 수 있다. 풀-다운 트랜지스터(143)를 이용하여 데이터 입출력 회로(140)에서 액티브 풀-다운 기능이 수행될 수 있다.
도 5는 도 1의 바이어스 생성기의 예시적인 구성을 도시하는 블록도이다. 도 5를 참조하면, 바이어스 생성기(160)는 온도 감지 회로(161), 바이어스 컨트롤러(162), 워드 라인 전압 생성기(163), 및 비선택 소스 라인 전압 생성기(164)를 포함한다. 도 5에 도시되지 않았으나, 바이어스 생성기(160)는 도 1의 고전압 생성기(165) 및 중간 전압 생성기(166)를 더 포함할 수 있다.
온도 감지 회로(161)는 주변부 온도를 감지한다. 온도 감지 회로(161)는 주변부 온도를 감지하기 위하여 온도에 따라 가변적인 특성을 갖는 온도 감지 소자를 포함할 수 있다. 온도 감지 회로(161)는 주변부 온도의 변화에 따라 워드 라인 전압(Vwl) 또는 비선택 소스 라인 전압(Vusl)을 변화시키기 위한 온도 감지 신호(TS)를 생성할 수 있다.
바이어스 컨트롤러(162)는 감지된 온도에 기초하여 워드 라인 전압(Vwl) 레벨을 제어한다. 바이어스 컨트롤러(162)는 온도 감지 회로(161)로부터 온도 감지 신호(TS)를 수신할 수 있다. 바이어스 컨트롤러(162)는 온도 감지 신호(TS)에 근거하여 주변부 온도를 인식하고, 프로그램 동작시에 선택된 워드 라인 전압(Vwl)을 조절하도록 워드 라인 전압 생성기(163)를 제어할 수 있다. 바이어스 컨트롤러(162)는 워드 라인 전압 생성기(163)의 제어를 위한 워드 라인 전압 제어 신호(WCS)를 생성할 수 있다. 도 5는 바이어스 컨트롤러(162)를 별도의 구성으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 바이어스 컨트롤러(162)는 온도 감지 회로(161)에 포함될 수 있다.
워드 라인 전압 제어 신호(WCS)는 워드 라인 전압(Vwl) 레벨이 제어되도록 워드 라인 전압 생성기(163)에 제공될 수 있다. 바이어스 컨트롤러(162)는 감지된 온도에 따라 워드 라인 전압(Vwl) 레벨을 제어하도록 워드 라인 전압 제어 신호(WCS)를 프로그램할 수 있다. 바이어스 컨트롤러(162)는 감지된 온도에 대응되는 워드 라인 트랜지스터의 문턱 전압 레벨을 판단할 수 있다. 예를 들어, 감지된 온도에 따른 워드 라인 트랜지스터의 문턱 전압 레벨에 대한 정보가 바이어스 컨트롤러(162)에 기설정될 수 있고, 바이어스 컨트롤러(162)는 온도 감지 신호(TS)에 대응되는 문턱 전압 레벨 정보를 선택할 수 있다. 바이어스 컨트롤러(162)는 선택된 문턱 전압 레벨 정보에 따라, 워드 라인 전압(Vwl)을 조절하기 위한 워드 라인 전압 제어 신호(WCS)를 생성할 수 있다.
워드 라인 전압 생성기(163)는 프로그램 동작 시에 선택된 워드 라인에 인가될 워드 라인 전압(Vwl)을 생성한다. 워드 라인 전압 생성기(163)는 바이어스 컨트롤러(162)로부터 워드 라인 전압 제어 신호(WCS)를 수신할 수 있다. 워드 라인 전압 생성기(163)는 워드 라인 전압 제어 신호(WCS)에 따라 워드 라인 전압(Vwl) 레벨을 조절할 수 있다. 예를 들어, 워드 라인 전압 생성기(163)는 가변 저항을 포함할 수 있고, 워드 라인 전압 제어 신호(WCS)에 따라 가변 저항의 저항값을 조절하여 출력되는 워드 라인 전압(Vwl) 레벨을 조절할 수 있다. 생성된 워드 라인 전압(Vwl)은 도 1의 로우 디코더(120)에 제공된다. 로우 디코더(120)는 프로그램 동작을 위하여 선택된 워드 라인에 워드 라인 전압(Vwl)을 제공한다.
워드 라인 전압 생성기(163)는 주변부 온도가 증가할수록 낮은 전압 레벨을 갖는 워드 라인 전압(Vwl)을 생성할 수 있다. 워드 라인 전압 생성기(163)는 온도의 증가에 따라 감소하는 메모리 셀들의 문턱 전압 레벨만큼 워드 라인 전압(Vwl) 레벨을 낮출 수 있다. 따라서, 워드 라인 전압(Vwl)과 문턱 전압 사이의 전위차가 일정하게 유지될 수 있다. 즉, 프로그램 동작을 위하여 선택된 비트 라인 전압이 일정하게 유지될 수 있다.
비선택 소스 라인 전압 생성기(164)는 프로그램 동작을 위하여 선택되지 않은 소스 라인에 인가될 비선택 소스 라인 전압(Vusl)을 생성한다. 비선택 소스 라인 전압 생성기(164)는 워드 라인 전압 생성기(163)로부터 워드 라인 전압(Vwl)을 수신할 수 있다. 비선택 소스 라인 전압 생성기(164)는 선택된 비트 라인 전압과 동일한 전압 레벨을 갖는 비선택 소스 라인 전압(Vusl)을 생성할 수 있다.
비선택 소스 라인 전압 생성기(164)는 프로그램 동작을 수행하는 메모리 셀에 형성된 트랜지스터와 동일한 특성을 갖는 트랜지스터를 포함할 수 있다. 즉, 비선택 소스 라인 전압 생성기(164)는 메모리 셀에 포함된 워드 라인 트랜지스터의 문턱 전압과 동일한 문턱 전압을 갖는 트랜지스터를 이용하여, 메모리 셀과 동일한 환경이 구현될 수 있다. 따라서, 선택된 비트 라인 전압에 대한 감지 없이, 선택된 비트 라인 전압과 동일한 전압이 생성될 수 있다. 생성된 비선택 소스 라인 전압(Vusl)은 도 1의 로우 디코더(120)에 제공된다. 로우 디코더(120)는 비선택된 소스 라인에 비선택 소스 라인 전압(Vusl)을 제공한다.
도 6은 도 5의 온도 감지 회로의 예시적인 구성을 도시하는 도면이다. 도 6의 온도 감지 회로(161)는 주변부 온도를 감지하는 하나의 예시로 이해될 것이다. 온도 감지 회로(161)는 다양한 방식으로 주변부 온도를 감지할 수 있으며, 도 6의 실시예에 제한되지 않는다. 도 6을 참조하면, 온도 감지 회로(161)는 제1 증폭기(Amp1), 제1 및 제2 트랜지스터들(TR1, TR2), 바이폴라 트랜지스터(BJT), 제1 내지 제3 비교기들(Cmp1~Cmp3), 제1 내지 제3 딜레이 회로들(Dly1~Dly3), 및 온도 코딩 회로(161_1)를 포함한다.
제1 증폭기(Amp1)는 기준 전압(Vref)을 증폭할 수 있다. 제1 증폭기(Amp1)는 기준 전압(Vref)을 수신하는 제1 입력 단자, 제3 노드(n3)와 연결된 제2 입력 단자, 및 제1 및 제2 트랜지스터들(TR1, TR2)의 제어 단자와 연결된 출력 단자를 포함할 수 있다. 제1 증폭기(Amp1)에 의하여, 제1 노드(n1)의 전압 레벨과 제2 노드(n2)의 전압 레벨은 기준 전압(Vref) 레벨보다 클 수 있다.
제1 트랜지스터(TR1)는 공급 전압(VDD)을 수신하는 일단자, 제1 노드(n1)에 연결되는 타단자, 및 제1 증폭기(Amp1)의 출력 단자와 연결되는 제어 단자를 포함한다. 제2 트랜지스터(TR2)는 공급 전압(VDD)을 수신하는 일단자, 제4 노드(n4)에 연결되는 타단자, 및 제1 증폭기(Amp1)의 출력 단자와 연결되는 제어 단자를 포함한다. 제1 및 제2 트랜지스터들(TR1, TR2)은 PMOS일 수 있다. 기준 전압(Vref)이 제1 증폭기(Amp1)에 입력될 때, 제1 트랜지스터(TR1)에 기준 전류가 흐르고, 제2 트랜지스터(TR2)에 가변 온도 전류가 흐를 수 있다.
제1 내지 제3 저항들(R1~R3)은 증폭된 기준 전압을 분압하도록 직렬로 연결될 수 있다. 제1 저항(R1)은 제1 노드(n1)에 연결된 일단자 및 제2 노드(n2)에 연결된 타단자를 포함한다. 제2 저항(R2)은 제2 노드(n2)에 연결된 일단자 및 제3 노드(n3)에 연결된 타단자를 포함한다. 제3 저항(R3)은 제3 노드(n3)에 연결된 일단자 및 접지되는 타단자를 포함한다. 도 6은 예시적으로 3 개의 저항이 직렬로 연결된 것으로 도시하였으나, 직렬로 연결되는 저항의 개수는 제한되지 않는다.
바이폴라 트랜지스터(BJT)는 온도의 증가에 따라 높은 저항값을 가질 수 있다. 바이폴라 트랜지스터(BJT)는 제4 노드(n4)에 연결된다. 바이폴라 트랜지스터(BJT)는 PNP 바이폴라 트랜지스터일 수 있다. 바이폴라 트랜지스터(BJT)의 저항값 변화에 의하여, 가변 온도 전류가 변화하고, 제4 노드(n4)의 전압이 변화한다. 주변부 온도가 상승함에 따라, 제4 노드(n4)의 전압이 감소될 수 있다. 도 6은 예시적으로 온도 감지 소자로써 바이폴라 트랜지스터(BJT)를 도시하였으나, 이에 제한되지 않고, 온도에 따라 특성이 변화는 다양한 소자가 대체될 수 있다.
제1 비교기(Cmp1)는 제1 노드(n1)와 제4 노드(n4)의 전위차를 증폭할 수 있다. 제1 비교기(Cmp1)는 제1 노드(n1)에 연결된 제1 입력 단자, 제4 노드(n4)에 연결된 제2 입력 단자, 및 제1 딜레이 회로(Dly1)에 연결된 출력 단자를 포함할 수 있다. 제2 비교기(Cmp2)는 제2 노드(n2)와 제4 노드(n4)의 전위차를 증폭할 수 있다. 제2 비교기(Cmp2)는 제2 노드(n2)에 연결된 제1 입력 단자, 제4 노드(n4)에 연결된 제2 입력 단자, 및 제2 딜레이 회로(Dly2)에 연결된 출력 단자를 포함할 수 있다. 제3 비교기(Cmp3)는 제3 노드(n3)와 제4 노드(n4)의 전위차를 증폭할 수 있다. 제3 비교기(Cmp3)는 제3 노드(n3)에 연결된 제1 입력 단자, 제4 노드(n4)에 연결된 제2 입력 단자, 및 제3 딜레이 회로(Dly3)에 연결된 출력 단자를 포함할 수 있다.
제1 딜레이 회로(Dly1)는 제1 비교기(Cmp1)로부터 증폭된 전압을 지연시켜 온도 코딩 회로(161_1)로 출력할 수 있다. 제2 딜레이 회로(Dly2)는 제2 비교기(Cmp2)로부터 증폭된 전압을 지연시켜 온도 코딩 회로(161_1)로 출력할 수 있다. 제3 딜레이 회로(Dly3)는 제3 비교기(Cmp3)로부터 증폭된 전압을 지연시켜 온도 코딩 회로(161_1)로 출력할 수 있다.
온도 코딩 회로(161_1)는 제1 내지 제3 딜레이 회로들(Dly1~Dly3)로부터 출력된 전압을 수신한다. 주변부 온도의 변화에 따라, 제1 내지 제3 딜레이 회로들(Dly1~Dly3)이 출력하는 전압 레벨은 다를 수 있다. 온도 코딩 회로(161_1)는 수신된 전압들에 근거하여 온도 감지 신호(TS)를 생성한다. 온도 감지 신호(TS)는 도 5의 바이어스 컨트롤러(162)로 제공될 수 있다. 온도 코딩 회로(161_1)는 감지된 온도에 기초하여 바이어스 컨트롤러(162)가 처리할 수 있는 신호로 부호화할 수 있다.
도 7은 도 6의 온도 감지 회로에서 온도에 따른 전압의 변화를 나타내기 위한 그래프이다. 도 7을 참조하면, 가로축은 온도를 나타내고, 세로축은 전압을 나타낸다. 도 7의 그래프는 온도의 변화에 따른 제1 내지 제4 노드 전압들(Vn1~Vn4)의 전압 레벨을 나타낸다. 제1 내지 제4 노드 전압들(Vn1~Vn4)은 각각 도 6의 제1 내지 제4 노드들(n1~n4)의 전압을 나타낸다. 설명의 편이상, 도 6의 도면 부호를 참조하여 도 7이 설명된다.
제1 내지 제3 노드 전압들(Vn1~Vn3)은 직렬로 연결된 제1 내지 제3 저항들(R1~R3)에 의하여 분압된다. 제1 노드 전압(Vn1)은 제2 노드 전압(Vn2)보다 높은 전압 레벨을 갖고, 제2 노드 전압(Vn2)는 제3 노드 전압(Vn3)보다 높은 전압 레벨을 갖는다. 제4 노드 전압(Vn4)은 바이폴라 트랜지스터(BJT)의 온도에 따른 특성 변화에 따라 변화한다. 제4 노드 전압(Vn4)은 주변부 온도의 증가에 따라 감소한다.
온도 감지 회로(161)는 제1 내지 제3 비교기들(Cmp1~Cmp3)에 의하여 출력된 전압을 바탕으로, 온도 감지 신호(TS)를 생성할 수 있다. 제1 비교기(Cmp1)는 제1 노드 전압(Vn1)과 제4 노드 전압(Vn4) 사이의 전위차를 증폭하여 출력한다. 제2 비교기(Cmp2)는 제2 노드 전압(Vn2)과 제4 노드 전압(Vn4) 사이의 전위차를 증폭하여 출력한다. 제3 비교기(Cmp3)는 제3 노드 전압(Vn3)과 제4 노드 전압(Vn4) 사이의 전위차를 증폭하여 출력한다. 이를 바탕으로, 바이어스 컨트롤러(162)는 프로그램 동작을 위하여 선택된 워드 라인 전압(Vwl) 및 비선택 소스 라인 전압(Vusl)의 전압 레벨을 변화시키도록 워드 라인 전압 생성기(163)를 제어할 수 있다.
도 8은 도 5의 워드 라인 전압 생성기의 예시적인 구성을 도시하는 도면이다. 도 8의 워드 라인 전압 생성기(163)는 프로그램 동작에서 선택된 워드 라인 전압(Vwl)을 생성하기 위한 하나의 예시로 이해될 것이다. 워드 라인 전압 생성기(163)는 다양한 방식으로 워드 라인 전압(Vwl)을 생성할 수 있다. 도 8을 참조하면, 워드 라인 전압 생성기(163)는 제2 증폭기(Amp2), 제3 트랜지스터(TR3), 및 가변 저항부(163_1)를 포함할 수 있다.
제2 증폭기(Amp2)는 기준 전압(Vref)을 증폭할 수 있다. 제2 증폭기(Amp2)는 기준 전압(Vref)을 수신하는 제1 입력 단자, 가변 저항부(163_1)와 연결된 제2 입력 단자, 및 제3 트랜지스터(TR3)의 제어 단자와 연결된 출력 단자를 포함할 수 있다. 제2 증폭기(Amp2)에 의하여, 제3 트랜지스터(TR3)로부터 가변 저항부(163_1)로 인가되는 전압이 증폭될 수 있다.
제3 트랜지스터(TR3)는 공급 전압(VDD)을 수신하는 일단자, 가변 저항부(163_1)와 연결되는 타단자, 및 제2 증폭기(Amp2)의 출력 단자와 연결되는 제어 단자를 포함한다. 제3 트랜지스터(TR3)는 PMOS일 수 있다. 기준 전압(Vref)이 제2 증폭기(Amp2)에 입력될 때, 제3 트랜지스터(TR3)에 워드 라인 전압(Vwl)의 생성을 위한 가변 기준 전류가 흐를 수 있다.
가변 저항부(163_1)는 워드 라인 전압 제어 신호(WCS)에 따라 저항값이 변경되는 적어도 하나의 가변 저항, 및 워드 라인 전압(Vwl)을 출력하는 출력 단자를 포함할 수 있다. 예를 들어, 가변 저항은 제3 트랜지스터(TR3)의 타단자와 제2 증폭기(Amp2)의 제2 입력 단자 사이에 형성될 수 있다. 또는, 가변 저항은 제3 트랜지스터(TR3)의 타단자와 가변 저항부(163_1)의 출력 단자 사이에 형성될 수 있다. 또는, 가변 저항은 제2 증폭기(Amp2)의 제2 입력 단자와 접지 사이에 형성될 수 있다. 즉, 가변 저항부(163_1)는 가변 저항의 저항값에 따라 변화하는 워드 라인 전압(Vwl)을 출력할 수 있도록 구성될 수 있다.
가변 저항부(163_1)는 워드 라인 전압 제어 신호(WCS)에 기초하여 워드 라인 전압(Vwl)을 생성한다. 가변 저항부(163_1)에 포함된 가변 저항은 워드 라인 전압 제어 신호(WCS)에 따라 저항값이 결정된다. 워드 라인 전압 제어 신호(WCS)는 주변부 온도를 나타내므로, 가변 저항의 저항값의 변화는 온도의 변화에 의존한다. 가변 저항의 저항값은 온도에 따른 도 1의 메모리 셀 어레이(110)에 포함된 메모리 셀의 문턱 전압의 변화에 기초하여, 결정될 수 있다.
가변 저항부(163_1)는 가변 저항의 저항값의 변화에 근거하여 기준 전압(Vref)을 분압 또는 증폭하여 워드 라인 전압(Vwl)을 생성할 수 있다. 생성된 워드 라인 전압(Vwl)은 프로그램 동작시 선택된 메모리 셀에 제공된다. 온도 변화에 따른 선택된 메모리 셀의 문턱 전압 레벨의 변화량은 생성된 워드 라인 전압(Vwl) 레벨의 변화량과 동일하거나, 특정 범위 이내일 수 있다.
도 9는 도 5의 비선택 소스 라인 전압 생성기의 예시적인 구성을 도시하는 도면이다. 도 9의 비선택 소스 라인 전압 생성기(164)는 비선택 소스 라인 전압(Vusl)을 생성하기 위한 하나의 예시로 이해될 것이다. 비선택 소스 라인 전압 생성기(164)는 다양한 방식으로 비선택 소스 라인 전압(Vusl)을 생성할 수 있다. 도 9를 참조하면, 비선택 소스 라인 전압 생성기(164)는 제4 내지 제6 트랜지스터들(TR4~TR6)을 포함할 수 있다.
제4 트랜지스터(TR4)는 공급 전압(VDD)을 수신하는 일단자, 제5 트랜지스터(TR5)의 일단자와 연결되는 타단자, 및 프로그램 반전 신호(PGM')를 수신하는 제어 단자를 포함할 수 있다. 제4 트랜지스터(TR4)는 PMOS 일 수 있다. 프로그램 동작 시에, 제4 트랜지스터(TR4)는 포화될 수 있고, 비선택 소스 라인 전압 생성기(164)가 구동될 수 있다. 도 9와 달리, 제4 트랜지스터(TR4)는 생략될 수 있다.
제5 트랜지스터(TR5)는 제4 트랜지스터(TR4)의 타단자와 연결되는 일단자, 비선택 소스 라인 전압(Vusl)을 출력하는 타단자, 및 워드 라인 전압(Vwl)을 수신하는 제어 단자를 포함한다. 제5 트랜지스터(TR5)의 제어 단자는 도 5의 워드 라인 전압 생성기(163)로부터 출력되는 워드 라인 전압(Vwl)을 입력 받을 수 있다. 제5 트랜지스터(TR5)는 메모리 셀에서 형성되는 트랜지스터와 동일한 특성을 가질 수 있다. 즉, 제5 트랜지스터(TR5)는 메모리 셀과 동일한 문턱 전압을 가질 수 있다. 그 결과, 제5 트랜지스터(TR5)의 타단자의 전압 레벨은 워드 라인 전압(Vwl)과 문턱 전압의 차이와 같을 수 있다. 따라서, 워드 라인 전압(Vwl)과 문턱 전압 사이의 전위차는 비선택 소스 라인 전압(Vusl) 레벨과 같을 수 있다.
프로그램 동작 시에, 선택된 메모리 셀과 연결된 비트 라인 전압 레벨은 선택된 워드 라인에 인가되는 워드 라인 전압(Vwl)과 문턱 전압의 차이와 같을 수 있다. 따라서, 비선택 소스 라인 전압(Vusl)은 선택된 비트 라인의 전압 레벨과 같은 전압 레벨로 출력될 수 있다. 즉, 제5 트랜지스터(TR5)에 의하여, 비선택 소스 라인 전압(Vusl)은 프로그램 동작을 위하여 선택된 비트 라인의 전압 레벨을 갖도록 제어될 수 있다.
제6 트랜지스터(TR6)는 제5 트랜지스터(TR5)의 타단자에 연결되는 일단자, 접지되는 타단자, 및 풀-다운 신호(PD)를 수신하는 제어 단자를 포함할 수 있다. 풀-다운 신호(PD)를 수신할 때, 제6 트랜지스터(TR6)의 일단자 및 타단자 사이에 프로그램 전류(iPGM)가 흐를 수 있다. 프로그램 전류(iPGM)는 프로그램 동작 시에 선택된 비트라인에 흐르는 전류와 같을 수 있다. 제6 트랜지스터(TR6)는 도 4의 풀-다운 트랜지스터(143)와 동일한 특성을 가질 수 있다.
도 10은 도 5의 바이어스 생성기에 의하여 생성된 워드 라인 전압, 비선택된 소스 라인 전압, 및 선택된 비트 라인 전압의 관계를 설명하기 위한 그래프이다. 도 10을 참조하면, 가로축은 온도를 나타내고, 세로축은 전압을 나타낸다. 도 10의 그래프는 온도의 변화에 따른 워드 라인 전압(Vwl), 비선택된 소스 라인 전압(Vusl), 및 선택된 비트 라인 전압(Vbl)의 전압 레벨을 나타낸다. 워드 라인 전압(Vwl)은 굵은 실선으로 나타난다. 비선택된 소스 라인 전압(Vusl)은 실선으로 나타난다. 비트 라인 전압(Vbl)은 점선으로 나타난다. 설명의 편이상, 도 5의 도면 부호를 참조하여 도 10이 설명된다.
워드 라인 전압(Vwl)은 워드 라인 전압 생성기(163)에 의하여 생성된다. 온도의 상승에 따라 메모리 셀의 문턱 전압 레벨은 감소한다. 워드 라인 전압 생성기(163)는 메모리 셀의 문턱 전압 레벨의 감소량만큼 워드 라인 전압(Vwl) 레벨을 감소시킬 수 있다. 예를 들어, 워드 라인 전압 생성기(163)는 온도의 상승에 따라 워드 라인 전압(Vwl) 레벨을 계단식으로 감소시킬 수 있다. 워드 라인 전압 생성기(163)는 온도의 상승에 따른 메모리 셀의 문턱 전압 레벨의 감소량이 특정 범위를 넘을 때, 워드 라인 전압(Vwl) 레벨을 감소시킬 수 있다.
선택된 비트 라인 전압(Vbl)은 프로그램 동작에서 워드 라인 전압(Vwl)과 메모리 셀의 문턱 전압의 차이만큼의 전압 레벨을 가질 수 있다. 상술된 바와 같이, 문턱 전압 레벨은 온도의 상승에 따라 감소하고, 워드 라인 전압(Vwl) 레벨은 워드 라인 전압 생성기(163)에 의하여 온도의 상승에 따라 계단식으로 감소할 수 있다. 따라서, 선택된 비트 라인 전압(Vbl) 레벨은 톱니 파형을 나타낼 수 있다. 선택된 비트 라인 전압(Vbl)의 최소 값과 최대 값 사이의 차이는 특정 범위 이내일 수 있다.
비선택 소스 라인 전압(Vusl)은 비트 라인 전압(Vbl)과 동일한 전압 레벨을 가질 수 있다. 비선택 소스 라인 전압 생성기(164)는 워드 라인 전압(Vwl)을 수신하고, 워드 라인 전압(Vwl)과 문턱 전압의 차이만큼의 전압 레벨을 비선택 소스 라인 전압(Vusl)으로 출력할 수 있다. 따라서, 비선택 소스 라인 전압(Vusl)은 선택된 소스 라인 전압(Vbl)과 동일한 값을 갖는 톱니 파형을 나타낼 수 있다.
정리하면, 프로그램 동작 시에, 바이어스 생성기(160)는 온도가 낮아질수록 높은 전압 레벨을 갖는 워드 라인 전압(Vwl)을 생성한다. 즉, 저온에서 메모리 셀에 포함된 워드 라인 트랜지스터의 문턱 전압의 증가에 따른 채널 영역의 감소로 인한 프로그램 특성의 약화가 방지될 수 있다. 바이어스 생성기(160)는 온도가 높아질수록 낮은 전압 레벨을 갖는 워드 라인 전압(Vwl)을 생성한다. 즉, 고온에서 문턱 전압의 감소에 따라 비트 라인 전압이 증가하고, 소스 라인 전압과 비트 라인 전압 사이의 전위차의 감소로 인한 핫 캐리어 양의 감소가 방지될 수 있다.
바이어스 생성기(160)는 선택된 비트 라인 및 비선택된 소스 라인과 연결된 메모리 셀에서 비트 라인 접속 영역과 소스 라인 접속 영역의 전위차를 최소화할 수 있다. 즉, 프로그램 동작 시에, 비선택된 소스 라인과 연결된 메모리 셀에서 발생되는 누설 전류가 방지될 수 있다. 또한, 바이어스 생성기(160)는 비선택된 비트 라인 및 선택된 소스 라인과 연결된 메모리 셀에서, 온도의 상승에 따라 워드 라인 전압(Vwl)을 감소시켜 누설 전류를 감소시킬 수 있다. 즉, 워드 라인 전압의 감소에 따른 채널 영역의 증가로 인한 누설 전류의 발생 가능성을 감소시킬 수 있다. 따라서, 비선택된 메모리 셀의 플로팅 게이트에 전자가 주입되거나 전자가 소거되는 것을 방지할 수 있다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치의 프로그램 방법의 순서도이다. 도 11을 참조하면, 플래시 메모리 장치의 프로그램 방법은 도 1의 플래시 메모리 장치(100)에서 수행된다. 설명의 편이상 도 11의 순서도는 도 1 및 도 5의 도면 부호를 참조하여 설명된다.
S110 단계에서, 바이어스 생성기(160)는 메모리 장치(100)의 주변부 온도를 감지한다. 주변부 온도는 바이어스 생성기(160)에 포함된 온도 감지 회로(161)에 의하여 감지될 수 있다. 온도 감지 회로(161)는 주변부 온도를 감지하여 온도 감지 신호(TS)를 바이어스 컨트롤러(162)에 제공할 수 있다. 바이어스 컨트롤러(162)는 온도 감지 신호(TS)에 근거하여 워드 라인 전압 제어 신호(WCS)를 워드 라인 전압 생성기(163)에 제공할 수 있다.
S120 단계에서, 바이어스 생성기(160)에 포함된 워드 라인 전압 생성기(163)는 워드 라인 전압(Vwl)을 생성한다. 워드 라인 전압 생성기(163)는 감지된 온도에 기초하여 워드 라인 전압(Vwl)을 생성한다. 워드 라인 전압 생성기(163)는 온도의 증가에 따라 감소하는 전압 레벨을 갖도록 워드 라인 전압(Vwl)을 조절할 수 있다. 워드 라인 전압 생성기(163)는 온도의 변화에 따른 워드 라인 전압(Vwl) 레벨의 변화가 워드 라인 트랜지스터의 문턱 전압 레벨의 변화와 동일하거나, 특정 범위 내로 형성되도록 워드 라인 전압(Vwl)을 조절할 수 있다. 워드 라인 전압 생성기(163)는 감지된 온도에 따라 가변 저항값을 갖는 가변 저항부를 이용하여, 워드 라인 전압(Vwl) 레벨을 조절할 수 있다. 워드 라인 전압(Vwl)은 로우 디코더(120)에 제공된다.
S130 단계에서, 바이어스 생성기(160)에 포함된 비선택 소스 라인 전압 생성기(164)는 비선택 소스 라인 전압(Vusl)을 생성한다. 비선택 소스 라인 전압 생성기(164)는 S120 단계에서 조절된 워드 라인 전압(Vwl)에 기초하여 비선택 소스 라인 전압(Vusl)을 생성할 수 있다. 비선택 소스 라인 전압 생성기(164)는 선택된 비트 라인 전압과 같은 전압 레벨을 갖도록 비선택 소스 라인 전압(Vusl)을 조절할 수 있다. 즉, 비선택 소스 라인 전압 생성기(164)는 워드 라인 전압(Vwl)과 문턱 전압의 차이만큼의 전압 레벨을 갖도록 비선택 소스 라인 전압(Vusl) 레벨을 조절할 수 있다. 비선택 소스 라인 전압(Vusl)은 로우 디코더(120)에 제공된다.
S140 단계에서, 로우 디코더(120)는 선택된 소스 라인에 연결된 메모리 셀에 워드 라인 전압(Vwl)을 인가한다. 선택된 소스 라인에 연결된 메모리 셀은 프로그램 동작을 위하여 선택된 소스 라인 및 선택된 비트 라인에 연결된 메모리 셀을 포함한다. 또한, 선택된 소스 라인에 연결된 메모리 셀은 선택된 소스 라인 및 비선택된 비트 라인에 연결된 메모리 셀도 포함한다. 로우 디코더(120)는 제어 회로(150)의 제어 하에 프로그램 동작을 위한 소스 라인을 선택할 수 있다. 비트 라인 선택 회로(130)는 제어 회로(150)의 제어 하에 프로그램 동작을 위한 비트 라인을 선택할 수 있다. 로우 디코더(120)는 제어 회로(150)의 제어 하에 프로그램 동작을 위한 워드 라인을 선택할 수 있고, 선택된 워드 라인에 워드 라인 전압(Vwl)을 인가할 수 있다. 로우 디코더(120)는 비선택된 워드 라인에 전압을 인가하지 않을 수 있다.
워드 라인 전압(Vwl)이 인가된 메모리 셀 중 선택된 비트 라인 전압 레벨은 워드 라인 전압(Vwl)과 문턱 전압의 차이 값과 같을 수 있다. 워드 라인 전압(Vwl)이 인가된 메모리 셀 중 비선택된 비트 라인에 억제 전압이 인가될 수 있다. 비트 라인 선택 회로(130)는 비선택된 비트 라인에 억제 전압을 인가하여 메모리 셀의 프로그램 동작을 금지시킬 수 있다.
S150 단계에서, 로우 디코더(120)는 비선택된 소스 라인에 연결된 메모리 셀에 비선택 소스 라인 전압을 인가한다. 로우 디코더(120)는 프로그램 동작을 위한 소스 라인을 선택하되, 비선택된 소스 라인에 비선택 소스 라인 전압(Vusl)을 인가한다. 선택된 비트 라인 및 비선택된 소스 라인과 연결된 메모리 셀에서, 비트 라인 접속 영역과 소스 라인 접속 영역의 전위차는 같다. 로우 디코더(120)는 선택된 소스 라인에 선택 소스 라인 전압을 인가할 수 있으며, 선택 소스 라인 전압은 중간 전압 생성기(166)에서 생성된 전압일 수 있다.
도 11에 도시되지 않았으나, 플래시 메모리 장치의 프로그램 방법은 선택된 커플링 게이트 라인에 연결된 메모리 셀에 고전압 생성기(165)에서 생성된 전압을 인가하는 단계를 더 포함한다. 또한, 플래시 메모리 장치의 프로그램 방법은 선택된 소거 게이트 라인에 연결된 메모리 셀에 중간 전압 생성기(166)에서 생성된 전압을 인가하는 단계를 더 포함할 수 있다.
도 12는 도 1의 플래시 메모리 장치를 포함하는 메모리 시스템의 예시적인 블록도이다. 도 12를 참조하면, 메모리 시스템(1000)은 플래시 메모리 장치(100), 메모리 컨트롤러(200), 중앙 처리 장치(300), 코드 메모리(400), 및 호스트 인터페이스(500), 및 버스(600)를 포함할 수 있다. 도 12의 메모리 시스템(1000)은 플래시 메모리 장치(100)의 접근을 위한 프로그램 및 논리 회로가 원-칩화된 임베디드 메모리 시스템일 수 있다.
메모리 컨트롤러(200)는 플래시 메모리 장치(100)를 제어한다. 메모리 컨트롤러(200)는 프로그램 커맨드를 수신하고, 프로그램 데이터가 플래시 메모리 장치(100)에 저장되도록 플래시 메모리 장치(100)를 제어할 수 있다. 또한, 메모리 컨트롤러(200)는 읽기 커맨드를 수신하고, 읽기 동작이 수행되도록 플래시 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 소거 커맨드를 수신하고, 소거 동작이 수행되도록 플래시 메모리 장치(100)를 제어할 수 있다.
중앙 처리 장치(300)는 메모리 시스템(1000)의 전반적인 동작을 제어한다. 예를 들어, 중앙 처리 장치(300)는 외부 요청에 응답하여, 프로그램 동작, 읽기 동작, 또는 소거 동작을 수행하기 위한 커맨드를 생성할 수 있다. 또한, 중앙 처리 장치(300)는 메모리 시스템(1000)의 다양한 연산 동작이 수행되도록 메모리 시스템(1000)의 각 구성요소들을 제어할 수 있다.
코드 메모리(400)는 플래시 메모리 장치(100)로의 접근 또는 플래시 메모리 장치(100)의 구동을 위한 다양한 코드 정보들을 저장할 수 있다. 중앙 처리 장치(300)는 코드 메모리(400)에 저장된 코드 정보들을 바탕으로 플래시 메모리 장치(100) 및 메모리 컨트롤러(200)를 제어할 수 있다. 코드 메모리(400)는 불휘발성 메모리 장치를 포함할 수 있다.
호스트 인터페이스(500)는 호스트와 메모리 시스템(1000) 사이의 인터페이스를 제공한다. 호스트 인터페이스(500)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(3100)와 통신할 수 있다.
버스(600)는 메모리 시스템(1000)의 메모리 컨트롤러(200), 중앙 처리 장치(300), 코드 메모리(400), 및 호스트 인터페이스(500) 사이에서 통신 경로를 제공할 수 있다. 메모리 시스템(1000)의 각 구성요소들은 버스(600)를 통하여 정보를 서로 교환할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 플래시 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 비트 라인 선택 회로
140: 데이터 입출력 회로 150: 제어 회로
160: 바이어스 생성기 161: 온도 감지 회로
162: 바이어스 컨트롤러 163: 워드 라인 전압 생성기
164: 비선택 소스 라인 전압 생성기
120: 로우 디코더 130: 비트 라인 선택 회로
140: 데이터 입출력 회로 150: 제어 회로
160: 바이어스 생성기 161: 온도 감지 회로
162: 바이어스 컨트롤러 163: 워드 라인 전압 생성기
164: 비선택 소스 라인 전압 생성기
Claims (10)
- 제1 워드 라인 트랜지스터를 통하여 선택된 비트 라인에 연결되고, 선택된 소스 라인에 연결되는 제1 셀 트랜지스터를 포함하는 제1 메모리 셀;
제2 워드 라인 트랜지스터를 통하여 상기 선택된 비트 라인에 연결되고, 비선택된 소스 라인에 연결되는 제2 셀 트랜지스터를 포함하는 제2 메모리 셀;
상기 제1 워드 라인 트랜지스터에 연결된 제1 워드 라인에 인가되는 워드 라인 전압을 제어하고, 상기 선택된 소스 라인에 인가되는 선택 소스 라인 전압 및 상기 비선택된 소스 라인에 인가되는 비선택 소스 라인 전압을 제어하는 로우 디코더; 및
주변부 온도에 따라 변화하는 상기 제1 워드 라인 트랜지스터의 문턱 전압에 기초하여 상기 워드 라인 전압을 생성하고, 상기 선택된 비트 라인의 전압 레벨에 기초하여 상기 비선택 소스 라인 전압을 생성하는 바이어스 생성기를 포함하되,
상기 바이어스 생성기는,
상기 주변부 온도를 감지하는 온도 감지 회로;
상기 감지된 온도에 따라 상기 워드 라인 전압의 레벨을 조절하는 워드 라인 전압 생성기; 및
상기 워드 라인 전압 생성기에 의하여 조절된 상기 워드 라인 전압에 근거하여 상기 비선택 소스 라인 전압을 생성하는 비선택 소스 라인 전압 생성기를 포함하는 플래시 메모리 장치. - 제1 항에 있어서,
상기 바이어스 생성기는,
상기 주변부 온도의 상기 변화에 따른 상기 문턱 전압의 레벨의 변화량만큼 상기 워드 라인 전압의 레벨을 조절하는 플래시 메모리 장치. - 제1 항에 있어서,
상기 바이어스 생성기는,
상기 선택된 비트 라인의 상기 전압 레벨과 동일한 전압 레벨을 갖는 상기 비선택 소스 라인 전압을 생성하는 플래시 메모리 장치. - 삭제
- 제1 항에 있어서,
상기 워드 라인 전압 생성기는,
상기 감지된 온도의 크기에 따라 변화하는 저항값을 갖되, 상기 저항값에 따라 상기 워드 라인 전압의 상기 레벨을 조절하는 가변 저항부를 포함하는 플래시 메모리 장치. - 선택된 비트 라인 및 선택된 소스 라인에 연결되는 제1 메모리 셀;
상기 선택된 비트 라인 및 비선택된 소스 라인에 연결되는 제2 메모리 셀;
상기 선택된 소스 라인에 선택 소스 라인 전압을 인가하고, 상기 비선택된 소스 라인에 비선택 소스 라인 전압을 인가하는 로우 디코더; 및
상기 선택된 비트 라인의 전압 레벨에 기초하여 상기 비선택 소스 라인 전압을 생성하는 바이어스 생성기를 포함하되,
상기 바이어스 생성기는,
주변부 온도를 감지하는 온도 감지 회로;
상기 감지된 온도에 따라 워드 라인 전압의 레벨을 조절하는 워드 라인 전압 생성기; 및
상기 워드 라인 전압 생성기에 의하여 조절된 상기 워드 라인 전압에 근거하여 상기 비선택 소스 라인 전압을 생성하는 비선택 소스 라인 전압 생성기를 포함하는 플래시 메모리 장치. - 제6 항에 있어서,
상기 제1 메모리 셀은,
일단자는 상기 선택된 비트 라인에 연결되고, 타단자는 상기 선택된 소스 라인에 연결되고, 제어 단자는 제1 워드 라인에 연결되는 제1 워드 라인 트랜지스터를 포함하고,
상기 제2 메모리 셀은,
일단자는 상기 선택된 비트 라인에 연결되고, 타단자는 상기 비선택된 소스 라인에 연결되고, 제어 단자는 제2 워드 라인에 연결되는 제2 워드 라인 트랜지스터를 포함하는 플래시 메모리 장치. - 제7 항에 있어서,
상기 바이어스 생성기는,
상기 주변부 온도에 따라 변화하는 상기 제1 워드 라인 트랜지스터의 문턱 전압에 기초하여 상기 제1 워드 라인에 인가되는 워드 라인 전압 레벨을 조절하는 플래시 메모리 장치. - 제7 항에 있어서,
상기 바이어스 생성기는,
상기 선택된 비트 라인의 전압 레벨이 기준 범위에 형성되도록 상기 제1 워드 라인에 인가되는 워드 라인 전압 레벨을 조절하고, 상기 조절된 워드 라인 전압 레벨에 따라 상기 비선택 소스 라인 전압의 레벨을 상기 기준 범위에 형성되도록 조절하는 플래시 메모리 장치. - 삭제
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