CN110910925A - 用于减少泄漏电流的存储器装置 - Google Patents

用于减少泄漏电流的存储器装置 Download PDF

Info

Publication number
CN110910925A
CN110910925A CN201910837939.6A CN201910837939A CN110910925A CN 110910925 A CN110910925 A CN 110910925A CN 201910837939 A CN201910837939 A CN 201910837939A CN 110910925 A CN110910925 A CN 110910925A
Authority
CN
China
Prior art keywords
memory cell
voltage
line
leakage current
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910837939.6A
Other languages
English (en)
Inventor
阿图尔·安东尼扬
郑铉泽
表锡洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110910925A publication Critical patent/CN110910925A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1695—Protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

可提供一种存储器装置，包括：包括第一磁电阻存储器单元的正常存储器单元阵列，第一磁电阻存储器单元连接到第一位线、第一源极线和第一字线，并被构造为通过第一字线接收选择电压；包括第二磁电阻存储器单元的监视器存储器单元阵列，第二磁电阻存储器单元连接到第一信号线和第二信号线，第二磁电阻存储器单元的单元晶体管的栅极被构造为接收非选择电压；和体偏置发生器，其被构造为感测流过第一信号线的泄漏电流，并基于泄漏电流控制提供到第一磁电阻存储器单元的单元晶体管的体和第二磁电阻存储器单元的单元晶体管的体中的每个的体电压。

Description

用于减少泄漏电流的存储器装置
相关申请的交叉引用
本申请要求于2018年9月17日在韩国知识产权局提交的韩国专利申请No.10-2018-0110997的优先权，该韩国专利申请的公开内容以引用方式全部并入本文中。
技术领域
在此公开的本发明构思的示例实施例涉及半导体装置，更具体地，涉及用于减少泄漏电流的存储器装置。
背景技术
存储器装置可以包括存储器单元，并可以将数据存储在存储器单元中。需要电力来保存存储器单元中存储的数据的存储器装置被称作“易失性存储器装置”。不需要电力保存存储器单元中存储的数据的存储器装置被称作“非易失性存储器装置”。
存储器装置可以包括作为非易失性存储器装置中的一种的磁随机存取存储器(MRAM)。MRAM支持相对高速度的写入操作和高速度的读取操作，并以相对低的电力进行操作，因此对数据存储应用非常有用。MRAM将数据存储在用磁阻元件实施的存储器单元的可变电阻元件中。
可以选择连接到特定位线的一个MRAM存储器单元来读取存储在其中的数据，并且可以输出存储在所选择的存储器单元中的数据。泄漏电流可以从连接到特定位线的存储器单元中的未选择的存储器单元流出。在泄漏电流增大的情况下，会发生关于从所选择的存储器单元输出的数据的错误。例如，泄漏电流会随着温度升高而增大，因此，会增大发生关于输出数据的错误的概率。
发明内容
本发明构思的一些示例实施例提供了一种可以通过调整存储器单元中流动的泄漏电流来减少发生关于输出数据的错误的概率的存储器装置。
根据示例实施例，存储器装置可以包括：包括第一磁电阻存储器单元的正常存储器单元阵列，第一磁电阻存储器单元连接到第一位线、第一源极线和第一字线，第一磁电阻存储器单元被构造为通过第一字线来接收选择电压；包括第二磁电阻存储器单元的监视器存储器单元阵列，第二磁电阻存储器单元连接到第一信号线和第二信号线，第二磁电阻存储器单元的单元晶体管的栅极被构造为接收非选择电压；以及体偏置发生器，其被构造为感测流过第一信号线的泄漏电流，并基于泄漏电流来控制提供到第一磁电阻存储器单元的单元晶体管的体和第二磁电阻存储器单元的单元晶体管的体中的每个的体电压。
根据示例实施例，存储器装置可以包括：包括第一磁电阻存储器单元的正常存储器单元阵列，第一磁电阻存储器单元连接到第一位线、第一源极线和第一字线，第一磁电阻存储器单元被构造为通过第一字线来接收选择电压；包括第二磁电阻存储器单元的监视器存储器单元阵列，第二磁电阻存储器单元连接到第一信号线和第二信号线，第二磁电阻存储器单元的单元晶体管的栅极被构造为接收非选择电压；泄漏电流发生器，其被构造为感测流过第一信号线的泄漏电流；以及负电荷泵，其被构造为：当泄漏电流大于阈值时，减小提供到第一磁电阻存储器单元的单元晶体管的体和第二磁电阻存储器单元的单元晶体管的体中的每个的体电压。
根据示例实施例，存储器装置可以包括：包括正常磁电阻存储器单元的正常存储器单元阵列，正常磁电阻存储器单元连接到第一位线、第一源极线和多条字线中的相应字线；包括监视器磁电阻存储器单元的监视器存储器单元阵列，磁电阻存储器单元连接到第一信号线、第二信号线和第三信号线，监视器磁电阻存储器单元的单元晶体管的栅极连接到第三信号线，并被构造为通过第三信号线来接收非选择电压；以及体偏置发生器，其被构造为感测流过第一信号线的泄漏电流，并基于泄漏电流来控制体电压，所述体电压提供到包括在正常磁电阻存储器单元和监视器磁电阻存储器单元中的单元晶体管中的每个的体。
附图说明
通过参照附图对本发明构思的一些示例实施例进行详细地描述，本发明构思的以上或其它目的和特性将变得显而易见。
图1是示出根据本发明构思的示例实施例的存储器装置的框图。
图2是示出图1的功能块中包括的晶体管的电路图。
图3A和图3B是示出图2中示出的晶体管的形式的截面图。
图4是示出图1的存储器装置的框图。
图5是示出图4的存储器单元阵列的存储器单元的示例的图。
图6是示出图4的存储器装置的电路图。
图7是示出图6的存储器装置的读取操作的示例的图。
图8是示出根据图6的体偏置发生器的操作而变化的信号的图。
图9是示出图6的存储器装置中包括的数据输入/输出电路以及泄漏电流发生器的示例的图。
图10是示出图6的存储器装置中包括的数据输入/输出电路以及泄漏电流发生器的另一示例的图。
图11是示出图6的箝位电路(clamping circuit)的示例的电路图。
图12是示出根据本发明构思的示例实施例的存储器装置的操作的流程图。
图13是示出根据本发明构思的示例实施例的电子系统的框图。
具体实施方式
以下，可以详细地并清楚地描述本发明构思的一些示例实施例，使得本领域普通技术人员容易实施本发明构思。
尽管在示例实施例的描述中使用术语“相同”或“相等”，但是应理解的是，可以存在一些不精确。因此，当一个元件或值被称作与另一元件或值相同时，应理解的是，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件或值相同。
当术语“大约”或“基本”结合数值用于本说明书中时，其意在于，相关的数值包括所陈述的数值上下的制造或操作公差(例如，±10％)。另外，当词语“大体”和“基本”结合几何形状使用时，旨在不要求几何形状精确，但是该形状的自由度(latitude)在本公开的范围内。
图1是示出根据本发明构思的示例实施例的存储器装置1000的框图。存储器装置1000可以包括易失性存储器装置(例如，动态随机存取存储器(DRAM)或静态RAM(SRAM))。存储器装置1000可以包括非易失性存储器装置(例如，闪存存储器装置、磁RAM(MRAM)装置、相变RAM(PRAM)装置、铁电RAM(FRAM)装置或电阻RAM(RRAM)装置)。
参照图1，存储器装置1000可以包括功能块100和体偏置发生器200。功能块100可以根据提供到存储器装置1000的数据和/或控制信号来执行各种功能。功能块100可以包括执行各种功能的电路。例如，功能块100可以包括存储数据的存储器单元阵列110。
存储器单元阵列110可以包括正常存储器单元阵列111和监视器存储器单元阵列112。正常存储器单元阵列111可以包括存储数据的存储器单元。功能块100可以输出存储在正常存储器单元阵列111的存储器单元中的数据。监视器存储器单元阵列112可以包括被构造为与正常存储器单元阵列111的存储器单元相同的存储器单元。监视器存储器单元阵列112的存储器单元可以不存储数据。可以通过监视器存储器单元阵列112来感测正常存储器单元阵列111的存储器单元的状态。例如，可以通过监视器存储器单元阵列112来感测正常存储器单元阵列111中流动的泄漏电流。
功能块100可以包括多个晶体管。晶体管可以是构成功能块100的最小逻辑单元之一。例如，晶体管可以包括p沟道金属氧化物半导体(PMOS)晶体管或n沟道金属氧化物半导体(NMOS)晶体管。
体偏置发生器200可以将泄漏电流ILK提供到功能块100。泄漏电流ILK可以是流过根据功能块100的操作而处于截止状态的一些晶体管的电流。即，体偏置发生器200可以允许泄漏电流ILK流过功能块100的一些晶体管。例如，体偏置发生器200可以将特定电压施加到功能块100的一些晶体管。在施加特定电压的情况下，泄漏电流ILK可以流过一些晶体管。
在示例实施例中，泄漏电流可以根据功能块100的操作流到正常存储器单元阵列111的晶体管。体偏置发生器200可以向监视器存储器单元阵列112提供与正常存储器单元阵列111中流动的泄漏电流相同或基本相同的泄漏电流ILK。在此情况下，体偏置发生器200可以通过提供到监视器存储器单元阵列112的泄漏电流ILK来感测正常存储器单元阵列111中流动的泄漏电流。
体偏置发生器200可以向功能块100提供用于功能块100的体电压VBB。体电压VBB可以是提供到功能块100中的晶体管的体(body)的电压。体偏置发生器200可以基于提供到功能块100的泄漏电流ILK来调整体电压VBB。在示例实施例中，在泄漏电流ILK增大的情况下，体偏置发生器200可以减小体电压VBB。
在调整体电压VBB的情况下，可以调整正常存储器单元阵列111中流动的泄漏电流。例如，在体电压VBB减小的情况下，可以减小正常存储器单元阵列111中流动的泄漏电流。因为泄漏电流ILK与正常存储器单元阵列111中流动的泄漏电流相同或基本相同，所以也可以随着调整体电压VBB来调整泄漏电流ILK。
在正常存储器单元阵列111中流动的泄漏电流根据功能块100的操作而增大的情况下，可能无法正常地执行功能块100的操作。例如，在读取存储在正常存储器单元阵列111中的数据的情况下，会增大读取错误。
在基于泄漏电流ILK来调整体电压VBB的情况下，不会增大正常存储器单元阵列111的泄漏电流。因此，可以正常地执行功能块100的操作。例如，在执行读取存储在正常存储器单元阵列111中的数据的操作的情况下，可以减少读取错误。
如上所述，体偏置发生器200可以基于提供到功能块100的泄漏电流ILK来调整体电压VBB。这可以意味着可以正常操作存储器装置1000，并且可以改善存储器装置1000的可靠性。
图2是示出图1的功能块100中包括的晶体管的电路图。参照图2，功能块100可以包括多个PMOS晶体管10和多个NMOS晶体管20。尽管图2中未示出，但是可以在功能块100中额外包括各种元件。
每个PMOS晶体管10的第一端(例如，源极或漏极)可以连接到信号线或者任何其它晶体管的第一端(例如，源极或漏极)，并且可以向每个PMOS晶体管10的第一端提供各种电压。每个PMOS晶体管10的栅极可以连接到信号线或者任何其它晶体管的端子，并且可以向每个PMOS晶体管10的栅极提供各种电压。因为每个PMOS晶体管10的体连接到向其提供PMOS体电压VBBP的信号线，所以从体偏置发生器200提供的PMOS体电压VBBP可以被提供到每个PMOS晶体管10的体。
同样地，每个NMOS晶体管20的第一端(例如，源极或漏极)可以连接到信号线或者任何其它晶体管的第一端(例如，源极或漏极)，并且可以向每个NMOS晶体管20的第一端提供各种电压。每个NMOS晶体管20的栅极可以连接到信号线或任何其它晶体管的端子，并且可以向每个NMOS晶体管20的栅极提供各种电压。因为每个NMOS晶体管20的体可以连接到向其提供NMOS体电压VBBN的信号线，所以从体偏置发生器200提供的NMOS体电压VBBN可以被提供到每个NMOS晶体管20的体。
如上所述，从体偏置发生器200提供的PMOS体电压VBBP和NMOS体电压VBBN可以分别被提供到每个PMOS晶体管10的体和每个NMOS晶体管20的体。从图1的体偏置发生器200提供的体电压VBB可以包括PMOS体电压VBBP和NMOS体电压VBBN。
图3A和图3B是示出图2中示出的晶体管的形式的截面图。例如，图3A示出了PMOS晶体管10的截面图，图3B示出了NMOS晶体管20的截面图。
参照图3A，出于形成PMOS晶体管10的目的，N阱11可以形成在P型衬底P-Sub中。可以通过将N型掺杂剂注入到P型衬底P-Sub中来形成N阱11。用于PMOS晶体管10的漏极和源极的P+掺杂区域12和13形成在N阱11中。用于提供PMOS体电压VBBP的N+掺杂区域14形成在N阱11中。接着，栅极绝缘层15和栅电极16顺序地堆叠。栅极绝缘层15可以由氧化层、氮化层或者其中氧化层和氮化层堆叠的堆叠层形成。栅电极16可以由其中掺有杂质离子(例如，磷(P)、砷(As)或硼(B))的多晶硅层或者金属层形成。
在PMOS晶体管10的结构中，栅极电压可以被施加到PMOS晶体管10的栅电极16，并且漏极电压和源极电压可以分别被施加到用作漏极端子和源极端子的P+掺杂区域12和13。另外，PMOS体电压VBBP可以被施加到用作PMOS晶体管10的体电极的N+掺杂区域14。
参照图3B，出于形成NMOS晶体管20的目的，用于漏极和源极的N+掺杂区域21和22可以形成在P型衬底P-Sub中。用于提供NMOS体电压VBBN的P+掺杂区域23形成在P型衬底P-Sub中。接着，栅极绝缘层24和栅电极25顺序地堆叠。
在NMOS晶体管20的结构中，栅极电压可以被施加到NMOS晶体管20的栅电极25，并且漏极电压和源极电压可以分别被施加到用作漏极端子和源极端子的N+掺杂区域21和22。另外，NMOS体电压VBBN可以被施加到用作NMOS晶体管20的体电极的P+掺杂区域23。
如上所述，从体偏置发生器200提供的体电压VBB可以通过N+掺杂区域14提供到PMOS晶体管10的体，并通过P+掺杂区域23提供到NMOS晶体管20的体。体偏置发生器200可以调整体电压VBB，从而调整PMOS晶体管10和NMOS晶体管20的阈值电压Vth。流过PMOS晶体管10和NMOS晶体管20的泄漏电流可以随着PMOS晶体管10和NMOS晶体管20的阈值电压Vth而变化。因此，在调整体电压VBB的情况下，可以调整流过PMOS晶体管10和NMOS晶体管20的泄漏电流。例如，在体电压VBB减小的情况下，PMOS晶体管10和NMOS晶体管20的阈值电压Vth可以增加。在此情况下，流过PMOS晶体管10和NMOS晶体管20的泄漏电流可以减小。
图4是示出图1的存储器装置1000的框图。参照图4，存储器装置1000可以包括存储器单元阵列110、地址解码器120、数据输入/输出电路130、控制逻辑140和体偏置发生器200。存储器单元阵列110、地址解码器120、数据输入/输出(I/O)电路130和控制逻辑140可以包括在功能块100中。
存储器单元阵列110可以包括正常存储器单元阵列111和监视器存储器单元阵列112。正常存储器单元阵列111可以包括存储器单元MC。存储器单元MC可以连接到源极线SL1至SLn(n为正整数)、位线BL1至BLn和字线WL1至WLm(m为正整数)。存储器单元MC可以以多行和多列的矩阵布置。各行存储器单元MC可以分别与字线WL1至WLm对应。各列存储器单元MC可以分别与源极线SL1至SLn对应，并且可以分别与位线BL1至BLn对应。
监视器存储器单元阵列112包括监视器存储器单元MMC。监视器存储器单元MMC可以被实施为与正常存储器单元阵列111的存储器单元MC相同。例如，存储器单元MC和监视器存储器单元MMC中的每个可以包括其电阻值可变的可变电阻元件。即，存储器单元MC和监视器存储器单元MMC可以用电阻式存储器单元来实施。
监视器存储器单元MMC可以布置在一个列中。监视器存储器单元MMC连接到第一信号线ML1、第二信号线ML2和第三信号线ML3。第一信号线ML1可以连接到体偏置发生器200。可以向第二信号线ML2和第三信号线ML3施加接地电压VSS。然而，本发明构思不限于此。例如，可以向第二信号线ML2和第三信号线ML3施加与接地电压VSS不同的电压。
地址解码器120可以在控制逻辑140的控制下控制字线WL1至WLm的电压。例如，地址解码器120可以将用于读取或写入的选择电压施加到选择的字线，并可以将用于禁止读取或写入的非选择电压施加到未选择的字线。
数据输入/输出电路130连接到源极线SL1至SLn和位线BL1至BLn。在控制逻辑140的控制下，数据输入/输出电路130可以通过使用源极线SL1至SLn和位线BL1至BLn将数据写入存储器单元MC。数据输入/输出电路130可以将数据写入选择的存储器单元MC。例如，数据输入/输出电路130可以将写入电压提供到连接到选择的存储器单元MC的源极线和位线中的一者，并且可以将低电压(例如，接地电压VSS)提供到连接到选择的存储器单元MC的源极线和位线中的另一者。
在控制逻辑140的控制下，数据输入/输出电路130可以通过使用源极线SL1至SLn和位线BL1至BLn来输出存储在存储器单元MC中的数据。数据输入/输出电路130可以输出存储在选择的存储器单元MC中的数据。例如，数据输入/输出电路130可以将读取电压提供到连接到选择的存储器单元MC的源极线和位线中的一者，并且可以将低电压(例如，接地电压VSS)提供到所述源极线和位线中的另一者。
控制逻辑140可以从外部装置(例如，存储器控制器)接收控制信号和地址。响应于控制信号和地址，控制逻辑140可以控制地址解码器120和数据输入/输出电路130，从而执行写入操作或读取操作。
体偏置发生器200可以将泄漏电流ILK提供到监视器存储器单元阵列112。泄漏电流ILK可以与在写入操作或读取操作中流过正常存储器单元阵列111的存储器单元MC的泄漏电流相同或基本相同。泄漏电流ILK可以通过第一信号线ML1分布到相应的监视器存储器单元MMC中。体偏置发生器200可以基于泄漏电流ILK来调整体电压VBB。调整后的体电压VBB可以被提供到功能块100的晶体管。
例如，在与连接到第一位线BL1、第一源极线SL1和第一字线WL1的选择的存储器单元MC相关联的读取操作中，选择电压可以被施加到第一字线WL1。读取电压可以被施加到第一位线BL1和第一源极线SL1中的一者，接地电压VSS可以被施加到第一位线BL1和第一源极线SL1中的另一者。随着读取电压被施加到第一位线BL1或第一源极线SL1，读取电流可以在选择的存储器单元MC中流动。泄漏电流可以在连接在第一位线BL1与第一源极线SL1之间的剩余的未选择的存储器单元MC中流动。体偏置发生器200可以向监视器存储器单元阵列112提供与剩余的未选择的存储器单元MC中流动的泄漏电流相同或基本相同的泄漏电流ILK。体偏置发生器200可以将特定电压施加到用于提供泄漏电流ILK的第一信号线ML1。该特定电压可以与施加到第一位线BL1和第一源极线SL1中的一者的读取电压相同。当该特定电压被施加到第一信号线ML1时，泄漏电流ILK可以流动。体偏置发生器200可以基于泄漏电流ILK来调整体电压VBB。
在适当地调整体电压VBB的情况下，可以减小存储器单元阵列110中流动的泄漏电流。因此，在读取操作或写入操作中，可以减少在读取电流或写入电流由于泄漏电流而减小时会发生的数据错误。
图5是示出图4的存储器单元阵列110的存储器单元的示例的图。正常存储器单元阵列111的存储器单元MC示出在图5中。存储器单元MC可以包括以磁隧道结(MTJ)结构实施的可变电阻元件VR以及单元晶体管TR。可变电阻元件VR的第一端可以连接到位线BL，可变电阻元件VR的第二端可以连接到单元晶体管TR的第一端。单元晶体管TR的第二端可以连接到源极线SL。单元晶体管TR的栅极可以连接到字线WL。例如，单元晶体管TR可以用PMOS晶体管或NMOS晶体管来实施。
可变电阻元件VR包括钉扎层PL、隧穿层TL和自由层FL。钉扎层PL具有固定的磁化方向。自由层FL的磁化方向可以随着施加到可变电阻元件VR的电压(或电流)而改变。
可变电阻元件VR的电阻值可以根据自由层FL的磁化方向是否与钉扎层PL的磁化方向平行或者是否与钉扎层PL的磁化方向反向平行而改变。可变电阻元件VR可以根据可变电阻元件VR的电阻值的大小来存储数据。例如，当可变电阻元件VR处于低电阻状态时，存储器单元MC的数据可以被定义为低值。当可变电阻元件VR处于高电阻状态时，存储器单元MC的数据可以被定义为高值。
仅正常存储器单元阵列111的存储器单元MC示出在图5中，监视器存储器单元阵列112的监视器存储器单元MMC也可以像存储器单元MC一样包括可变电阻元件VR和单元晶体管TR。
如上所述，存储器装置1000可以包括各自包含可变电阻元件VR和单元晶体管TR的存储器单元MC和MMC。即，存储器装置1000可以用MRAM来实施。然而，本发明构思不限于此。例如，存储器装置1000可以用各种种类的存储器来实施。以下，为了易于描述，假设存储器装置1000是MRAM。
图6是示出图4的存储器装置1000的电路图。例如，图6的存储器装置1000由MRAM形成，并且仅示出读取操作中使用的电路。然而，本发明构思不限于此。例如，本发明构思也可以应用于写入操作。
参照图6，存储器装置1000可以包括正常存储器单元阵列111、监视器存储器单元阵列112、参考存储器单元阵列113、数据输入/输出电路130和体偏置发生器200。图6中示出的正常存储器单元阵列111、参考存储器单元阵列113和数据输入/输出电路130可以包括在单个输入/输出块中。存储器装置1000可以通过输入/输出块来写入或输出数据。如此，数据输入/输出电路130可以包括用于输出一条数据的感测放大器(SA)131。尽管图6中未示出，但是存储器装置1000可以包括多个输入/输出块。
正常存储器单元阵列111可以包括多个存储器单元MC。每个存储器单元MC可以包括单元晶体管TR和以MTJ结构实施的可变电阻元件VR。单元晶体管TR的第一端可以连接到特定源极线，并且单元晶体管TR的第二端可以连接到可变电阻元件VR的第一端。单元晶体管TR的栅极可以连接到特定字线。可变电阻元件VR的第二端可以连接到特定位线。在存储器装置1000的操作中，接地电压VSS可以被施加到特定位线，并且选择电压或非选择电压可以被施加到特定字线。选择电压可以是可使单元晶体管TR导通的高电压。非选择电压可以是可使单元晶体管TR截止的低电压。例如，选择电压可以是电源电压VDD，非选择电压可以是接地电压VSS。例如，选择电压可以被施加到选择的存储器单元MC连接到的字线，接地电压VSS可以被施加到未选择的存储器单元MC连接到的字线。
监视器存储器单元阵列112包括多个监视器存储器单元MMC。每个监视器存储器单元MMC可以包括单元晶体管TR和以MTJ结构实施的可变电阻元件VR。单元晶体管TR的第一端可以连接到第一信号线ML1，单元晶体管TR的第二端可以连接到可变电阻元件VR的第一端。单元晶体管TR的栅极可以连接到第三信号线ML3。可变电阻元件VR的第二端可以连接到第二信号线ML2。在此情况下，接地电压VSS可以被施加到第二信号线ML2和第三信号线ML3。即，施加到第二信号线ML2的电压可以与施加到所述特定位线的电压相同，并且施加到第三信号线ML3的电压可以与施加到所述特定字线的非选择电压相同。图6中示出了这样的示例，即，施加到第二信号线ML2和第三信号线ML3的电压为接地电压VSS，但是本发明构思不限于此。施加到第二信号线ML2和第三信号线ML3的电压可以随着施加到所述特定位线的电压和施加到所述特定字线的非选择电压而改变。
如此，监视器存储器单元阵列112可以被构造为与正常存储器单元阵列111的一列相同。另外，施加到监视器存储器单元MMC的电压可以与施加到正常存储器单元阵列111的未选择的存储器单元MC的电压相同，因此，监视器存储器单元MMC可以操作为与未选择的存储器单元MC相同或基本相同。例如，未选择的存储器单元MC中流动的泄漏电流可以与监视器存储器单元MMC中流动的泄漏电流ILK相同或基本相同。
参考存储器单元阵列113可以包括多个参考存储器单元RMC。每个参考存储器单元RMC可以包括单元晶体管TR，但是可以不包括可变电阻元件VR。在一些示例实施例中，即使参考存储器单元RMC包括可变电阻元件VR，可变电阻元件VR也可以处于短路状态。单元晶体管TR的第一端连接到参考位线RBL，单元晶体管TR的第二端连接到参考源极线RSL。单元晶体管TR的栅极连接到特定字线。
数据输入/输出电路130可以包括第一开关s1至第七开关s7、参考电阻器Rref和感测放大器131。数据输入/输出电路130还可以包括连接到位线BL2至BLn-1和源极线SL2至SLn-1的开关。可以根据数据输入/输出电路130的读取操作来使第一开关s1至第七开关s7闭合或开路。例如，在与连接到第一位线BL1和第一源极线SL1的选择的存储器单元MC相关联的读取操作中，可以使第一开关s1、第二开关s2、第三开关s3、第四开关s4和第七开关s7闭合，并且可以使剩余的开关s5和s6开路。
在读取操作中，随着第一开关s1和第二开关s2闭合，参考信号SIREF可以被提供到感测放大器131。参考信号SIREF可以是根据参考存储器单元阵列113的操作输出的电压或电流。随着第七开关s7闭合，接地电压VSS可以被施加到位线BL1至BLn中的一条。
可以通过参考电阻器Rref来确定通过参考存储器单元阵列113输出的参考信号SIREF。即，提供到感测放大器131的电压或电流可以随着参考电阻器Rref的值而改变。例如，参考电阻器Rref可以具有与低值对应的可变电阻元件VR的电阻值或者与高值对应的可变电阻元件VR的电阻值。
感测放大器131可以接收通过参考源极线RSL提供的参考信号SIREF和通过源极线SL1至SLn中的一条提供的输入信号SIIN。感测放大器131可以放大接收的信号SIREF与SIIN之间的差，并可以输出放大的信号。参考信号SIREF可以具有根据参考电阻器Rref确定的固定的值。输入信号SIIN可以具有随着可变电阻元件VR的电阻值(例如，随着存储在存储器单元MC中的数据)而改变的值。如此，从感测放大器131输出的信号可以随着输入信号SIIN而改变。存储在存储器单元MC中的数据可以通过从感测放大器131输出的信号来确定。
如上所述，在读取操作中，参考存储器单元阵列113可以输出用于确定存储在正常存储器单元阵列111中的数据的参考信号SIREF。
体偏置发生器200可以包括泄漏电流发生器210、泵使能电路220、负电荷泵230和箝位电路240。泄漏电流发生器210可以将泄漏电流ILK提供到监视器存储器单元阵列112和泵使能电路220。泄漏电流发生器210可以通过第一信号线ML1将泄漏电流ILK提供到监视器存储器单元阵列112。提供的泄漏电流ILK可以流到监视器存储器单元MMC。
在示例实施例中，泄漏电流发生器210可以将与第一节点no1的电压相同或基本相同的电压施加到第一信号线ML1。第一节点no1可以是正常存储器单元阵列111的输出节点(或输入节点)。例如，第一节点no1的电压可以是施加到正常存储器单元阵列111的读取电压。在与第一节点no1的电压相同或基本的电压被施加到第一信号线ML1的情况下，与流到正常存储器单元阵列111的泄漏电流相同或基本相同的泄漏电流ILK可以流到监视器存储器单元阵列112。将参照图10和图11详细地描述泄漏电流发生器210的操作。
泵使能电路220可以确定泄漏电流ILK是否大于阈值。泵使能电路220可以根据确定的结果将使能信号EN提供到负电荷泵230。例如，在泄漏电流ILK大于阈值的情况下，使能信号EN可以被提供到负电荷泵230。在泄漏电流ILK不大于阈值的情况下，可以不输出使能信号EN。
泵使能电路220可以包括比较器221和可变电阻器222。比较器221可以将阈值电压VTR与基于泄漏电流ILK确定的泄漏电压VDET进行比较。在泄漏电压VDET大于阈值电压VTR的情况下，比较器221可以输出使能信号EN。泄漏电压VDET可以根据泄漏电流ILK和可变电阻器222来确定。可以随着调整可变电阻器222来调整输出到比较器221的泄漏电压VDET。如此，可以随着调整可变电阻器222来控制使能信号EN的输出。
负电荷泵230可以接收使能信号EN。负电荷泵230可以响应于使能信号EN而减小体电压VBB。例如，当负电荷泵230工作时，体电压VBB可以变得比接地电压VSS小。
箝位电路240可以感测体电压VBB。箝位电路240可以将体电压VBB箝位到期望的(或可替换地，预设的)电压，使得体电压VBB不高于期望的(或可替换地，预设的)电压。例如，箝位电路240可以感测出体电压VBB高于接地电压VSS，并可以将体电压VBB箝位到接地电压VSS。将参照图12详细地描述箝位电路240的操作。
如上所述，存储器装置1000可以包括被构造为与正常存储器单元阵列111相同的监视器存储器单元阵列112。存储器装置1000可以通过体偏置发生器200将与施加到正常存储器单元阵列111的电压(例如，读取电压)相同或基本相同的电压施加到监视器存储器单元阵列112。如此，与正常存储器单元阵列111中流动的泄漏电流相同或基本相同的泄漏电流ILK可以被提供到监视器存储器单元阵列112。在此情况下，泄漏电流ILK可以被存储器装置1000感测。存储器装置1000可以基于泄漏电流ILK来调整体电压VBB。
图6中将感测放大器131示出为连接到参考源极线RSL和源极线SL1至SLn，但是本发明构思不限于此。例如，感测放大器131可以连接到参考位线RBL和位线BL1至BLn。在此情况下，接地电压VSS可以被施加到参考源极线RSL和源极线SL1至SLn。
图7是示出图6的存储器装置1000的读取操作的示例的图。参照图7，存储器装置1000可以对存储器单元MC1执行读取操作。为了输出存储在存储器单元MC1中的数据，选择电压VSL可以被施加到连接到存储器单元MC1的第二字线WL2。如此，连接到第二字线WL2的单元晶体管可以导通。例如，选择电压VSL可以为1.8V。接地电压VSS可以被施加到除了第二字线WL2之外的剩余的字线WL1和WL3至WLm。在此情况下，连接到字线WL1和WL3至WLm的单元晶体管可以截止。例如，接地电压VSS可以为0V。
为了输出存储在存储器单元MC1中的数据，第一开关s1至第四开关s4和第七开关s7可以闭合。在此情况下，参考源极线RSL和第一源极线SL1可以连接到感测放大器131。可以分别向参考源极线RSL和第一源极线SL1施加电压(例如，读取电压)。在此情况下，读取电流IRD可以被提供到参考源极线RSL和第一源极线SL1。参考位线RBL可以连接到参考电阻器Rref。提供到参考源极线RSL的读取电流IRD可以通过参考存储器单元RMC1的单元晶体管TR2流到参考位线RBL。另外，接地电压VSS可以被施加到第一位线BL1。提供到第一源极线SL1的读取电流IRD可以通过存储器单元MC1的单元晶体管TR1流到位线BL1。
感测放大器131可以基于根据读取电流IRD的流动而接收的参考信号SIREF和输入信号SIIN来感测存储在存储器单元MC1中的数据。例如，可以通过将参考电阻器Rref的电阻值与读取电流IRD相乘来确定参考信号SIREF。可以通过将存储器单元MC1中的可变电阻元件VR1的电阻值与读取电流IRD相乘来确定输入信号SIIN。因此，感测放大器131可以根据参考电阻器Rref的电阻值与可变电阻元件VR1的电阻值之间的差来感测存储在存储器单元MC1中的数据。
然而，在温度升高的情况下，单元晶体管TR的阈值电压会减小。在此情况下，会产生或增大泄漏电流。因为正常存储器单元阵列111的存储器单元MC包括可变电阻元件VR，所以存储器单元MC的相对端(例如，第一节点no1与第二节点no2)之间的电压差会大于参考存储器单元RMC的相对端(例如，第三节点no3与第四节点no4)之间的电压差。在这样的情况下，正常存储器单元阵列111的泄漏电流ILKN会明显大于参考存储器单元阵列113的泄漏电流，因此，可以假设参考存储器单元阵列113的泄漏电流不存在，或者参考存储器单元阵列113的泄漏电流相对于泄漏电流ILKN可忽略不计。例如，如图7中所示，与排除掉泄漏电流ILKN的流到第一源极线SL1的读取电流IRD对应的剩余的电流(IRD–ILKN)可以被提供到存储器单元MC1。然而，当参考存储器单元阵列113的泄漏电流可忽略不计时，可以假设流到参考源极线RSL的全部读取电流IRD可以被提供到参考存储器单元RMC1。
如此，在正常存储器单元阵列111的泄漏电流ILKN和参考存储器单元阵列113的泄漏电流不匹配的情况下，输入到感测放大器131的参考信号SIREF与输入信号SIIN之间的差会改变。因此，从感测放大器131输出的信号会改变。在此情况下，会发生关于输出数据的错误。
体偏置发生器200可以基于与泄漏电流ILKN相同或基本相同的泄漏电流ILK来调整体电压VBB。在调整体电压VBB的情况下，单元晶体管TR的阈值电压Vth可以增大，因此减轻或防止产生泄漏电流ILKN或者减轻或防止泄漏电流ILKN的增大。例如，即使温度升高，也可以通过调整体电压VBB来控制泄漏电流ILK不增大。即，存储器装置1000可以调整泄漏电流ILKN，使得不在读取操作中发生数据错误。
图8是示出根据图6的体偏置发生器200的操作而改变的信号的图。图8的每个水平轴表示温度。随着温度改变而变化的使能信号EN、泄漏电流ILK、泄漏电压VDET和体电压VBB示出在图8中。
泄漏电流ILK会随着温度升高而增大。基于泄漏电流ILK的泄漏电压VDET也会随着温度升高而增大。即使泄漏电流ILK或泄漏电压VDET增大，在泄漏电流ILK不大于阈值电流ITR或者泄漏电压VDET不大于阈值电压VTR的情况下，也可以不输出使能信号EN(例如，将使能信号EN设定为低值)。在此情况下，可以将体电压VBB进行箝位，使得体电压VBB不高于接地电压VSS。因此，可以将体电压VBB固定为接地电压VSS。
在温度升高到第一温度tp1的情况下，泄漏电流ILK会大于阈值电流ITR，并且泄漏电压VDET会大于阈值电压VTR。在此情况下，可以输出使能信号EN。体偏置发生器200可以响应于使能信号EN而减小体电压VBB。体偏置发生器200可以连续地减小体电压VBB，同时输出使能信号EN。因此，即使温度连续地升高，泄漏电流ILK也不会大于阈值电流ITR，并且泄漏电压VDET也不会大于阈值电压VTR。
图9是示出图6的存储器装置1000中包括的数据输入/输出电路130和泄漏电流发生器210的示例的图。参照图9，数据输入/输出电路130可以包括第一PMOS晶体管P1、第二PMOS晶体管P2、第八开关s8、第九开关s9和感测放大器131。第一PMOS晶体管P1具有向其施加电源电压VDD的第一端和连接到第八开关s8的第一端的第二端。第二PMOS晶体管P2具有向其施加电源电压VDD的第一端和连接到第九开关s9的第一端的第二端。第八开关s8的第二端连接到第一节点no1，第九开关s9的第二端连接到第三节点no3。第一节点no1可以是正常存储器单元阵列111的输出节点(或输入节点)。第三节点no3可以是参考存储器单元阵列113的输出节点(或输入节点)。
在读取操作中，当第八开关s8和第九开关s9闭合时，可以基于电源电压VDD通过第一PMOS晶体管P1和第二PMOS晶体管P2来输出读取电流IRD。读取电流IRD可以被提供到正常存储器单元阵列111和参考存储器单元阵列113。
感测放大器131可以感测第一节点no1的输入电压VIN和第三节点no3的参考电压VREF。例如，可以通过将读取电流IRD与可变电阻元件VR的电阻值相乘来确定输入电压VIN。可以通过将读取电流IRD与参考电阻器Rref的电阻值相乘来确定参考电压VREF。感测放大器131可以放大参考电压VREF与输入电压VIN之间的差，并且可以输出读取数据。
如上所述，图9中示出的存储器装置1000可以包括使用电压作为输入的感测放大器131。
泄漏电流发生器210可以包括电压复制电路211。电压复制电路211可以产生与第一节点no1的电压(例如，输入电压VIN)相同或基本相同的第一电压V1。随着第一电压V1被施加到第一信号线ML1，泄漏电流ILK可以被提供到监视器存储器单元阵列112。
泄漏电流发生器210可以包括第三PMOS晶体管P3至第五PMOS晶体管P5、第一NMOS晶体管N1至第三NMOS晶体管N3和复制电阻器Rmtj。第三PMOS晶体管P3具有向其施加电源电压VDD的第一端和连接到第一NMOS晶体管N1的第一端的第二端。第一NMOS晶体管N1的第一端连接到第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极的公共节点。第一NMOS晶体管N1的第二端连接到第三NMOS晶体管N3的第一端。第三NMOS晶体管N3的第二端连接到复制电阻器Rmtj的第一端，选择电压VSL被施加到第三NMOS晶体管N3的栅极。接地电压VSS被施加到复制电阻器Rmtj的第二端。电源电压VDD被施加到第四PMOS晶体管P4的第一端，第四PMOS晶体管P4的第二端连接到第二NMOS晶体管N2的第一端以及第四PMOS晶体管P4的栅极和第五PMOS晶体管P5的栅极的公共节点。第二NMOS晶体管N2的第二端连接到第一信号线ML1。电源电压VDD被施加到第五PMOS晶体管P5的第一端。
第三PMOS晶体管P3、第一NMOS晶体管N1至第三NMOS晶体管N3和复制电阻器Rmtj可以构成电压复制电路211。在通过第三PMOS晶体管P3和第一NMOS晶体管N1提供读取电流IRD的情况下，第三NMOS晶体管N3的第一端(例如，第一NMOS晶体管N1的第二端)的电压可以为第一电压V1。复制电阻器Rmtj可以具有与可变电阻元件VR的电阻值相同的电阻值。例如，复制电阻器Rmtj可以具有与选择的存储器单元MC的可变电阻元件VR的电阻值相同的电阻值。复制电阻器Rmtj和第三NMOS晶体管N3的操作可以与正常存储器单元阵列111的选择的存储器单元MC的操作相同或基本相同。因此，第一电压V1可以与第一节点no1的电压相同或基本相同。
第一NMOS晶体管N1和第二NMOS晶体管N2可以作为源极跟随器操作。在此情况下，第二NMOS晶体管N2的第二端的电压也可以为第一电压V1。因此，第一电压V1可以被施加到第一信号线ML1。
第四PMOS晶体管P4和第五PMOS晶体管P5可以作为电流镜操作。在此情况下，可以从第四PMOS晶体管P4和第五PMOS晶体管P5中的每个输出相同的电流。流过第四PMOS晶体管P4的电流可以与流过第二NMOS晶体管N2的电流相同。因此，从第四PMOS晶体管P4输出的电流可以为泄漏电流ILK，并且从第五PMOS晶体管P5输出的电流可以为泄漏电流ILK。因此，泄漏电流发生器210可以将泄漏电流ILK提供到泵使能电路220。
如上所述，在采用了使用电压作为输入的感测放大器131的情况下，可以实施与感测放大器131对应的泄漏电流发生器210。
图10是示出图6的存储器装置1000中包括的数据输入/输出电路130和泄漏电流发生器210的另一示例的图。参照图10，存储器装置1000还可以包括偏置电路300。偏置电路300可以包括电流源301、缓冲器302、第四NMOS晶体管N4和复制电阻器Rmtj。电流源301可以将读取电流IRD提供到第四NMOS晶体管N4的第一端和栅极的公共节点。第四NMOS晶体管N4的第二端连接到复制电阻器Rmtj的第一端，第四NMOS晶体管N4的栅极连接到缓冲器302的输入。接地电压VSS被施加到复制电阻器Rmtj的第二端。复制电阻器Rmtj可以具有与可变电阻元件VR的电阻值相同的电阻值。例如，复制电阻器Rmtj可以具有与选择的存储器单元MC的可变电阻元件VR的电阻值相同的电阻值。在读取电流IRD被提供到第四NMOS晶体管N4的第一端的情况下，第四NMOS晶体管N4的第二端可以为第二电压V2。在此情况下，可以通过将读取电流IRD与复制电阻器Rmtj的电阻值相乘来确定第二电压V2。因此，第二电压V2可以与提供到正常存储器单元阵列111的读取电压相同。缓冲器302可以基于接收的读取电流IRD来输出偏置电压VBIAS。
数据输入/输出电路130可以包括第一NMOS晶体管N1、第二NMOS晶体管N2和感测放大器131。第一NMOS晶体管N1的第一端连接到感测放大器131的第一输入节点，第一NMOS晶体管N1的第二端连接到第一节点no1。第二NMOS晶体管N2的第一端连接到感测放大器131的第二输入节点，第二NMOS晶体管N2的第二端连接到第三节点no3。第一节点no1可以是正常存储器单元阵列111的输出节点(或输入节点)。第三节点no3可以是参考存储器单元阵列113的输出节点(或输入节点)。
在读取操作中，偏置电压VBIAS可以通过偏置电路300被施加到NMOS晶体管N1和N2的栅极。在此情况下，第一NMOS晶体管N1、第二NMOS晶体管N2和第四NMOS晶体管N4可以作为源极跟随器操作。如此，第一NMOS晶体管N1的第二端和第二NMOS晶体管N2的第二端可以被固定为第四NMOS晶体管N4的第二端的电压(例如，第二电压V2)。在此情况下，提供到正常存储器单元阵列111的读取电流可以与提供到参考存储器单元阵列113的读取电流不同。
感测放大器131可以感测提供到第一输入节点的输入电流IIN和提供到第二输入节点的参考电流IREF。输入电流IIN可以与通过将第二电压V2除以可变电阻元件VR的电阻值获得的值对应。即，输入电流IIN的大小可以与提供到正常存储器单元阵列111的读取电流的大小相同。参考电流IREF可以与通过将第二电压V2除以参考电阻器Rref的电阻值获得的值对应。即，参考电流IREF的大小可以与提供到参考存储器单元阵列113的读取电流的大小相同。感测放大器131可以放大输入电流IIN与参考电流IREF之间的差，并可以输出数据。
如上所述，图10中示出的存储器装置1000可以包括使用电流作为输入的感测放大器131。
泄漏电流发生器210可以包括第一PMOS晶体管P1、第二PMOS晶体管P2和第三NMOS晶体管N3。电源电压VDD被施加到第一PMOS晶体管P1的第一端，第一PMOS晶体管P1的第二端连接到第三NMOS晶体管N3的第一端以及第一PMOS晶体管P1的栅极和第二PMOS晶体管P2的栅极的公共节点。第三NMOS晶体管N3的第二端连接到第一信号线ML1。电源电压VDD被施加到第二PMOS晶体管P2的第一端。从偏置电路300提供的偏置电压VBIAS被施加到第三NMOS晶体管N3的栅极。在此情况下，第三NMOS晶体管N3和第四NMOS晶体管N4可以作为源极跟随器操作，因此，第三NMOS晶体管N3的第二端的电压可以被固定为第四NMOS晶体管N4的第二端的电压(例如，第二电压V2)。
第三NMOS晶体管N3的第二端的电压V2可以与第一NMOS晶体管N1的第二端的电压V2相同。因此，与提供到正常存储器单元阵列111的电压相同的第二电压V2可以被施加到第一信号线ML1。泄漏电流ILK可以通过第二电压V2被提供到第一信号线ML1。
第一PMOS晶体管P1和第二PMOS晶体管P2可以作为电流镜操作。在此情况下，可以从第一PMOS晶体管P1和第二PMOS晶体管P2输出相同的电流。流过第一PMOS晶体管P1的电流可以与流过第三NMOS晶体管N3的电流相同。可以从第三NMOS晶体管N3输出泄漏电流ILK，因此可以从第一PMOS晶体管P1和第二PMOS晶体管P2输出泄漏电流ILK。因此，泄漏电流发生器210可以将泄漏电流ILK提供到泵使能电路220。
图11是示出图6的箝位电路240的示例的电路图。参照图11，箝位电路240可以包括第一电阻器R1、第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1至第三NMOS晶体管N3。电源电压VDD被施加到第一电阻器R1的第一端，第一电阻器R1的第二端连接到第一PMOS晶体管P1的第一端和第二PMOS晶体管P2的第一端的公共节点。第一PMOS晶体管P1的第二端连接到第一NMOS晶体管N1的第一端。第一NMOS晶体管N1的第一端连接到第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极的公共节点、以及第一PMOS晶体管P1的栅极和第二PMOS晶体管P2的栅极的公共节点。接地电压VSS被施加到第一NMOS晶体管N1的第二端。第二PMOS晶体管P2的第二端连接到第二NMOS晶体管N2的第一端和第三NMOS晶体管N3的栅极的公共节点。第二NMOS晶体管N2的第二端连接到向其提供体电压VBB的节点。接地电压VSS被施加到第三NMOS晶体管N3的第一端，第三NMOS晶体管N3的第二端连接到向其提供体电压VBB的节点。
在体电压VBB与接地电压VSS相同的情况下，第一NMOS晶体管N1的栅极电压可以与第二NMOS晶体管N2的栅极电压相同。在此情况下，流过第一NMOS晶体管N1的电流可以与流过第二NMOS晶体管N2的电流相同。在体电压VBB大于接地电压VSS的情况下，流过第一NMOS晶体管N1的电流可以大于流过第二NMOS晶体管N2的电流。如此，节点“no”的电压可以增大。第一电阻器R1、第一PMOS晶体管P1和第二PMOS晶体管P2可以作为差分放大器操作。在此情况下，节点“no”的电压可以通过第一电阻器R1、第一PMOS晶体管P1和第二PMOS晶体管P2放大。在节点“no”的电压增大的情况下，第三NMOS晶体管N3可以导通，因此，体电压VBB可以被固定为接地电压VSS。
在体电压VBB大于接地电压VSS的情况下，单元晶体管的阈值电压Vth可以减小。这会意味着流过单元晶体管的泄漏电流进一步增大。箝位电路240可以感测体电压VBB，并可以在体电压VBB高于接地电压VSS时将体电压VBB减小到接地电压VSS。因此，箝位电路240可以减轻或防止流过单元晶体管的泄漏电流进一步增大。
图12是示出根据本发明构思的示例实施例的存储器装置的操作的流程图。参照图4和图12，在操作S101中，存储器装置1000可以将选择电压施加到包括在正常存储器单元阵列111中的一个存储器单元。例如，存储器装置1000可以将选择电压施加到连接到存储器单元的字线。
在操作S102中，存储器装置1000可以将泄漏电流ILK提供到监视器存储器单元阵列112。在操作S103中，存储器装置1000可以确定泄漏电流ILK是否大于阈值电流ITR。在泄漏电流ILK大于阈值电流ITR的情况下，在操作S104中，存储器装置1000可以减小体电压VBB。在泄漏电流ILK不大于阈值电流ITR的情况下，在操作S105中，存储器装置1000可以将体电压VBB固定为接地电压VSS。
参照图1至图12描述的存储器装置1000的组件可以以软件、硬件或它们的组合的形式来实施。例如，软件可以是机器代码、固件、嵌入代码和应用软件。例如，硬件可以包括电气电路、电子电路、处理器、计算机、集成电路、集成电路核心、压力传感器、微机电系统(MEMS)、无源元件或者它们的组合。
图13是示出根据本发明构思的示例实施例的电子系统2000的框图。参照图13，电子系统2000可以包括主机装置2100和存储器系统2200。例如，电子系统2000可以以诸如台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴装置、视频游戏控制台、服务器、电动车辆、家用电器和医疗装置之类的电子装置来实施。
主机装置2100可以是可执行电子系统2000所需的操作的电子装置。为此，主机装置2100可以将数据存储在存储器系统2200中，或者可以读取存储在存储器系统2200中的数据。
例如，主机装置2100可以是主处理器(例如，中央处理单元(CPU)或应用处理器(AP))、专用处理器(例如，图形处理单元(GPU)或调制器/解调器(MODEM))或图像传感器。主机装置2100可以是被构造为使用存储器系统2200的任何装置。
存储器系统2200可以存储用于电子系统2000的操作的数据。例如，存储器系统2200可以存储主机装置2100所需的写入数据，或者可以将主机装置2100所需的读取数据提供到主机装置2100。
为此，存储器系统2200可以包括控制器2210和一个或多个非易失性存储器装置2220。控制器2210可以控制存储器系统2200的整个操作。在示例实施例中，控制器2210可以响应于主机装置2100的请求来控制存储器装置2220，使得数据被存储到存储器装置2220，或者从存储器装置2220读取数据。例如，控制器2210可以提供各种操作，例如，数据错误校正操作、性能管理操作和/或攻击防御操作。
存储器装置2220可以包括被构造为存储数据并输出存储的数据的存储器元件。例如，存储器元件可以包括易失性存储器元件和/或非易失性存储器元件。存储器装置2220可以包括参照图1至图12描述的存储器装置1000。
根据本发明构思，可以提供一种可调整流到存储器单元的泄漏电流的存储器装置及其操作方法。
另外，根据一些示例实施例的存储器装置即使温度升高也可以减轻或防止流到存储器单元的泄漏电流增大。因此，可以降低发生输出数据的错误的概率，并且可以改善存储器装置的可靠性。
尽管已经参照本发明构思的一些示例实施例描述了本发明构思，但是本领域普通技术人员将显而易见的是，在不脱离如所附权利要求阐述的本发明构思的精神和范围的情况下，可以对此做出各种改变和修改。

Claims (20)

1.一种存储器装置，包括：
包括第一磁电阻存储器单元的正常存储器单元阵列，所述第一磁电阻存储器单元连接到第一位线、第一源极线和第一字线，所述第一磁电阻存储器单元被构造为通过所述第一字线来接收选择电压；
包括第二磁电阻存储器单元的监视器存储器单元阵列，所述第二磁电阻存储器单元连接到第一信号线和第二信号线，所述第二磁电阻存储器单元的单元晶体管的栅极被构造为接收非选择电压；以及
体偏置发生器，其被构造为感测流过所述第一信号线的泄漏电流，并基于所述泄漏电流来控制提供到所述第一磁电阻存储器单元的单元晶体管的体和所述第二磁电阻存储器单元的所述单元晶体管的体中的每个的体电压。
2.根据权利要求1所述的存储器装置，其中，
当所述泄漏电流大于阈值时，所述体偏置发生器被构造为基于所述泄漏电流来减小所述体电压，并且
当所述泄漏电流不大于所述阈值时，所述体偏置发生器被构造为将所述体电压固定为接地电压。
3.根据权利要求1所述的存储器装置，其中，所述存储器装置被构造为向所述第一位线和所述第一源极线中的一者施加接地电压，向所述第一位线和所述第一源极线中的另一者施加读取电压，并向所述第二信号线施加所述接地电压。
4.根据权利要求3所述的存储器装置，其中，所述体偏置发生器被构造为向所述第一信号线施加实质上等于所述读取电压的特定电压，并且所述泄漏电流基于所述特定电压流过所述第一信号线。
5.根据权利要求3所述的存储器装置，还包括：
数据输入/输出电路，其被构造为基于响应于所施加的接地电压和所施加的读取电压而通过所述第一位线或所述第一源极线输出的信号，来输出存储在所述第一磁电阻存储器单元中的数据。
6.根据权利要求1所述的存储器装置，还包括：
包括参考存储器单元的参考存储器单元阵列，所述参考存储器单元包括单元晶体管并且不包括可变电阻元件，所述参考存储器单元连接到第二位线、第二源极线和所述第一字线，所述参考存储器单元被构造为通过所述第一字线来接收所述选择电压；以及
连接到所述第二位线的参考电阻器。
7.根据权利要求6所述的存储器装置，还包括：
感测放大器，其被构造为放大从所述参考存储器单元阵列提供的参考信号与从所述正常存储器单元阵列提供的输入信号的差。
8.根据权利要求1所述的存储器装置，其中，
所述正常存储器单元阵列还包括多个第三磁电阻存储器单元，所述多个第三磁电阻存储器单元连接到所述第一位线和所述第一源极线，全部所述多个第三磁电阻存储器单元被构造为接收所述非选择电压，并且
流过所述第一信号线的所述泄漏电流实质上等于全部所述多个第三磁电阻存储器单元中流动的泄漏电流。
9.一种存储器装置，包括：
包括第一磁电阻存储器单元的正常存储器单元阵列，所述第一磁电阻存储器单元连接到第一位线、第一源极线和第一字线，所述第一磁电阻存储器单元被构造为通过所述第一字线来接收选择电压；
包括第二磁电阻存储器单元的监视器存储器单元阵列，所述第二磁电阻存储器单元连接到第一信号线和第二信号线，所述第二磁电阻存储器单元的单元晶体管的栅极被构造为接收非选择电压；
泄漏电流发生器，其被构造为感测流过所述第一信号线的泄漏电流；以及
负电荷泵，其被构造为：当所述泄漏电流大于阈值时，减小提供到所述第一磁电阻存储器单元的单元晶体管的体和所述第二磁电阻存储器单元的所述单元晶体管的体中的每个的体电压。
10.根据权利要求9所述的存储器装置，还包括：
箝位电路，其被构造为感测所述体电压并在所感测的体电压大于接地电压时将所述体电压固定为所述接地电压。
11.根据权利要求9所述的存储器装置，其中，所述存储器装置被构造为向所述第一位线和所述第一源极线中的一者施加接地电压，向所述第一位线和所述第一源极线中的另一者施加读取电压，向所述第一信号线施加实质上等于所述读取电压的特定电压，并向所述第二信号线施加所述接地电压。
12.根据权利要求11所述的存储器装置，其中，所述泄漏电流发生器包括被构造为产生所述特定电压的电压复制电路，并且所述电压复制电路包括：
复制电阻器，其被构造为具有实质上等于包括在所述第一磁电阻存储器单元中的可变电阻元件的电阻值的电阻值，以及
金属氧化物半导体晶体管，其连接到所述复制电阻器的第一端，并被构造为通过所述金属氧化物半导体晶体管的栅极来接收所述选择电压。
13.根据权利要求9所述的存储器装置，还包括：
包括参考存储器单元的参考存储器单元阵列，所述参考存储器单元包括单元晶体管并且不包括可变电阻元件，所述参考存储器单元连接到第二位线、第二源极线和所述第一字线，所述参考存储器单元被构造为通过所述第一字线来接收所述选择电压；以及
连接到所述第二位线的参考电阻器。
14.根据权利要求13所述的存储器装置，还包括：
感测放大器，其被构造为放大从所述参考存储器单元阵列提供的参考信号与从所述正常存储器单元阵列提供的输入信号的差。
15.一种存储器装置，包括：
包括正常磁电阻存储器单元的正常存储器单元阵列，所述正常磁电阻存储器单元连接到第一位线、第一源极线以及多条字线中的相应字线；
包括监视器磁电阻存储器单元的监视器存储器单元阵列，所述监视器磁电阻存储器单元连接到第一信号线、第二信号线和第三信号线，所述监视器磁电阻存储器单元的单元晶体管的栅极连接到所述第三信号线，并被构造为通过所述第三信号线来接收非选择电压；以及
体偏置发生器，其被构造为感测流过所述第一信号线的泄漏电流，并基于所述泄漏电流来控制体电压，所述体电压提供到包括在所述正常磁电阻存储器单元中的每个单元晶体管的体和包括在所述监视器磁电阻存储器单元中的每个所述单元晶体管的体。
16.根据权利要求15所述的存储器装置，其中，所述存储器装置被构造为向所述多条字线之中的第一字线施加选择电压，并向所述多条字线中的剩余的字线施加所述非选择电压。
17.根据权利要求16所述的存储器装置，其中，所述存储器装置被构造为向所述第一位线和所述第一源极线中的一者施加接地电压，并向所述第一位线和所述第一源极线中的另一者施加读取电压，向所述第一信号线施加实质上等于所述读取电压的特定电压，并向所述第二信号线施加所述接地电压。
18.根据权利要求17所述的存储器装置，还包括：
数据输入/输出电路，其被构造为基于响应于所施加的接地电压和所施加的读取电压而通过所述第一位线或所述第一源极线输出的信号，来输出所述正常磁电阻存储器单元之中的连接到所述第一字线的选择的一个正常磁电阻存储器单元中存储的数据。
19.根据权利要求15所述的存储器装置，还包括：
包括参考存储器单元的参考存储器单元阵列，所述参考存储器单元各自包括单元晶体管并且不包括可变电阻元件，所述参考存储器单元连接到第二位线、第二源极线以及所述多条字线中的相应字线；以及
连接到所述第二位线的参考电阻器。
20.根据权利要求19所述的存储器装置，还包括：
感测放大器，其被构造为放大从所述参考存储器单元阵列提供的参考信号与从所述正常存储器单元阵列提供的输入信号的差。
CN201910837939.6A 2018-09-17 2019-09-05 用于减少泄漏电流的存储器装置 Pending CN110910925A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0110997 2018-09-17
KR1020180110997A KR102510497B1 (ko) 2018-09-17 2018-09-17 누설 전류를 감소시키기 위한 메모리 장치

Publications (1)

Publication Number Publication Date
CN110910925A true CN110910925A (zh) 2020-03-24

Family

ID=69772541

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910837939.6A Pending CN110910925A (zh) 2018-09-17 2019-09-05 用于减少泄漏电流的存储器装置

Country Status (4)

Country Link
US (1) US10910030B2 (zh)
KR (1) KR102510497B1 (zh)
CN (1) CN110910925A (zh)
SG (1) SG10201906655RA (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121058A (zh) * 2020-08-27 2022-03-01 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
US11886721B2 (en) 2020-08-27 2024-01-30 Changxin Memory Technologies, Inc. Method and system for adjusting memory, and semiconductor device
US11928357B2 (en) 2020-08-27 2024-03-12 Changxin Memory Technologies, Inc. Method and system for adjusting memory, and semiconductor device
US11984190B2 (en) 2020-08-27 2024-05-14 Changxin Memory Technologies, Inc. Method and system for adjusting memory, and semiconductor device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139017B2 (en) * 2019-11-12 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-activated bias generator
DE102020109378A1 (de) * 2020-04-03 2021-10-07 Infineon Technologies Ag Leseschaltung für Resistive-Change-Speicher
US11145382B1 (en) * 2020-05-11 2021-10-12 Nxp Usa, Inc. Non-volatile memory with a well bias generation circuit
US11081167B1 (en) * 2020-06-26 2021-08-03 Sandisk Technologies Llc Sense amplifier architecture for low supply voltage operations
US11211107B1 (en) 2020-09-01 2021-12-28 Avalanche Technology, Inc. Magnetic memory read circuit and calibration method therefor
US11289142B2 (en) 2020-09-01 2022-03-29 Avalanche Technology, Inc. Nonvolatile memory sensing circuit including variable current source
US11881241B2 (en) * 2022-03-31 2024-01-23 Globalfoundries U.S. Inc. Resistive memory array with localized reference cells

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400608B1 (en) * 2001-04-25 2002-06-04 Advanced Micro Devices, Inc. Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage
JP2007172718A (ja) * 2005-12-20 2007-07-05 Samsung Electronics Co Ltd 不揮発性半導体記憶装置
US8004880B2 (en) 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
KR101550080B1 (ko) 2008-02-08 2015-09-03 아이아이아이 홀딩스 3, 엘엘씨 자기 메모리 소자, 그 구동 방법 및 불휘발성 기억 장치
US8274819B2 (en) * 2010-02-04 2012-09-25 Magic Technologies Read disturb free SMT MRAM reference cell circuit
JP2012133836A (ja) * 2010-12-20 2012-07-12 Toshiba Corp 抵抗変化型メモリ
KR20130026826A (ko) * 2011-09-06 2013-03-14 삼성전자주식회사 비휘발성 메모리 시스템 및 이를 구비하는 정보처리 시스템
US9110484B2 (en) 2013-09-24 2015-08-18 Freescale Semiconductor, Inc. Temperature dependent biasing for leakage power reduction
US9111623B1 (en) 2014-02-12 2015-08-18 Qualcomm Incorporated NMOS-offset canceling current-latched sense amplifier
WO2015132980A1 (en) * 2014-03-07 2015-09-11 Akira Katayama Memory device
KR102261813B1 (ko) * 2014-11-26 2021-06-07 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9390793B1 (en) 2015-03-20 2016-07-12 Sandisk Technologies Llc Leakage current compensation with reference bit line sensing in non-volatile memory
KR102358564B1 (ko) 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
KR102426729B1 (ko) * 2017-08-11 2022-07-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102476355B1 (ko) * 2018-05-10 2022-12-09 삼성전자주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121058A (zh) * 2020-08-27 2022-03-01 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
US11735233B2 (en) 2020-08-27 2023-08-22 Changxin Memory Technologies, Inc. Method and system for regulating memory, and semiconductor device
CN114121058B (zh) * 2020-08-27 2023-08-29 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
US11886721B2 (en) 2020-08-27 2024-01-30 Changxin Memory Technologies, Inc. Method and system for adjusting memory, and semiconductor device
US11928357B2 (en) 2020-08-27 2024-03-12 Changxin Memory Technologies, Inc. Method and system for adjusting memory, and semiconductor device
US11984190B2 (en) 2020-08-27 2024-05-14 Changxin Memory Technologies, Inc. Method and system for adjusting memory, and semiconductor device

Also Published As

Publication number Publication date
US20200090724A1 (en) 2020-03-19
US10910030B2 (en) 2021-02-02
KR20200032296A (ko) 2020-03-26
KR102510497B1 (ko) 2023-03-16
SG10201906655RA (en) 2020-04-29

Similar Documents

Publication Publication Date Title
US10910030B2 (en) Memory device for reducing leakage current
US9558802B2 (en) Fast programming of magnetic random access memory (MRAM)
US8654595B2 (en) Nonvolatile memory device with a clamping voltage generation circuit for compensating the variations in memory cell parameters
EP3244417B1 (en) Magnetic random access memory (mram) and method of operation
US10157655B2 (en) Memory device
CN109686393B (zh) 闪存设备及其编程方法
US8077501B2 (en) Differential read and write architecture
US10560085B2 (en) Apparatuses for reducing off state leakage currents
US7408801B2 (en) Nonvolatile semiconductor memory device
US9747966B2 (en) Semiconductor memory device for sensing memory cell with variable resistance
US9312000B1 (en) Semiconductor apparatus
US20160336062A1 (en) Accessing a resistive storage element-based memory cell array
KR102466138B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
US10762932B2 (en) Memory device and operating method of memory device
US10896709B2 (en) Integrated circuit memory device and method of operating same
US20180268878A1 (en) Non-volatile semiconductor memory device
US10360948B2 (en) Memory device and operating method of memory device
US9196357B2 (en) Voltage stabilizing for a memory cell array
CN114596895A (zh) 记忆体装置、记忆体系统以及记忆体装置的操作方法
US20200106005A1 (en) Magnetoresistive dynamic random access memory cell
US11514965B2 (en) Resistive memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination