CN114596895A - 记忆体装置、记忆体系统以及记忆体装置的操作方法 - Google Patents

记忆体装置、记忆体系统以及记忆体装置的操作方法 Download PDF

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CN114596895A CN202210133194.7A CN202210133194A CN114596895A CN 114596895 A CN114596895 A CN 114596895A CN 202210133194 A CN202210133194 A CN 202210133194A CN 114596895 A CN114596895 A CN 114596895A
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Abstract

在本揭示文件的一些态样中，揭示一种记忆体装置、一种记忆体系统以及一种记忆体装置的操作方法。在一些态样中，记忆体装置包含第一电压调节器，用于接收提供至记忆体阵列的字元线电压；耦接至第一电压调节器以提供抑制电压至记忆体阵列的电阻器网络，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联并耦接至多个电阻器中的相邻者；及包含多个开关的开关网络，其中开关中的各者耦接至多个电阻器中的相应者且透过第二电压调节器耦接至记忆体阵列。

Description

记忆体装置、记忆体系统以及记忆体装置的操作方法
技术领域
本揭示文件是关于一种记忆体装置、一种记忆体系统以及一种记忆体装置的操作方法，特别是关于一种具有用于调节抑制电压的电压调节器的记忆体装置、记忆体系统以及记忆体装置的操作方法。
背景技术
电阻式随机存取记忆体(Resistive Random Access Memory，RRAM)为一种非挥发性(Non-volatile，NV)随机存取记忆体(Random Access Memory，RAM)，通过改变材料上的电阻来实现。此材料可以包含介电固态材料，但电阻式随机存取记忆体可以使用广泛的材料。这种材料可以称为忆阻器。
发明内容
本揭示文件提供一种记忆体装置。记忆体装置包含第一电压调节器、电阻器网络以及开关网络。第一电压调节器用于接收提供至记忆体阵列的字元线电压。电阻器网络耦接至第一电压调节器以提供抑制电压至记忆体阵列，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联耦接至多个电阻器中的相邻者。开关网络包含多个开关，其中开关中的各者耦接至多个电阻器中的相应者，且透过第二电压调节器耦接至记忆体阵列。
本揭示文件提供一种记忆体系统。记忆体系统包含记忆体阵列、追踪电路以及电压调节器。追踪电路用于接收提供至记忆体阵列的字元线电压，且提供抑制电压以使记忆体阵列的多个未选择记忆体单元偏压。电压调节器用于接收抑制电压且提供经过滤波的抑制电压至多个未选择记忆体单元。
本揭示文件提供一种记忆体装置的操作方法。记忆体装置的操作方法包含经由耦接至记忆体单元子集的字元线接收字元线电压；以及经由记忆体单元子集的未选择记忆体单元的位元线以及选择线接收以固定差量偏压于字元线电压的抑制电压。
附图说明
本揭示文件的态样在与随附附图一起研读时，能从以下详细描述内容中得到最佳的理解。应注意，根据工业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可以为了论述清楚而经任意地增大或减小。
图1为根据一些实施例所绘示的记忆体系统的方块图；
图2为根据一些实施例所绘示的程序化一或多个记忆体单元的时序图；
图3为根据一些实施例所绘示的图1的追踪电路的电路图；
图4为根据一些实施例所绘示的图3的追踪电路的增益图；
图5为根据一些实施例所绘示的图1的追踪电路的另一电路图；
图6为根据一些实施例所绘示的图5的追踪电路的增益图；
图7为根据一些实施例所绘示的图1的追踪电路的另一电路图；
图8为根据一些实施例所绘示的图7的追踪电路的增益图；
图9为根据一些实施例所绘示的程序化一或多个记忆体单元的时序图；
图10为根据本揭示文件的一些实施例所绘示的记忆体装置的操作方法的流程图；以及
图11为根据本揭示文件的各个实施例所绘示的记忆体系统的配置的方块图。
【符号说明】
100:记忆体系统
102:记忆体阵列
102A～102D:子集
102A1:记忆体单元
104:电压写入字元线电路
106:追踪电路
108:抑制电压调节器
110:开关网络
112:字元线解码器
200:时序图
302:电压调节器
304:电阻器网络
306:开关网络
308:放大器
400:增益图
502:电流镜
600:增益图
702:电流镜
704:电压调节器
706:参考记忆体阵列
708:放大器
800:增益图
1000:方法
1002～1012:操作
1100:记忆体系统
1110:记忆体控制器
1111:随机存取记忆体
1112:中央处理单元
1113:主机接口
1114:错误更正码
1115:记忆体接口
1120:非挥发性记忆体装置
BL0,BL1,BL[0]～BL[J-1]:位元线
DLT1～DLT3:电压差
Ibias,Ibias1,Ibias2:偏压电流
ileak:漏电流
M0:选择晶体管
MCM1～MCM4:晶体管
MWWL2:晶体管
R0,R[1]～R[N]:电阻器
SL0,SL[0]～SL[J/2-1]:选择线
SW[1]～SW[M],SW1[1]～SW1[N]:开关
t0～t7:时间
V_BL0,V_BL1,V_SL:信号
VCH,VDIO,VE:电压
VIHBT:抑制电压
VIHBT LDO:抑制电压调节器
VIHBT1～VIHBT3:抑制电压
VIHBT_DETECT:电压
VIHBT_REG:调节抑制电压
VLOW:电压
VWWL:字元线电压
VWWL1～VWWL3:字元线电压
VWWL_REG:调节字元线电压
VWWL_VAL[K:0]:字元线信号
VX[1]～VX[N-1]:电压
WL[0]～WL[I-1],WL[0]～WL[X]:字元线
WLD:字元线解码器
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然地，这些仅为实例且不欲为限制性。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包含第一及第二特征直接接触地形成的实施例，且亦可包含额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本案可在各实例中重复元件符号及/或字母。此重复出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。
本揭示文件揭示各种记忆体装置、系统以及方法的实施例，其提供了动态抑制电压至记忆体阵列中的未选择记忆体单元。在一些实施例中，多个不同的字元线(Word Line，WL)电压准位用于支持电阻式随机存取记忆体单元的写入操作。举例而言，例如，由于电阻式随机存取记忆体单元之间的制程变化或缺陷，记忆体控制器无法通过使用具有预设字元线电压准位的第一字元线信号，来写入一些电阻式随机存取记忆体单元。因此，记忆体控制器使用具有更高字元线电压准位的第二字元线电压准位的第二字元线信号，来成功地写入无法通过使用具有预设字元线电压准位的第一字元线信号写入的电阻式随机存取记忆体单元。然而，更高的字元线电压准位会增加栅极应力以及栅极泄漏。另一方面，在多个字元线电压准位上提供更高的固定抑制电压会引起更高的阵列(例如漏极以及源极)泄漏，此状况会导致更高的写入功率，甚至会导致阵列泄漏主导写入功率。本文揭示用于根据不同字元线准位提供改变的动态抑制电压的记忆体装置、系统以及方法的实施例。本揭示文件进一步揭示用于追踪制程、电源电压以及温度(Process,voltage supply voltage,andtemperature，PVT)上的泄漏的实施例。本揭示文件进一步揭示用于在相邻位元线以及选择线上拉至抑制电压之前，实行相邻位元线以及选择线之间的电荷共享的实施例。
就优点而言，本揭示文件所揭示的记忆体装置、系统以及方法的实施例可以达成几个优点。在一些实施例中，本揭示文件所揭示的记忆体装置、系统以及方法可以减少未选择记忆体单元的阵列泄漏以及写入功率，同时保护未选择记忆体单元的选择晶体管免受栅极应力的影响。此外，本揭示文件所揭示的记忆体装置、系统以及方法的一些实施例可以调节抑制电压以补偿制程、电源电压以及温度(PVT)效应。此外，本揭示文件所揭示的记忆体装置、系统以及方法的一些实施例可以避免或减少动态功耗。本揭示文件所揭示的记忆体装置、系统以及方法的一些实施例可用于电阻式随机存取记忆体单元，但其他类型的记忆体单元亦在本揭示文件的范畴内。
图1为根据一些实施例所绘示的记忆体系统100的方块图。记忆体系统100包含记忆体阵列102。记忆体阵列102包含可配置成列-行配置的多个记忆体单元(例如记忆体单元102A1)。举例而言，记忆体阵列102包含多个记忆体单元，其中第一维度(例如，列、组)的各个子集，诸如子集102C以及102D中的各者，具有第一位元线(Bit Line，BL)、选择线(SelectLine，SL)以及第二位元线；而第二维度(例如，行)的各个子集，诸如子集102A及102B中的各者，具有字元线(Word Line，WL)。各个列的位元线以及选择线分别耦接至设置于此列中的多个记忆体单元，且此列中的各对记忆体单元配置于不同的行上且耦接至个别(不同的)字元线。换句话说，记忆体阵列120的各个记忆体单元耦接至记忆体阵列120的一列的一位元线、记忆体阵列120的该列的一选择线以及记忆体阵列120的一行的一字元线。在一些实施例中，位元线与选择线彼此平行且沿铅直方向配置，而字元线在彼此平行且且沿水平方向配置(即垂直于位元线以及选择线)。在一些实施例中，同一行以及同一列的两个记忆体单元具有不同的位元线但具有一相同的选择线。
依然参考图1，记忆体阵列102包含具有I个字元线、J个位元线以及J/2个选择线的I*J个记忆体单元，其中I以及J为整数。在一些实施例中，沿着第一列配置的成对记忆体单元包含耦接至第一列的个别位元线BL[0]的第一记忆体单元以及耦接至第一列的个别位元线BL[1]的第二记忆体单元。沿着第一列配置的成对记忆体单元可耦接至第一列的个别选择线SL[0]，且沿第一列配置的成对记忆体单元可以各自耦接至个别行的字元线WL[0]～WL[I-1]。其他列中的各者可以以类似的方式配置。选定列中的各者(例如，选定记忆体单元、记忆体阵列102的选定部分)可以经由其相应的第一位元线、选择线以及第二位元线等三条线路，分别接收到位元线电压(例如，电压VCH)、参考电压(例如，接地、0伏特)以及参考电压(例如，0伏特)；且未选择列中的各者(例如，未选择记忆体单元、记忆体阵列102的未选择部分)可以经由其相应的第一位元线、选择线以及第二位元线中每一条线路，均接收到抑制电压(Inhibit Voltage，VIHBT)。在一些实施例中，子集102C为选定列，而子集102D为未选择列。选定行可以经由其相应的字元线接收字元线电压(例如，字元线电压VWWL)，而未选择行可以经由其相应的字元线接收参考电压。在一些实施例中，子集102B为选定行，而子集102A为未选择行。在一些实施例中，若记忆体单元经由其相应的位元线接收到第一电压VCH，且经由其相应字元线的接收到字元线电压VWWL，则编译此记忆体单元(例如，或读取)。
记忆体阵列120中的各个记忆体单元用以储存/呈现数据位元或数据。数据位元可以通过个别的逻辑状态(即逻辑1或逻辑0)，重复从各个位元单元读出(即读取操作)或写入(即写入操作)各个位元单元。尽管图1所示的实施例包含记忆体阵列120中的I*J记忆体单元，但记忆体单元记忆体阵列120中可包含任何期望数目的记忆体单元，而同时保持在本揭示文件的范畴内。因此，可根据记忆体阵列120中的记忆体单元的数目来调整列及行(及相应位元线/选择线以及字元线)的数目。
在一些实施例中，记忆体阵列120包含多种挥发性及/或非挥发性记忆体。举例而言，在一些实施例中，记忆体阵列120包含电阻式随机存取记忆体(RRAM)磁芯或记忆体单元。举例而言，记忆体单元102A1包含电阻器R0以及耦接至电阻器R0的选择晶体管M0。响应于在电阻器R0上施加电压(例如电压VCH)，电阻器R0可以从第一状态(例如第一电阻)改变为第二状态(例如第二电阻)。在其他实施例中，记忆体阵列120包含与非快闪记忆体磁芯、反或快闪记忆体磁芯、静态随机存取记忆体(Static Random Access Memory，SRAM)核心、动态随机存取记忆体(Dynamic Random Access Memory，DRAM)核心、磁阻随机存取记忆体(Magnetoresistive Random Access Memory，MRAM)核心、相变记忆体(Phase ChangeMemory，PCM)核心、三维XPoint记忆体核心、铁电随机存取记忆体(Ferroelectric RandomAccess Memory，FeRAM)核心以及适合在记忆体阵列内使用的其他类型的记忆体核心。
在一些实施例中，记忆体系统100包含电压写入字元线(Voltage Write WordLine，VWWL)电路104。电压写入字元线电路104用以将在其输入端接收的数字电压写入字元线信号(例如位元、字元)(VWWL_VAL[K:0])转换成其一或多个输出端的模拟电压写入字元线信号(例如，电压)，其中K为整数。在一些实施例中，电压写入字元线电路104以数字电路(例如具有逻辑门)实现。在一些实施例中，电压写入字元线电路104包含映射结构(例如查找表(Lookup Table，LUT))。映射结构可以具有多个行，其中各个行包含用于数字电压写入字元线位元的一列以及用于相应的电压写入字元线电压的一列。电压写入字元线电路104可以根据映射结构，将数字电压写入字元线位元映射至相应的电压写入字元线电压。下表展示电压写入字元线电路104的查找表的实例。然而，其他各种映射结构中均在本揭示文件的范畴内。映射结构可以用逻辑门实现。映射结构可以实施以下等式所体现的算式：
VWWL＝m*VWWL_VAL+b (1)
其中m为斜率(例如，斜率为VWWL的变化量除以VWWL_VAL的变化量)，而b为VWWL_VAL＝0时的VWWL值。
下文的实例查找表实现了以下算式：
VWWL＝0.1*VWWL_VAL+1.5 (2)
VWWL_VAL[K:0] VWWL值(V)
0000 1.5
0001 1.6
0010 1.7
0011 1.8
0100 1.9
0101 2.0
0110 2.1
0111 2.2
1000 2.3
1001 2.4
记忆体系统100包含追踪电路106。在一些实施例中，追踪电路106耦接至电压写入字元线电路104。在一些实施例中，追踪电路106直接接收数字的电压写入字元线位元，而在其他实施例中，追踪电路106接收模拟的电压写入字元线电压。追踪电路106用以在其输入端接收字元线电压VWWL(例如，数字或模拟)，并在其输出端提供抑制电压VIHBT。抑制电压VIHBT可以至少取决于字元线电压VWWL而定(例如，两者之间具有固定差量，或者具有下列算式(3)所实现的等比例的差量)。在一些实施例中，追踪电路106以数字电路、模拟电路或混合信号电路实现。图2至图8提供了关于实施追踪电路106的进一步细节。就优点而言，追踪电路106减少了泄漏以及降低与的相关的功耗，同时保护选择晶体管免于受到过大的栅极应力电压(例如大于1.5伏特，但任何其他各种电压值均在本揭示文件的范畴内)。
在一些实施例中，追踪电路106包含第二映射结构。第二映射结构可以具有多个行，其中各个行包含用于数字电压写入字元线位元的一列以及用于相应的模拟电压写入字元线电压的一列。追踪电路106可以用以根据第二映射结构，将数字电压写入字元线位元映射至相应的电压写入字元线电压。下表展示电压写入字元线电路104的第二映射结构的实例(例如第二查找表)。然而，各种映射结构中的任一者均在本揭示文件的范畴内。第二映射结构可以用逻辑门实现。第二映射结构可以实施由以下算式体现的算法：
VIHBT＝m*VWWL_VAL+b (3)
下文的实例查找表实现了以下算式：
VIHBT＝0.1*VWWL_VAL+0.2 (4)
VWWL_VAL[K:0] VIHBT值(V)
0000 0.2
0001 0.3
0010 0.4
0011 0.5
0100 0.6
0101 0.7
0110 0.8
0111 0.9
1000 1.0
1001 1.1
在一些实施例中，电压写入字元线电路104与追踪电路106组合成一电路。此组合电路可以在其输入端接收电压写入字元线的数字值，并在其输出端提供模拟的电压写入字元线信号以及模拟的抑制电压信号。
记忆体系统100包含抑制电压调节器(例如，低压差(Low Dropout，LDO)调节器)108。抑制电压调节器108可以在其输入端接收抑制电压VIHBT、调节抑制电压VIHBT，并在其输出端提供调节抑制电压VIHBT_REG。举例而言，抑制电压调节器108判定调节抑制电压VIHBT_REG与调节参考电压VREF之间的第一差值。根据调节抑制电压VIHBT_REG与调节参考电压VREF之间的第一差值，更新抑制电压VIHBT与调节抑制电压VIHBT_REG之间的第二差值。举例而言，响应于第一差值的增大，第二差值会减小，而响应于第一差值的减小，第二差值会增大。在一些实施例中，抑制电压调节器包含反馈连接且耦接至反馈路径中的晶体管的放大器，尽管任何其他实施均在本揭示文件的范畴内。
记忆体系统100包含开关网络110。开关网络110包含多个开关SW[1]～SW[M]，其中M为整数。开关网络110的开关中的各者可以包含耦接至抑制电压调节器108的第一端、耦接至相应的位元线或选择线的第二端以及接收控制信号的第三端。在一些实施例中，响应于在第三端接收到对应于第一逻辑状态的第一电压，开关可以将抑制电压调节器108与记忆体单元的相应记忆体列(column)之间进行中断耦接(decouple)，且响应于接收到对应于第二逻辑状态的第二电压，开关可以将抑制电压调节器108电性耦接至记忆体单元的相应记忆体列。在一些实施例中，电性耦接至抑制电压调节器108的记忆体列包含未选择记忆体单元，且与抑制电压调节器108之间中断耦接的记忆体列包含被选定的记忆体单元(用于读取或写入/程序化)。
记忆体系统100包含字元线解码器(Word Line Decoder，WLD)112。字元线解码器112可以经由地址输入，接收字元线地址，并经由输出提供字元线信号至字元线中的一者。字元线解码器112可以经由电压参考输入接收字元线电压VWWL。字元线解码器112可以至少根据地址输入，提供个别字元线信号至字元线中的各者(例如WL[0]～WL[I-1])。在一些实施例中，字元线信号具有脉冲形状，尽管其他信号特性中的各者均在本揭示文件的范畴内。在一些实施例中，字元线信号具有等于或实质上等于电压写入字元线的电压(例如，在10mV内)，尽管其他电压中的任意者均在本揭示文件的范畴内。在一些实施例中，字元线解码器112以包含逻辑门(诸如互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)与非门以及反向器)的数字电路实现，尽管其他实施中的任意者均在本揭示文件的范畴内。
图2为根据一些实施例所绘示的程序化一或多个记忆体单元的时序图200。在一些实施例中，在时间t0时，记忆体单元行经由相应的字元线接收字元线电压VWWL1，且记忆体单元行的未选择者中的各者经由相应的位元线接收电压VIHBT1。在一些实施例中，在时间t1时，记忆体单元行停止接收字元线电压VWWL1。电压差DLT1为字元线电压VWWL1与抑制电压VIHBT1之间的差。
在一些实施例中，在时间t2时，记忆体单元行经由相应的字元线接收字元线电压VWWL2，且记忆体单元行的未选择单元中的各者经由相应的位元线接收抑制电压VIHBT2。在一些实施例中，在时间t3时，记忆体单元行停止接收字元线电压VWWL2。电压差DLT2为字元线电压VWWL2与抑制电压VIHBT2之间的差。在一些实施例中，字元线电压VIHBT2大于抑制电压VIHBT1。在一些实施例中，字元线电压VIHBT2大于抑制电压VIHBT1的差值与字元线电压VWWL2大于字元线电压VWWL1的差值相同，使得电压差DLT2等于电压差DLT1。
在一些实施例中，在时间t4时，记忆体单元行经由相应的字元线接收字元线电压VWWL3，且记忆体单元行的未选择单元中的各者经由相应的位元线接收抑制电压VIHBT3。在一些实施例中，在时间t5时，记忆体单元行停止接收电压VWWL3。电压差DLT3为字元线电压VWWL3与抑制电压VIHBT3之间的差。在一些实施例中，字元线电压VIHBT3大于抑制电压VIHBT2。在一些实施例中，字元线电压VIHBT3大于抑制电压VIHBT2的差值与字元线电压VWWL3大于字元线电压VWWL2的差值相同，使得电压差DLT3等于电压差DLT2。
在一些实施例中，电压差DLT1等于电压差DLT2以及电压差DLT3，而在其他实施例中，各个抑制电压与其相应的字元线电压成比例，如算式(3)中所表示，尽管各种差量中的任意者均在本揭示文件的范畴内。在一些实施例中，各个差量等于接收字元线电压以及抑制电压的相应记忆体单元的选择晶体管的栅极应力电压(例如，跨栅极-源极或栅极-漏极接合面)。
图3为根据一些实施例所绘示的图1的追踪电路106的电路图。追踪电路106包含电压调节器302。电压调节器302可以经由输入端接收字元线电压VWWL，并经由输出端提供调节字元线电压VWWL_REG。在一些实施例中，诸如在电阻式随机存取记忆体应用程序中(例如，记忆体单元102A1为电阻式随机存取记忆体单元)，字元线电压VWWL可以调整/改变(例如，随着时间的推移，例如，通过记忆体控制器)。电压调节器302可以经由供应端接收参考电压(例如电压VDIO)。在一些实施例中，电压调节器302包含放大器(例如，运算放大器、CMOS运算放大器)308以及耦接至放大器308的晶体管(MOS晶体管、NMOS晶体管或PMOS晶体管)MWWL1。在一些实施例中，放大器308的第一输入从电压调节器302的输入端接收字元线电压VWWL，且放大器308的输出提供经过放大的字元线电压VWWL至晶体管MWWL1的栅极。在一些实施例中，晶体管MWWL1的源极接收参考电压VDIO，而晶体管MWWL1的漏极提供调节字元线电压VWWL_REG至电压调节器302的输出端，且耦接至放大器308的第二输入，使得放大器308处于反馈(例如，闭回路)配置中。
追踪电路106包含耦接至电压调节器302的电阻器网络304。电阻器网络304包含接收调节字元线电压VWWL_REG的输入以及多个输出，其中各个输出可以提供电压VX[1]～VX[N]的相应电压，其中N为整数。电阻器网络304包含多个电阻器R[1]～R[N]。在一些实施例中，电阻器R[N]具有第一端以及第二端，其中第一端耦接至电压调节器302的输出端，电阻器R[N-1]具有耦接至电阻器R[N]的第二端的第一端以及耦接至其相邻电阻器的第二端，电阻器R[1]具有第一端以及第二端，其中第一端耦接至其相邻电阻器的第二端，而电阻器R[0]具有耦接至电阻器R[1]的第二端的第一端以及可以耦接至具有参考电压(例如，接地、接地轨)的参考接线/平面的第二端。尽管图3绘示了四个电阻器，但电阻器网络304可以包含任意数量的电阻器。在一些实施例中，耦接至电阻器R[N-1]的第一端的输出提供相应的电压VX[N-1]，耦接至电阻器R[2]的第一端的输出提供相应的电压VX[2]，耦接至电阻器R[1]的第一端的输出提供相应的电压VX[1]。在一些实施例中，输入亦包含绕过电阻器网络304以提供调节字元线电压VWWL_REG的路径。
追踪电路106包含耦接至电阻器网络304的开关网络306。开关网络306可以包含用于接收电压VX[1]～VX[N-1]以及调节字元线电压VWWL_REG的多个输入，且开关网络306可以包含用于提供抑制电压VIHBT的多个输出。开关网络306包含多个开关SW1[1]～SW1[N]。开关SW1[1]～SW1[N]各自可以包含从电阻器网络304或电压调节器302接收相应电压的输入端。举例而言，开关SW1[N]的输入端从电压调节器302接收调节字元线电压VWWL_REG，开关SW1[N-1]的输入端从电阻器网络304的电阻器R[N-1]的第一端接收电压VX[N-1]，开关SW1[2]的输入端从电阻器网络304的电阻器R[2]的第一端接收电压VX[2]，而开关SW1[1]的输入端从电阻器网络304的电阻器R[1]的第一端接收电压VX[1]。
开关SW1[1]～SW1[N]各自可以包含输出，用于提供抑制电压VIHBT至抑制电压调节器108，作为电性耦接至其相应输入的响应。开关SW1[1]～SW1[N]各自可以包含控制端，用于接收控制信号，以将输入与相应输出进行电性耦接或中断耦接。在一些实施例中，响应于在控制端处接收到对应于第一逻辑状态的第一电压，开关将输入端(例如，电压调节器302或电阻器网络304)电性耦接至输出端，以提供抑制电压VIHBT至抑制电压调节器108。抑制电压VIHBT可以等于或实质上等于(例如，在10mV范围内)经由电性耦接输入端接收的相应电压。在一些实施例中，响应于在控制端处接收到对应于第二逻辑状态的第二电压，开关将输入端与输出端进行中断耦接。
图4为根据一些实施例所绘示的图3的追踪电路106的增益图400。图4展示了根据图3所实施的追踪电路106的输入电压-输出电压关系。在图4中，输入电压与输出电压成正比。各个曲线代表根据开关网络306的配置方式的不同输入-输出关系(例如，是否选择电压VWWL_REG、VX[N]、VX[N-1]或VX[1])。x轴代表字元线电压VWWL(输入电压)的电压值，而y轴代表VIHBT(输出电压)的电压值。VWWL_REG标记的曲线代表相对于字元线电压VWWL的调节字元线电压VWWL_REG。VX[N]标记的曲线代表相对于字元线电压VWWL的电压VX[N]。VX[N-1]标记的曲线代表相对于字元线电压VWWL的电压VX[N-1]。VX[1]标记的曲线代表相对于字元线电压VWWL的电压VX[1]。在一些实施例中，无论开关网络306如何配置，输入电压与输出电压均成比例。
图5为根据一些实施例所绘示的图1的追踪电路106的另一电路图。在一些实施例中，除了本揭示文件描述的差异以外，图5中的追踪电路106的电路图与图3中的追踪电路106的电路图相似。在高准位处，电路的差异在于图5中的追踪电路106的电阻器网络304耦接至电流镜(Current Mirror，CM)502的输出，而图3中的追踪电路106的电阻器网络304耦接至接地。图5中的追踪电路106在操作上不同于图3中的追踪电路106，不同之处在于图5中的追踪电路106为电流驱动，而图3中的追踪电路106为电压驱动。因此，图5中追踪电路106的抑制电压VIHBT与图5中追踪电路106的字元线电压VWWL有固定差量，而图3中追踪电路106的抑制电压VIHBT与图5中追踪电路106的字元线电压VWWL成比例。图4以及图6的图表进一步绘示抑制电压VIHBT与字元线电压VWWL之间的关系。
在一些实施例中，电流镜502具有从电流源接收(例如，汲取)偏压电流Ibias1的输入端、提供另一偏压电流Ibias2至电阻器网络304以及电压调节器302(例如，从电阻器网络304以及电压调节器302汲取)的输出端，以及用于接收轨道/参考电压(例如，接地、0伏特、VSS)的轨道端。在一些实施例中，偏压电流Ibias2与偏压电流Ibias1成比例(例如，等于或实质上等于)。电流镜502可以包含晶体管(例如，MOS、NMOS、PMOS)MCM1，其具有用于接收偏压电流Ibias1的漏极、耦接至参考接线(例如，接地)的源极以及耦接至漏极的栅极。电流镜502可以包含另一晶体管MCM2，其具有耦接至晶体管MCM1的栅极的栅极、提供偏压电流Ibias2的漏极以及耦接至参考接线的源极。在一些实施例中，电流镜502为可调变电流镜(trimmable current mirror)。
图6为根据一些实施例所绘示的图5的追踪电路106的增益图600。图6展示了根据图5所实现的追踪电路106的输入电压-输出电压关系。在一些实施例中，除了图6所展示输入电压与输出电压有固定的差量(例如，只要输出电压大于0伏特)以外，增益图600类似于增益图400。在一些实施例中，无论开关网络306如何配置，输入电压与输出电压均有固定的差量。
图7为根据一些实施例所绘示的图1的追踪电路106的又另一电路图。在一些实施例中，除了本揭示文件描述的差异以外，图7中的追踪电路106的电路图与图5中的追踪电路106的电路图相似。在高准位处，电路的差异在于电流镜502(透过电流镜702)耦接至参考记忆体阵列706。图7中的追踪电路106在操作上不同于图5中的追踪电路106，不同之处在于图7中的追踪电路106由制程、电源电压以及温度(PVT)补偿电流(漏电流ileak)驱动，而图5中的追踪电路106由未补偿电流(偏压电流Ibias1)驱动。因此，在图7中，追踪电路106的抑制电压VIHBT补偿由制程、电源电压以及温度(PVT)引起的漏电变化，而图5中追踪电路106的抑制电压VIHBT并未补偿由制程、电源电压以及温度(PVT)引起的漏电变化。
电流镜702可以包含用于接收漏电流ileak的输入端、用于接收偏压电流Ibias1的输出端以及用于接收轨道/参考电压(例如，电压VDIO)的轨道端。电流镜702可以包含晶体管MCM3以及MCM4。在一些实施例中，电流镜702类似于电流镜502。在一些实施例中，电流镜702具有与电流镜502的晶体管类型相反的晶体管(例如，电流镜702包含PMOS晶体管，而电流镜502包含NMOS晶体管)。
在一些实施例中，追踪电路106包含参考记忆体阵列706。参考记忆体阵列706可以包含类似于记忆体单元102A1的多个记忆体单元。在一些实施例中，参考记忆体阵列706为记忆体阵列102中的未选择记忆体单元列。在一些实施例中，参考记忆体阵列706与记忆体阵列102分离。也就是说，参考记忆体阵列706可以专门用于追踪电路106的操作。在一些实施例中，参考记忆体阵列706中的各个记忆体单元各自经由其个别的位元线以及选择线(例如，位元线BL0、选择线SL0以及选择线SL1)接收抑制电压，且经由其个别的字元线(例如，字元线WL[0]～WL[X]中之一)接收0伏特。在一些实施例中，位元线以及选择线作为共用位元线而共享/耦接在一起。在一些实施例中，记忆体单元产生漏电流ileak并经由共用位元线提供漏电流ileak至电流镜702的输入。
在一些实施例中，参考记忆体阵列706的记忆体单元包含电阻式随机存取记忆体(RRAM)单元。在此实施例中，记忆体阵列102可以包含电阻式随机存取记忆体单元，且电压写入字元线(VWWL)可以改变或调整。在其他实施例中，参考记忆体阵列706的记忆体单元可以是非电阻式随机存取记忆体单元，诸如与非快闪单元、反或快闪单元、静态随机存取记忆体(SRAM)记忆体单元、磁阻随机存取记忆体(MRAM)记忆体单元、相变记忆体(PCM)记忆体单元、铁电随机存取记忆体(FeRAM)记忆体单元以及适合在记忆体阵列内使用的其他类型的记忆体磁芯。在这些实施例中，记忆体阵列102可以包含非电阻式随机存取记忆体单元，且电压写入字元线可以是固定的。
在一些实施例中，追踪电路106包含耦接于参考记忆体阵列706与电流镜702之间的电压调节器704。在一些实施例中，电压调节器包含用于接收电压VIHBT_DETECT的输入端、用于将经过调节的电压VIHBT_DETECT提供至参考记忆体阵列706的输出端以及耦接至电流镜702的输入端的供应端。在一些实施例中，经过调节的电压VIHBT_DETECT经由共用位元线提供至记忆体单元。
在一些实施例中，电压调节器704包含放大器708以及晶体管MWWL2。在一些实施例中，电压调节器704类似于电压调节器108以及308。晶体管MWWL2的源极可以耦接至电流镜702的输入端，晶体管MWWL2的漏极可以耦接至参考记忆体阵列706的共用位元线。在一些实施例中，晶体管MWWL2将共用位元线电性耦接至电流镜702，以从参考记忆体阵列706提供漏电流ileak至电流镜702。
漏电流ileak可以至少取决于制程、电源电压以及温度(PVT)参数。举例而言，在低温(例如，摄氏负40度)下且使用慢制程角(例如，高10％或20％晶体管临限电压)制造的晶体管，漏电流低于在标称温度(例如，摄氏25度)下且使用标称制程角制造的晶体管的漏电流，而在高温(例如，摄氏85度或115度)下且使用快速制程角(例如，低10％或20％晶体管临限电压)制造的晶体管，漏电流高于在标称温度下且使用标称制程角制造的晶体管的漏电流。其他任意温度以及其他任意制程角均在本揭示文件的范畴内。如图7的追踪电路106所示，较高的漏电流对应于较高的偏压电流Ibias1，较高的偏压电流Ibias1对应于较高的偏压电流Ibias2，较高的偏压电流Ibias2对应于较低的抑制电压VIHBT。同样地，如图7的追踪电路106所示，较低的漏电流对应于较低的偏压电流Ibias1，较低的偏压电流Ibias1对应于较低的偏压电流Ibias2，较低的偏压电流Ibias2对应于较高的抑制电压VIHBT。因此，在一些实施例中，图7的追踪电路106至少根据制程、电源电压以及温度(PVT)参数调节(例如，补偿)抑制电压VIHBT。
图8为根据一些实施例所绘示的图7的追踪电路106的增益图800。图8展示了根据图7所实施的追踪电路106的输入电压-输出电压关系。在一些实施例中，除了图8所展示差量随着制程、电源电压以及温度(PVT)参数中的至少一者的改变而改变以外，增益图800与增益图600类似。在一些实施例中，VIHBT_LL标记的曲线表示具有低漏电流ileak的抑制电压VIHBT，例如，在低温下且使用如图7所述的在慢制程角中制造的晶体管。在一些实施例中，VIHBT_HL标记的曲线表示具有高漏电流ileak的抑制电压VIHBT，例如，在高温下且使用如图7所述的在快速制程角制造的晶体管。在一些实施例中，输入电压(字元线电压VWWL)与输出电压(抑制电压VIHBT)之间的差量根据制程、电源电压以及温度(PVT)参数而改变。
图9为根据一些实施例所绘示的程序化一或多个记忆体单元的时序图900。在一些实施例中，记忆体单元的选定列经由相应的第一位元线(例如位元线BL[0])、选择线(例如选择线SL[0])以及第二位元线(例如位元线BL[1])分别接收信号V_BL0、V_SL以及V_BL1。在一些实施例中，在时间t0时，信号V_BL0具有电压VCH(例如，用于程序化记忆体单元的电压)，V_SL具有电压VLOW，而V_BL1具有电压VLOW。在一些实施例中，从t0处开始，选定的记忆体单元(例如，耦接至第一位元线、选择线以及用于接收字元线电压的字元线以致能选定晶体管)可以被程序化。
在一些实施例中，在时间t1时，信号V_BL0、V_SL以及VLOW各自具有电压VE(等化器电压)。在一些实施例中，电压VE与电压VCH成比例。举例而言，电压VE可以等于电压VCH的三分之一，尽管电压VE与电压VCH的其他比率或值中的任意者均在本揭示文件的范畴内。在一些实施例中，电阻器网络(诸如图3中的电阻器网络304)通过接收电压VCH作为输入且提供电压VE作为输出，可以确保电压VE与电压VCH成比例。在一些实施例中，可以在时间t0与t1之间程序化选定的记忆体单元。在一些实施例中，在时间t2时，第一位元线、选择线以及第二位元线充电至调节抑制电压VIHBT_REG。在一些实施例中，在时间t3时，第一位元线、选择线以及第二位元线完成充电至调节抑制电压VIHBT_REG。也就是说，在一些实施例中，在时间t3时，信号V_BL0、V_SL以及VLOW各自具有调节抑制电压VIHBT_REG。在一些实施例中，从时间t3处开始，第一位元线、选择线以及第二位元线处于待机。就优点而言，时间t1时将信号V_BL0、V_SL以及VLOW的电压设定成电压VE可以缩短将第一位元线、选择线以及第二位元线充电至调节抑制电压VIHBT_REG的时间(例如，时间t2至时间t3)，且可降低与充电相关的功耗。
下表展示了在时间t0～t3处，由位元线及选择线接收的电压的实例。
写入(t0～t1) 写入结束(t1～t2) 待机(t3以及之后)
BL[0] VCH VE VIHBT_REG
SL[0] VLOW VE VIHBT_REG
BL[1] VLOW VE VIHBT_REG
在一些实施例中，电压VCH等于1伏特，调节抑制电压VIHBT_REG等于0.5伏特，电压VLOW等于0伏特，电压VE等于0.33伏特，且字元线电压VWWL等于1.8伏特，尽管其他任意电压值均在本揭示文件的范畴内。
在一些实施例中，除了耦接至选择线以及第二位元线的选定记忆体单元可以被程序化以外，时间t4～t7处与时间t0～t3处的事件相似。举例而言，在时间t4时，信号V_BL0具有电压VLOW，信号V_SL具有电压VLOW，且信号V_BL1具有电压VCH；在时间t5时，信号V_BL0、V_SL以及VLOW各自具有电压VE；在时间t6时，位元线以及选择线充电至调节抑制电压VIHBT_REG；在时间t7时，信号V_BL0、V_SL以及VLOW各自具有调节抑制电压VIHBT_REG。
图10为根据本揭示文件的一些实施例所绘示的操作记忆体装置的方法1000的流程图。应注意，方法1000仅为一实例，且不意欲为限制本揭示文件的范畴。因此，可理解，在图10的方法1000之前、期间以及之后可以提供额外操作，且在本揭示文件中可以仅作简要描述。在一些实施例中，方法1000由记忆体阵列(例如记忆体阵列102)执行。在一些实施例中，方法1000的操作与图1至图9的记忆体装置相关。
方法1000从操作1002开始，操作1002经由耦接至记忆体单元子集(例如子集102A)的字元线(例如字元线WL[0])接收字元线电压(例如字元线电压VWWL)。方法1000继续至操作1004，经由位元线(例如位元线BL[J-2])以及选择线(例如选择线SL[J/2-1])接收记忆体单元子集(例如子集102D)的未选择记忆体单元的抑制电压(例如调节抑制电压VIHBIT_REG)。在一些实施例中，字元线电压VWWL与调节抑制电压VIHBIT_REG之间的电压差量为固定的，而在其他实施例中，调节抑制电压VIHBIT_REG与字元线电压VWWL成比例。在一些实施例中，电压差量由耦接至记忆体阵列102的追踪电路(例如追踪电路106)维持。
方法1000继续至操作1006，经由记忆体单元子集102A的选定记忆体单元(例如记忆体单元102A1)的位元线(例如位元线BL[0])接收位元线电压(例如电压V_BL1)，用于例如程序化/写入记忆体单元子集的选定记忆体单元。方法1000继续至操作1008，经由记忆体单元102A子集的选定记忆体单元102A1的选择线(例如选择线SL[0])接收参考电压(例如电压V_SL)，用于例如程序化记忆体单元子集的选定记忆体单元。方法1000继续至操作1010，经由选定记忆体单元的位元线以及选择线接收位元线电压的预定小部分的第一电压(例如第一电压VE)。在一些实施例中，第一电压VE用于等化位元线与选择线的电压。方法1000继续至操作1012，经由选定记忆体单元的位元线以及选择线，接收抑制电压(例如调节抑制电压VIHBIT_REG)，用于例如保持选定记忆体单元子集的记忆体单元处于待机以供下一次写入。
在一些实施例中，记忆体阵列102的记忆体单元(例如记忆体单元102A1)可以由例如记忆体控制器读取。举例而言，记忆体控制器在字元线WL上使用程序化信号/电压，在选择线上使用参考信号，并在位元线BL上感测信号/电压。响应于在位元线BL上感测到的第一信号，记忆体控制器可以判定记忆体单元处于第一状态(例如，电阻器R0处于第一状态)，且响应于在位元线BL上感测到的第二信号，记忆体控制器可以判定记忆体单元处于第二状态(例如，电阻器R0处于第二状态)。
图11为根据本揭示文件的各种实施例所绘示的记忆体系统的配置的方块图。如图所示，根据本揭示文件的各种实施例的记忆体系统1100包含非挥发性记忆体装置1120以及记忆体控制器1110。
非挥发性记忆体装置1120可以包含本揭示文件所揭示的三维记忆体装置。此外，非挥发性记忆体装置1120可以是由多个铁电记忆体晶片组成的多晶片封装。
记忆体控制器1110用以控制非挥发性记忆体装置1120。记忆体控制器1110可以包含随机存取记忆体(RAM)1111、中央处理单元(Central Processing Unit，CPU)1112、主机接口(I/F)1113、错误更正码(Error-correcting Code，ECC)1114以及记忆体接口1115。记忆体控制器1110可以包含本揭示文件所描述的记忆体系统100。随机存取记忆体1111用以作为中央处理单元1112的操作记忆体。随机存取记忆体1111可以包含本揭示文件所描述的记忆体阵列102。中央处理单元1112执行一般控制操作，用于记忆体控制器1110的数据交换。主机接口1113包含耦接至记忆体系统1100的主机的数据交换协议。此外，错误更正码1114可以从非挥发性记忆体装置1120读取的数据中侦测并校正其所包含的错误。记忆体接口1115与非挥发性记忆体装置1120介接。记忆体控制器1110可以进一步储存程序码数据，以与主机介接。
在本揭示文件的一些态样中，揭示一种记忆体装置。在一些态样中，记忆体装置包含第一电压调节器、电阻器网络以及开关网络。第一电压调节器用于接收提供至记忆体阵列的字元线电压。电阻器网络耦接至第一电压调节器以提供抑制电压至记忆体阵列，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联耦接至多个电阻器中的相邻者。开关网络包含多个开关，其中开关中的各者耦接至多个电阻器中的相应者，且透过第二电压调节器耦接至记忆体阵列。
在一些态样中，电阻器网络耦接至接地。在一些态样中，电阻器网络耦接至电流镜以接收偏压电流。在一些态样中，电流镜耦接至多个记忆体单元，且偏压电流至少取决于多个记忆体单元的漏电流。在一些态样中，第三电压调节器耦接于电流镜与多个记忆体单元之间，且第三电压调节器使多个记忆体单元的至少一位元线及选择线偏压。
在一些态样中，多个记忆体单元为记忆体阵列的未选择部分。在一些态样中，多个记忆体单元与记忆体阵列分离。在一些态样中，抑制电压以固定差量小于字元线电压。在一些态样中，抑制电压与字元线电压成比例。
在本揭示文件的一些态样中，揭示一种记忆体系统。在一些态样中，记忆体系统包含记忆体阵列、追踪电路以及电压调节器。追踪电路用于接收提供至记忆体阵列的字元线电压，且提供抑制电压以使记忆体阵列的多个未选择记忆体单元偏压。电压调节器用于接收抑制电压且提供经过滤波的抑制电压至多个未选择记忆体单元。
在一些态样中，记忆体系统进一步包含多个开关，其中开关中的各者耦接至电压调节器以及相应的记忆体单元子集。在一些态样中，多个未选择记忆体单元包含透过多个开关中的相应者电性耦接至电压调节器的记忆体单元子集中的各者。在一些态样中，追踪电路包含将字元线电压映射至抑制电压的映射结构。
在一些态样中，追踪电路包含第二电压调节器、电阻器网络以及开关网络。第二电压调节器用于接收字元线电压。电阻器网络耦接至第二电压调节器，以提供抑制电压，其中电阻器网络包含多个电阻器，且其中电阻器中的各者串联耦接至多个电阻器中的相邻者。开关网络包含多个第二开关，其中第二开关中的各者耦接至多个电阻器中的相应者以及电压调节器。
在一些态样中，电阻器网络耦接至接地。在一些态样中，电阻器网络耦接至电流镜以接收偏压电流。在一些态样中，电流镜耦接至多个第二记忆体单元，且偏压电流至少根据多个第二记忆体单元的漏电流。
在本揭示文件的一些态样中，揭示一种方法。在一些态样中，用于操作记忆体装置的方法，该方法包含经由耦接至记忆体单元子集的字元线接收字元线电压；以及经由记忆体单元子集的未选择记忆体单元的位元线以及选择线接收以固定差量偏压于字元线电压的抑制电压。
在一些态样中，该方法包含在第一时间处经由记忆体单元子集的选定记忆体单元的位元线接收位元线电压；在第一时间处经由记忆体单元子集的选定记忆体单元的选择线接收参考电压；以及在第二时间处经由选定记忆体单元的位元线以及选择线接收第一电压，第一电压为一预定比例的位元线电压。在一些态样中，该方法包含在第三时间处经由选定记忆体单元的位元线以及选择线接收抑制电压。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭示文件的态样。熟悉此项技术者应了解，其可易于使用本揭示文件作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭示文件的精神及范畴，且此类等效构造可在本文中进行各种改变、取代以及替代而不偏离本揭示文件的精神及范畴。

Claims (10)

1.一种记忆体装置，其特征在于，包含：
一第一电压调节器，用于接收提供至一记忆体阵列的一字元线电压；
一电阻器网络，耦接至该第一电压调节器，以提供一抑制电压至该记忆体阵列，其中该电阻器网络包含多个电阻器，且所述多个电阻器中的各者串联并耦接至所述多个电阻器中的一相邻者；以及
一开关网络，包含多个开关，其中所述多个开关中的各者耦接至所述多个电阻器中的一相应者，且所述多个开关中的各者透过一第二电压调节器耦接至该记忆体阵列。
2.根据权利要求1所述的记忆体装置，其特征在于，该电阻器网络耦接至一电流镜以接收一偏压电流。
3.根据权利要求2所述的记忆体装置，其特征在于，该电流镜耦接至多个记忆体单元，且该偏压电流至少取决于所述多个记忆体单元的一漏电流。
4.根据权利要求3所述的记忆体装置，其特征在于，一第三电压调节器耦接于该电流镜与所述多个记忆体单元之间，且该第三电压调节器将所述多个记忆体单元中的至少一位元线以及一选择线偏压。
5.一种记忆体系统，其特征在于，包含：
一记忆体阵列；
一追踪电路，以接收提供至该记忆体阵列的一字元线电压，且提供一抑制电压以将该记忆体阵列的多个未选择记忆体单元偏压；以及
一电压调节器，以接收该抑制电压且提供一调节抑制电压至所述多个未选择记忆体单元。
6.根据权利要求5所述的记忆体系统，其特征在于，进一步包含多个开关，其中所述多个开关中的各者耦接至该电压调节器以及一相应记忆体单元子集。
7.根据权利要求5所述的记忆体系统，其特征在于，该追踪电路包含：
一第二电压调节器，以接收该字元线电压；
一电阻器网络，耦接至该第二电压调节器，以提供该抑制电压，其中该电阻器网络包含多个电阻器，且所述多个电阻器中的各者串联并耦接至所述多个电阻器中的一相邻者；以及
一开关网络，包含多个第二开关，所述多个第二开关中的各者耦接至所述多个电阻器中的一相应者以及该电压调节器。
8.根据权利要求7所述的记忆体系统，其特征在于，该电阻器网络耦接至一电流镜以接收一偏压电流。
9.根据权利要求8所述的记忆体系统，其特征在于，该电流镜耦接至多个第二记忆体单元，且该偏压电流至少取决于所述多个第二记忆体单元的一漏电流。
10.一种记忆体装置的操作方法，其特征在于，该操作方法包含以下步骤：
经由耦接至一记忆体单元子集的一字元线接收一字元线电压；以及
经由该记忆体单元子集的多个未选择记忆体单元的一位元线以及一选择线接收一抑制电压，该抑制电压相对于该字元线电压具有一固定差量的偏移。
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