JP4047003B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電源を供給しない間もデータを保持することができる不揮発性の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて電源を供給している間のみデータを保持できる揮発性メモリーと、電源の供給が無い間もデータを保持できる不揮発性メモリーの２つの種類があり、さらにそれぞれの中で方式や使い方によって分類される。その後者の不揮発性メモリーの中で、現在最も良く用いられている方式の一つに、電気的に書込みと消去が可能なＥＥＰＲＯＭがある。その原理は、ＭＯＳトランジスタのチャネル上に周りを酸化膜等で絶縁されたフローティングゲート（以下ＦＧと略す。）を形成し、そのＦＧに電子を注入またはＦＧから電子を引き抜くことでＭＯＳトランジスタのソース−ドレイン間電流が流れ始めるゲート電圧しきい値（Ｖｔ）を変化させてデータを記憶するものである。
【０００３】
図１９は現在広く用いられているスタック型のＥＥＰＲＯＭメモリーセルの断面図である。ウエハー面に対し垂直方向にＦＧ１０１と、その電位をコントロールするためのコントロールゲート（以下ＣＧと略す。）１０２が形成され、その両端にソース１０３とドレイン１０４が配置されたトランジスタ構造をしている。
【０００４】
ＦＧ１０１の電位Ｖ_FGは、ＣＧ１０２とのカップリング容量によってＣＧ１０２の電位の影響を受けるが、その度合いはＦＧ１０１とＣＧ１０２の間のカップリング容量が、基板やソース１０３やドレイン１０４等のその他のノードとのカップリング容量に対しどの程度大きさ（カップリング比Ｃ_Rと呼ぶ）であるかによって決まる。また、ＦＧ１０１の電位Ｖ_FGはＦＧ１０１自身に蓄えられている電荷Ｑ_FGによっても影響を受け、その変動量はＦＧ１０１の総容量をＣ_FGとすると、Ｑ／Ｃ_FGとなる。したがって、データを読み出すためＣＧ１０２に電位Ｖ_CGが与えられたとき、ＦＧ１０１の電位Ｖ_FGは、前述のカップリング比Ｃ_RとＶ_CGの積Ｖ_CG＊Ｃ_Rに、ＦＧ１０１の電荷による変動Ｑ／Ｃ_FGを加えた値、すなわち、
Ｖ_FG=Ｖ_CG＊Ｃ_R＋Ｑ／Ｃ_FG
となる。この変動Ｑ／Ｃ_FGによって、同じ電位をＣＧ１０２に与えたときでもＦＧ１０１の電位が異なり、データを読み出す際のメモリーセルトランジスタのオン／オフが決定される。
【０００５】
図２０はＥＥＰＲＯＭメモリーセル方式の一つであるスプリット型メモリーセルの断面図である。このセルは図１９のスタック型メモリーセルと異なり、ソース１０３とドレイン１０４間のウエハー面方向にＦＧ１０１とＣＧ１０２がシリアルに形成されているため、セル電流はＦＧ１０１下のチャネル状態に加え、ＣＧ１０２下のチャネル状態によっても影響を受ける。ただし、一般にはデータを読み出す際、ＣＧ１０２下のチャネルは十分にオン状態になっており、メモリーセルトランジスタのオン／オフはスタック型セルと同様にＦＧ１０１の電位によって決定される。
【０００６】
いずれのセル構造をもったメモリーにおいても、そのセルに書き込まれているデータ（セルの状態）が、データ“０”（ＦＧ１０１に電子が注入されている状態）であるか、データ“１”（ＦＧ１０１に電子が注入されていない状態）を判別するためには、データ読出し時にそのセルを流れる電流を、基準となるリファレンス電流と比較して、その大小を検知する必要がある。そのための従来の回路構成を図２１に示す。
【０００７】
図２１の回路は、スタック型メモリーセルＭ１（例としてスタックス型セルを用いるが、スプリット型セルやその他のタイプのセルの場合も全く同様である。）と、リファレンス用メモリーセルのためのＰ-chトランジスタＱ１と、メモリーセルＭ１のドレインとＰ-chトランジスタＱ１のドレインに接続するビット線ＢＬと、リファレンスビット線／ＢＬと、およびそれらのビット線を等しくＶｄｄ／２にプリチャージするトランジスタＱ２，Ｑ３と、メモリーセルＭ１のゲートに接続するワード線ＷＬとＰ-chトランジスタＱ１のゲートに接続するリファレンスワード線ＲＷＬと、トランジスタＱ２およびＱ３のゲートに接続するイコライズ信号線ＥＱＲと、メモリーセルＭ１のソースに接続するソース線ＳＬと、Ｐ-chトランジスタＱ１のソースに接続するリファレンスソース線ＲＳＬと、トランジスタＱ２とＱ３のソースに接続する電源線ＶＰＣと、ビット線ＢＬとリファレンスビット線／ＢＬの電位差を増幅する差動増幅器１０５にて構成されている。また、ワード線ＷＬとソース線ＳＬとリファレンスワード線ＲＷＬとリファレンスソース線ＲＳＬとイコライズ信号線ＥＱＲには、それぞれドライバ１０６、１０７、１０８、１０９、１１０が接続されており、電源線ＶＰＣにはＶｄｄ／２の電源１１１が接続されている。なお、前提条件として、リファレンスソース線ＲＳＬには電源Ｖｄｄが、電源線ＶＰＣには電源Ｖｄｄ／２が供給されている状態にある。
【０００８】
その読み出し動作は図２２に示す様に、初期状態として、ビット線ＢＬとリファレンスビット線／ＢＬをＶｄｄ／２にプリチャージし、次にワード線ＷＬの電位を上げてメモリーセルＭ１にセル電流Ｉｍを流すと同時にリファレンスワード線ＲＷＬの電位を下げてＰ-chトランジスタＱ１にもリファレンス電流Ｉｒを流す。
【０００９】
そのとき、リファレンス電流Ｉｒの値は、データ“０”（メモリーセルＭ１に書込みが行われている）の場合にメモリーセルＭ１に流れるセル電流Ｉｍ₀とデータ“１”（書込みが行われてない）の場合のセル電流Ｉｍ₁のちょうど中間となるようにＰ-chトランジスタＱ１をデザインしておく。その結果、ビット線ＢＬの電位はメモリーセルＭ１に書込みが行われている場合は直線Ａの様に変化し、書込みが行われていない場合は直線Ｂの様に変化する。そのとき、リファレンスビット線／ＢＬに保持されている電位Ｖｄｄ／２との差分でデータ“０”／“１”を判定する。
【００１０】
【発明が解決しようとする課題】
しかしながら、メモリーセルとリファレンス用セルとは異なるデバイスのため、プロセスバラツキ等の影響を受け易く、データ“０”書き込み時のセル電流Ｉｍ₀とデータ“１”書き込み時のセル電流Ｉｍ₁のちょうど中間となる電流をリファレンス電流Ｉｒとしてリファレンス用メモリーセルのためのＰ-chトランジスタＱ１に流すことが難しい。その分マージンを多く必要とするため、データ“０”状態のセルとデータ“１”状態のセルのゲート電圧しきい値Ｖｔ差を大きくする必要があり、そのためデータ“０”のゲート電圧しきい値（Ｖｔ値）を下げることが困難であった。
【００１１】
【課題を解決するための手段】
本発明は、次のような手段を講じることにより、上記の課題を解決する。本発明の半導体記憶装置は、前提的な構成として、フローティングゲートを有するメモリーセルと、前記メモリーセルが接続されている第１のビット線に同様に接続されたリファレンス用メモリーセルとを備え、前記メモリーセルの読み出し時に前記リファレンス用メモリーセルに流れる電流に対する前記メモリーセルに流れる電流の大小関係の検出をもって前記メモリーセルのデータの判別を行うように構成してある半導体記憶装置において、本発明は、前記リファレンス用メモリーセルを前記メモリーセルと同様のセル構造のものに構成してあり、前記第１のビット線とスイッチ手段を介して接続された第２のビット線を有し、前記電流の大小関係を検出するための差動増幅器であって、前記第１のビット線と前記第２のビット線に接続された差動増幅器を有することを特徴とする。
【００１２】
これを、図２１に示す従来技術と対照させると、リファレンス電流を流すためのＰ-chトランジスタＱ１に代えて、メモリーセルＭ１と同じデバイスを用いることに相当する。
【００１３】
このような構成の本発明によると、リファレンス用メモリーセルとしてメモリーセルと同じデバイスを用いることで、仮にプロセスバラツキなどで特性が変動しても、メモリーセルとリファレンス用メモリーセルとに同様な変動を起こすことを通じて、変動による影響を吸収することができる。
【００１５】
上記の本発明をより具体的レベルで記述すると、次のようにいうことができる。後述する実施の形態との比較対照が容易となるように括弧付き符号を併せて記述する。ただし、本発明はこの括弧付き符号の記述によって後述の実施の形態に限定されるものではない。
【００１６】
ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第１のメモリーセル（Ｍ１）と、ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第２のメモリーセル（ＲＭ１：リファレンス用メモリーセル）と、前記第１のメモリーセルのコントロールゲートに接続された第１のワード線（ＷＬ）と、前記第１のメモリーセルのソースに接続された第１のソース線（ＳＬ）と、前記第２のメモリーセルのコントロールゲートに接続された第２のワード線（ＲＷＬ）と、前記第２のメモリーセルのソースに接続された第２のソース線（ＲＳＬ）と、前記第１のソース線に接続された第１の電位供給回路（１０７：ドライバ）と、前記第２のソース線に接続された第２の電位供給回路（１０９：ドライバ）と、前記第１の電位供給回路から供給される電位と前記第２の電位供給回路から供給される電位の中間の電位を供給する第３の電位供給回路（１１１：電源）と、前記第１のメモリーセルおよび第２のメモリーセルのドレインに接続された第１のビット線（ＢＬ）と、前記第３の電位供給回路と前記第１のビット線とを電気的に接続および切断する第１のスイッチ素子（Ｑ２）と、第２のビット線（／ＢＬ：リファレンスビット線）と、前記第３の電位供給回路と前記第２のビット線とを電気的に接続および切断する第２のスイッチ素子（Ｑ３）と、前記第１のビット線と前記第２のビット線とを入力とする第１の差動増幅器（１０５）とを備えている半導体記憶装置である。
【００１７】
上記において、好ましい態様は、前記第１のメモリーセルと前記第２のメモリーセルが構造および寸法的に等しいことである。プロセスバラツキなどで特性が変動した場合の影響を吸収する作用を充分に発揮させることができる。
【００１８】
上記において、好ましい態様は、さらに、前記第２のワード線（ＲＷＬ）に接続された第４の電位供給回路（１０８：ドライバ）と、第１の内部電位発生源（１１６）と、第１の外部ポート（１１９）と、前記第１の内部電位発生源と前記第１の外部ポートのいずれか１つを選択して前記第４の電位供給回路に接続する第１の選択手段（１１８：セレクタ）を備えていることである。
【００１９】
これによれば、所望とする電位を第２のワード線（ＲＷＬ）に印加でき、書込みすぎによるゲート電圧しきい値Ｖｔの超過を抑制しつつ、正確に第２のメモリーセル（ＲＭ１）のゲート電圧しきい値Ｖｔの調整を行うことができる。
【００２０】
さらに、上記において、好ましい態様は、ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第３のメモリーセル（ＲＭ５：リファレンス調整用メモリーセル）と、前記第３のメモリーセルのコントロールゲートに接続された第３のワード線（ＤＲＷＬ）と、前記第３のメモリーセルのソースに接続された第３のソース線（ＤＲＳＬ）と、前記第３のメモリーセルのドレインに接続された第３のビット線（ＲＢＬ）と、複数本あるビット線（ＢＬ）の内いずれか１本を選択する第２の選択手段（１２２：セレクタ）と、前記第３のビット線と前記第２の選択手段で選択されたビット線であって、前記第１のメモリーセルのドレインと接続されたビット線とを入力とする第２の差動増幅器（１２４）を備えており、前記第１のビット線と前記第３のビット線に接続された第３の差動増幅器を有することを特徴とする。
【００２１】
これによれば、リファレンス調整用の第３のメモリーセル（ＲＭ５）に対して上記と同様にして書き込みを行って第３のメモリーセルに基準のゲート電圧しきい値Ｖｔ_Eを設定し、この基準のゲート電圧しきい値Ｖｔ_Eをリファレンス用の第２のメモリーセル（ＲＭ１）のゲート電圧しきい値Ｖｔとして転写する。したがって、工場出荷時だけでなく工場出荷後においても、ユーザーはリファレンス用メモリーセルのゲート電圧しきい値Ｖｔの正確な調整を行うことができる。
【００２２】
また、第１の差動増幅器と第２の差動増幅器とがあることから、前者で速度を優先し、後者で正確さを優先するといった使い分けが可能となる。
【００２３】
さらに、上記において、好ましい態様は、ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第４のメモリーセル（Ｍ９：リファレンス調整用メモリーセル）と、ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第５のメモリーセル（Ｍ１０：リファレンス調整用メモリーセル）と、前記第４のメモリーセルのコントロールゲートに接続された第４のワード線（ＤＷＬ０）と、前記第４のメモリーセルのソースに接続された第４のソース線（ＤＳＬ０）と、前記第５のメモリーセルのコントロールゲートに接続された第５のワード線（ＤＷＬ１）と、前記第５のメモリーセルのソースに接続された第５のソース線（ＤＳＬ１）とを持ち、前記第４のメモリーセルのドレインが前記第３のビット線（ＲＢＬ）と接続され、前記第５のメモリーセルのドレインが前記第３のビット線と接続されており、前記第２の選択手段で選択されるビット線は、前記第１のメモリーセルのドレインおよび前記第２のメモリーセルのドレインと接続されており、前記第３のメモリーセルのゲート電圧閾値は、前記第２のメモリーセルのゲート電圧閾値と同じであり、前記第５のメモリーセルのゲート電圧閾値は、書込みを行うときに第１のメモリーセルに設定すべきゲート電圧閾値と同じであり、第６のメモリーセルのゲート電圧閾値は、消去を行うときに第１のメモリーセルに設定すべきゲート電圧閾値と同じであることを特徴とする。
【００２４】
この場合、第４のメモリーセルと第５のメモリーセルを、第１のメモリーセルに対するデータ“０”とデータ“１”の状態に対応させ、つまり第１のメモリーセルに対する書き込みと消去に対応させ、書き込み時における第１のメモリーセルのゲート電圧しきい値Ｖｔの調整と、消去時における第１のメモリーセルのゲート電圧しきい値Ｖｔの調整とをともに実現することができる。
【００２５】
また、この場合も、第１の差動増幅器と第２の差動増幅器とがあることから、前者で速度を優先し、後者で正確さを優先するといった使い分けが可能となる。
【００２６】
上記において、好ましい態様の変形として、前記第１のメモリーセル（Ｍ１）に比べ前記第２のメモリーセル（ＲＭ６）の幅が狭くなっていることがある。
【００２７】
これは、第２のメモリーセルを第１のメモリーセルと同じ条件で消去することによってゲート電圧しきい値Ｖｔを調整するもので、消去中にセルの状態が飽和し、その電流値が一定の値に収束する様なデバイスには有効である。
【００２８】
さらに、上記において、好ましい態様は、第１のメモリーセルおよび第１のワード線および第１のビット線をアレイ構造状に複数個持つ場合において、同一ビット線に接続されるメモリーセルのソースは全て同一のソース線に接続されていることである。
【００２９】
これによれば、１つのメモリーセルアレイが消去ブロック単位をなし、同一ビット線上に存在するビットは全て同時に消去／書換えすることになり、共通一括でゲート電圧しきい値Ｖｔをリフレッシュすることができる。また、第１のメモリーセルのデータ書き換えに続いて第２のメモリーセルの再度のゲート電圧しきい値Ｖｔの調整(書換え)を行えば、データの書き換えによるディスターブの影響を第２のメモリーセルが受けることはない。
【００３０】
さらに、上記において、好ましい態様は、前記第１のワード線（ＷＬ）に接続された第５の電位供給回路（１０６：ドライバ）と、第２の内部電位発生源（１４１）と、前記第５の電位供給回路と前記第２の内部電位発生源とを接続する第１の電位調整回路（１４２：レギュレーター）を備えていることである。
【００３１】
一般的に、早く書込みを行ったビットは後から書込むビットとビット線やワード線やソース線を共通化している場合にディスターブの影響を受ける傾向があるが、電位調整回路を設けることにより、第１のメモリーセルのゲート電圧しきい値Ｖｔの調整をより正確に行うことができる。。
【００３２】
さらに、上記において、好ましい態様は、第１の電源線と、前記第１の電位供給回路（１０７：ドライバ）と前記第１の電源線とを電気的に接続および切断する第３のスイッチ素子（Ｑ７）と、第２の電源線と、前記第２の電位供給回路（１０９：ドライバ）と前記第２の電源線とを電気的に接続および切断する第４のスイッチ素子（Ｑ８）を備えていることである。
【００３３】
センス動作時には第１のメモリーセルと第２のメモリーセルとで電流の引張り合いを行うが、第１のワード線と第２のワード線の立ち上がりタイミングに差があると、読出しの誤差になる。特にワード線のドライバは長い距離にわたって配置されているため、その配線遅延も無視できない。その対策として全てのワード線およびソース線のドライバに共通する電源の大元でのスイッチングにより、電流引張り合いの開始タイミングを一致させ、読み出しの正確を期している。
【００３４】
さらに、上記において、好ましい態様は、第１のワード線および第２のワード線の電位は変化させないで、第１のビット線と第２のビット線の電位を比較することである。
【００３５】
第１のワード線（ＷＬ）、第２のワード線（ＲＷＬ）に電位変化があると、容量結合などによって読出し前の第１のビット線（ＢＬ）、第２のビット線（／ＢＬ）の電位に影響を与えるが、第１のワード線および第２のワード線の電位は変化させないで、第１のビット線と第２のビット線の電位を比較する。その結果、両ワード線の電位変動の影響を受けることなく、データ読み出しを正確に行うことができる。
【００３６】
上記において、好ましい態様は、前記第１のビット線（ＢＬ）を第６の電位供給回路（１４４）に対して電気的に接続および切断する第５のスイッチ素子（Ｑ９）と、前記第２のビット線（／ＢＬ）を第７の電位供給回路（１４５）に対して電気的に接続および切断する第６のスイッチ素子（Ｑ１０）とを備えていることである。
【００３７】
この様な方法を用いることで、Ｖｄｄ／２の電位を発生させる電源回路が不要になり、かつＶｄｄ／２の電源回路よりも正確にＶｄｄ／２のプリチャージ電位を発生させることができる。
【００３８】
【発明の実施の形態】
以下、本発明にかかわる半導体記憶装置の実施の形態について図面に基づいて詳細に説明する。
【００３９】
（実施の形態１）
図１（ａ）に図示した本発明の実施の形態１の半導体記憶装置におけるメモリー回路構成図は、実際のアレイの一部を例示的に抜き出して示したものであり、図２１で示した従来のメモリー回路構成の内、リファレンス用のＰ-chトランジスタＱ１をスタック型のリファレンス用メモリーセルＲＭ１に置き換えたものである。そのリファレンス用メモリーセルＲＭ１は、構造・寸法的にメモリーセルＭ１と同じものであり、その電気的特性はアレイ内のメモリーセル間のバラツキの範囲内で同じになる。その他の構成要素については、図２１と同じものであるので説明は省略する。
【００４０】
図１（ｂ）は図１（ａ）に示したメモリー回路において、読出し時にメモリーセルＭ１およびリファレンス用メモリーセルＲＭ１に印加されるバイアス電圧条件を示したものである。
【００４１】
図２（ａ）は図１（ａ）に示したメモリー回路の各ノードにおける電位の時間変化を示したもので、図の左端に記述されている記号は図１（ａ）の各ノードに対応している。図２（ｂ）は特にビット線の電位変化について、図２（ａ）の時刻ｔ３付近を拡大したものである。
【００４２】
以下、図１（ａ）〜図２（ｂ）を使って実施の形態１におけるメモリー回路の読出し動作について説明する。
【００４３】
前提条件として、リファレンス用メモリーセルＲＭ１は予めデータ“０”状態のゲート電圧しきい値Ｖｔ₀とデータ“１”状態のゲート電圧しきい値Ｖｔ₁のちょうど中間のゲート電圧しきい値Ｖｔ_Mを持つ様に状態を設定されているとする。
【００４４】
読出し初期の電圧バイアス条件として、図２（ａ）に示す様に、ビット線ＢＬとリファレンスビット線／ＢＬはグランドレベルにあり、ワード線ＷＬとソース線ＳＬとリファレンスワード線ＲＷＬとイコライズ信号線ＥＱＲにはそれぞれドライバ１０６、１０７、１０８、１１０によって０Ｖが印加され、リファレンスソース線ＲＳＬにはドライバ１０９によって電源電圧Ｖｄｄ(５Ｖ)が印加され、電源線ＶＰＣには電源１１１によってＶｄｄ／２(２.５Ｖ)が供給されているものとする。
【００４５】
時刻ｔ１において、イコライズ信号線ＥＱＲが“Ｈ”レベル(５Ｖ)に変化すると、トランジスタＱ２およびトランジスタＱ３がオンになり、ビット線ＢＬとリファレンスビット線／ＢＬがＶｄｄ／２(２.５Ｖ)にプリチャージされる。
【００４６】
時刻ｔ２において、イコライズ信号線ＥＱＲを“Ｌ”レベル(０Ｖ)にしてプリチャージを停止した後に、時刻ｔ３において、ワード線ＷＬとリファレンスワード線ＲＷＬを“Ｈ”レベルに変化させるが、その“Ｈ”レベルの電位は図１（ｂ）に示す様に、ワード線ＷＬについては２.５Ｖ、リファレンスワード線ＲＷＬについては５Ｖにする。このとき、ソース線ＳＬは０Ｖに、リファレンスソース線ＲＳＬは５Ｖの電位に保たれ、ビット線ＢＬは２.５Ｖの状態にあるので、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１のゲート−ソース間電位差は等しく２.５Ｖとなり、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１にはそれぞれのゲート電圧しきい値（Ｖｔ値）に比例した電流が流れる。
【００４７】
メモリーセルＭ１の状態がデータ“０”の場合は、リファレンス用メモリーセルＲＭ１に流れる電流に比べメモリーセルＭ１に流れる電流の方が少なくなり、図２（ｂ）に示す様にビット線ＢＬの電位Ｖblは上昇する。ただし、ビット線ＢＬの電位Ｖblの上昇につれてリファレンス用メモリーセルＲＭ１のゲート−ソース間電位差は少なくなり、逆にメモリーセルＭ１のゲート−ソース間電位差は多くなるため、リファレンス用メモリーセルＲＭ１の電流は減少し、メモリーセルＭ１の電流は増加する。これが電流の引張り合いである。
【００４８】
そして、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１の電流が等しくなるＶbl＝Ｖ0で安定する。
【００４９】
逆に、メモリーセルＭ１の状態がデータ“１”の場合は、リファレンス用メモリーセルＲＭ１に流れる電流に比べメモリーセルＭ１に流れる電流の方が多くなり、図２（ｃ）に示す様にビット線ＢＬの電位Ｖblは下降し、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１の電流が等しくなるＶbl＝Ｖ1で安定する。
【００５０】
以上の様なメカニズムにより、メモリーセルＭ１の状態がデータ“０”の場合はビット線ＢＬの電位は初期値Ｖｄｄ／２に比べ高くなり、メモリーセルＭ１の状態がデータ“１”の場合はビット線ＢＬの電位は初期値Ｖｄｄ／２に比べ低くなる。その初期値との電位差が十分な大きさまで達した後の時刻ｔ４において、ワード線ＷＬとリファレンスワード線ＲＷＬを“Ｌ”レベルに変化させてメモリーセルＭ１とリファレンス用メモリーセルＲＭ１に流れる電流を止め、時刻ｔ５において差動増幅器１０５を使ってビット線ＢＬの電位をリファレンスビット線／ＢＬに保っていた初期値Ｖｄｄ／２と比較し、その高低を判別することでメモリーセルＭ１に記憶されているデータを読み出すのである。
【００５１】
以上が本実施の形態の読出し動作の説明であるが、次の読出しに備えて、読出し動作が完了した後の時刻ｔ６においてイコライズ信号線ＥＱＲを“Ｈ”レベルにしてビット線ＢＬとリファレンスビット線／ＢＬをＶｄｄ／２にプリチャージしておくことが望ましい。
【００５２】
なお、図１（ａ）ではアレイの一部を例示的に抜き出しているが、実際の使用においては図３に示す様なアレイ構造になっている。図１（ａ）に対し、アレイの繰り返し要素としてスタック型メモリーセルＭ２〜Ｍ８とリファレンス用メモリーセルＲＭ２〜ＲＭ４とトランジスタＱ４〜Ｑ５とドライバ１１２〜１１３と差動増幅器１１４が追加され、メモリーセルはＭ１〜Ｍ８で示す様にビット線方向とワード線方向に複数個連続して存在し、リファレンス用メモリーセルはＲＭ１〜ＲＭ４に示す様に各ビット線に１つ接続されている。それら新たな構成要素は基本的に図１（ａ）で例示的に示した構成要素と同じ役割を果たすが、リファレンスビット線／ＢＬ〜／ＢＬ１については少し異なる。
【００５３】
図１（ａ）を使った説明ではリファレンスビット線／ＢＬは初期電位Ｖｄｄ／２を保つ部分であったが、一般的にビット線ＢＬとリファレンスビット線／ＢＬは電気特性的に同じもので、リファレンスビット線／ＢＬにデータを読み出してビット線ＢＬに初期電位Ｖｄｄ／２を保つような図１（ａ）で示した例とは逆の使い方も可能である。また、そうすることでメモリーコア面積の縮小に有利となる。
【００５４】
（実施の形態２）
ところで、本発明の鍵となるのはリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔをデータ“０”とデータ“１”のちょうど中間に設定することであるが、実施の形態１の場合の図１（ａ）による説明では、“予め設定しておいた”とした。
【００５５】
実際には、メモリーセルＭ１に対する書込みと同じ方法を使ってゲート電圧しきい値Ｖｔを設定することは可能であるが、ベリファイレベルを別途設ける必要が生じたり、書込みすぎによってゲート電圧しきい値Ｖｔが目標より高くなることを防ぐために、書込み時間の増加もしくは複雑な書込みシーケンスの制御が必要となったりする。この様なデメリットを避けるための技術が実施の形態２であり、それを以下に説明する。
【００５６】
図４（ａ）の回路構成は図１（ａ）に対し、ドライバ１１５と内部電源１１６とレギュレーター１１７とセレクタ１１８と外部パッド１１９を加え、本説明に関係の無い構成要素を省略したものになっている。
【００５７】
ドライバ１１５はリファレンス用メモリーセルＲＭ１へ書込みを行うための電位をビット線ＢＬへ供給するためのもので、同様にドライバ１０８はリファレンスワード線ＲＷＬへ電位を供給するものであるが、それらのドライバが供給する電位が従来のものと異なる。
【００５８】
図４（ｂ）のデバイス断面図は図１９に対しＮウェル１２０とＰウェル１２１を加えたものである。図５（ａ）は図４（ａ）の回路構成によるリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの調整の手順を示したもので、図の左端に記述されている記号は図４（ａ）の各ノードに対応している。図５（ｂ）は図５（ａ）における時刻ｔ２〜ｔ３の間のリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの変化を示した図である。
【００５９】
以下、図４（ａ）〜図５（ｂ）を使って実施の形態２でのリファレンス用メモリーセルＲＭ１への書込み、すなわちゲート電圧しきい値Ｖｔの調整の方法について説明する。
【００６０】
通常、メモリーセルへの書込みはソース線にＧＮＤ(０Ｖ)を、ビット線にＶｄｄ(５Ｖ)を印加することで電子を加速し、ワード線にＶｄｄより高い電圧(１０Ｖ)を印加することで、発生するホットエレクトロンをＦＧ（フローティングゲート）へ取り込む。
【００６１】
それに対し、本実施の形態では、リファレンスソース線ＲＳＬにドライバ１０９を使って０Ｖを印加し、ビット線ＢＬにはドライバ１１５を使ってＶｄｄより高い電圧(６Ｖ)を印加し、リファレンスワード線ＲＷＬには所望のゲート電圧しきい値Ｖｔと同じ電圧を印加する。所望とするゲート電圧しきい値Ｖｔはデータ“０”書込みのゲート電圧しきい値Ｖｔ₀よりも低く、リファレンスワード線ＲＷＬの電位は従来に比べ低くなる。そのため書込み効率が下がり、書込み時間が長くなるので、それを緩和する必要が生じる。その必要のため、ビット線ＢＬに印加する電位は逆に高くしている。しかし、電位を高くすることに伴う耐圧向上のために、図４（ｂ）に示す様にドレイン周りのレイアウトサイズのマージンを、従来に比べて多くする必要が生じる場合がある。そこで、ビット線ＢＬに印加する電位はリファレンスワード線ＲＷＬへの印加電圧との関係を踏まえて高くなりすぎないようにする必要がある。だだし、このことはワード線の電位を下げても書込み速度が遅くならないデバイスに対しては問題とならない。
【００６２】
次に、実施の形態２の場合の動作について説明する。
【００６３】
まず、初期状態として図５（ａ）に示す様にワード線ＷＬと、ソース線ＳＬとリファレンスワード線ＲＷＬとリファレンスソース線ＲＳＬとイコライズ信号線ＥＱＲとビット線ＢＬとリファレンスビット線／ＢＬが０Ｖにあるとする。
【００６４】
時刻ｔ１において、ビット線ＢＬを“Ｈ”レベル(６Ｖ)に変化させた後に、時刻ｔ２において、リファレンスワード線ＲＷＬを“Ｈ”レベル（すなわち、所望ゲート電圧しきい値Ｖｔ）にする。リファレンスワード線ＲＷＬのレベルを“Ｌ”レベルにする時刻ｔ３まで、リファレンス用メモリーセルＲＭ１に書込みが行われるが、そのゲート電圧しきい値Ｖｔは図５（ｂ）に示す様に徐々にリファレンスワード線ＲＷＬに印加している電位に近づき、ついには書込みも止まってリファレンスワード線ＲＷＬの電位に収束する。すなわち、所望とする電位をリファレンスワード線ＲＷＬに印加できれば、書込みすぎによるゲート電圧しきい値Ｖｔの超過もなく、正確にリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの調整を行うことができる。
【００６５】
（実施の形態３）
ところで、リファレンスワード線ＲＷＬに印加する電位としては、内部電源１１６によって発生させた電位をレギュレーター１１７を通して調整した電位を使うことも可能であるが、チップ外部、例えばテスター等の電源から供給される電位を直接、リファレンスワード線ＲＷＬへ印加できる様に外部パッド１１９を設け、かつセレクタ１１８をそれらレギュレーター１１７および外部パッド１１９とリファレンスワード線ＲＷＬのドライバ１０８との間に設けることで、場合、場合によって使用する電源を選択する柔軟な方法が可能となる。
【００６６】
例えば、レギュレーター１１７の出力と外部パッド１１９からの供給電位のそれぞれでリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの調整を行い、その結果を比較して内部電源１１６とレギュレーター１１７の組み合わせの正確さを検査したり、工場出荷時には外部パッド１１９からの供給電位を使って正確にゲート電圧しきい値Ｖｔの調整を行うという運用方法が考えられる。実施の形態３は、このような技術に関するものである。
【００６７】
図６はリファレンス用メモリーセルＲＭ１の正確なゲート電圧しきい値Ｖｔの調整を行う実施の形態３におけるメモリー構成図を示したものである。その回路構成は図１（ａ）に対し、スタック型のリファレンス調整用メモリーセルＲＭ５とトランジスタＱ６とリファレンス調整用ワード線ＤＲＷＬとリファレンス調整用ソース線ＤＲＳＬとリファレンス調整用ビット線ＲＢＬとプリチャージ信号線ＰＣと電源線ＤＶＰＣおよびセレクタ１２２〜１２３と差動増幅器１２４とドライバ１２５〜１２７と電源１２８と制御回路１２９を加え、本説明に関係の無い構成要素を省略したものになっている。
【００６８】
図中では省略しているが、図６で示した回路構造はメモリーセルＭ１とリファレンス用メモリーセルＲＭ１とトランジスタＱ２，Ｑ３と差動増幅器１０５がワード線方向に繰り返し配置されているアレイ構造になっており、複数あるビット線のうち１本をセレクタ１２２で選択して、セレクタ１２３で選択された書込みドライバ１１５もしくはリファレンス調整用ビット線ＲＢＬと接続するようにしてある。また、電源線ＶＰＣおよび電源線ＤＶＰＣにはそれぞれ電源１１１と電源１２８によって電位０Ｖが供給されている。
【００６９】
図７は図６の回路構成によるリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの調整の手順を示したもので、図の左端に記述されている記号は図６の各ノードに対応している。
【００７０】
以下、図６〜図７を使って本実施の形態でのゲート電圧しきい値Ｖｔの調整の方法について説明する。
【００７１】
まず、前提条件として、リファレンス用メモリーセルＲＭ１は消去状態にあり、リファレンス調整用メモリーセルＲＭ５には図４（ａ）で示した方法などを使って正確にゲート電圧しきい値Ｖｔの調整が行われているとする。これを基準のゲート電圧しきい値Ｖｔ_Eとする。
【００７２】
初期状態として、図７に示すようにリファレンスワード線ＲＷＬとリファレンスソース線ＲＳＬとリファレンス調整用ワード線ＤＲＷＬとリファレンス調整用ソース線ＤＲＳＬとイコライズ信号線ＥＱＲとプリチャージ信号線ＰＣは０Ｖにあり、ビット線ＢＬとリファレンス調整用ビット線ＲＢＬは不定状態にあるものとする。
【００７３】
時刻ｔ１において、イコライズ信号線ＥＱＲとプリチャージ信号線ＰＣを“Ｈ”レベルにしてビット線ＢＬとリファレンス調整用ビット線ＲＢＬをグランドレベルにした後に、時刻ｔ２において、プリチャージを切る。時刻ｔ３において、リファレンスソース線ＲＳＬとリファレンス調整用ソース線ＤＲＳＬを“Ｈ”レベル(５Ｖ)にする。
【００７４】
そして、時刻ｔ４において、リファレンスワード線ＲＷＬとリファレンス調整用ワード線ＤＲＷＬを“Ｈ”レベル(５Ｖ)すると、ビット線ＢＬにはリファレンスワード線ＲＷＬの電位よりリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔ分だけ低くなった電位が発生し、リファレンス調整用ビット線ＲＢＬにはリファレンス調整用ワード線ＤＲＷＬの電位より、リファレンス調整用メモリーセルＲＭ５の基準のゲート電圧しきい値Ｖｔ_E分だけ低くなった電位が発生する。そのビット線ＢＬとリファレンス調整用ビット線ＲＢＬの電位差を差動増幅器１２４を使って判別する。その結果を制御回路１２９へ送り、ビット線ＢＬの電位がリファレンス調整用ビット線ＲＢＬより高い場合は、リファレンス用メモリーセルＲＭ１へ書込みを行い、再び上記の方法でビット線ＢＬとリファレンス調整用ビット線ＲＢＬの電位を比較する。これをビット線ＢＬの電位がリファレンス調整用ビット線ＲＢＬと等しくなるまで繰り返し行えば、リファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔをリファレンス調整用メモリーセルＲＭ５に設定された基準のゲート電圧しきい値Ｖｔ_Eと同じ値に設定することができる。
【００７５】
図４（ａ）で説明した回路構成では工場出荷時には外部から印加される電圧を使って正確にリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの調整ができるが、出荷後に再びリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの調整を行う場合は、内部電源１１６とレギュレーター１１７の組み合わせの誤差を含んだゲート電圧しきい値Ｖｔの調整しかできない。
【００７６】
それに対し、この図６で説明した方法によれば、ユーザーでも正確にリファレンス用メモリーセルＲＭ１のゲート電圧しきい値Ｖｔの設定を行うことができる。
【００７７】
（実施の形態４）
次に、実施の形態４について、図８を用いて説明する。図８は図６に示したリファレンス用メモリーセルＲＭ１の正確なゲート電圧しきい値Ｖｔの調整を行う方法をメモリーセルＭ１に応用したものである。その回路構成は図６に対し、スタック型のリファレンス調整用メモリーセルＭ９〜Ｍ１０とワード線ＤＷＬ０〜ＤＷＬ１とソース線ＤＳＬ０〜ＤＳＬ１とドライバ１０６〜１０７とドライバ１３０〜１３３を加えたもので、リファレンス調整用メモリーセルＭ９，Ｍ１０は、図４（ａ）で示した方法などを使って、それぞれデータ“０”のゲート電圧しきい値Ｖｔ₀とデータ“１”のゲート電圧しきい値Ｖｔ₁に調整してある。その他の構成要素ついては図６と同じである。
【００７８】
この図８の回路構成によって、メモリーセルＭ１に書込みを行うときには図６の回路で説明した同じ方法（ただし、選択するワード線はワード線ＷＬとＤＷＬ０）でメモリーセルＭ１のゲート電圧しきい値Ｖｔを調整することができ、メモリーセルＭ１を消去するときも図６の回路で説明した同じ方法（ただし、選択するワード線はワード線ＷＬとＤＷＬ１）でメモリーセルＭ１のゲート電圧しきい値Ｖｔを調整することができる。
【００７９】
また、図８の回路構成では、読出し時には差動増幅器１０５を使用し、書込み／消去時のベリファイには差動増幅器１２４を使用するので、たとえば差動増幅器１０５は速度を優先した回路を用い、差動増幅器１２４は正確さを優先した回路を用いるといった工夫が可能となる。
【００８０】
（実施の形態５）
次に、実施の形態５について、図９を用いて説明する。図９の回路構成は図１（ａ）に対し、リファレンス用メモリーセルＲＭ１を寸法の異なるリファレンス用メモリーセルＲＭ６に置き換えたものであり、リファレンス用メモリーセルＲＭ６は予めデータ“１”(消去)状態にしてある。リファレンス用メモリーセルＲＭ１とリファレンス用メモリーセルＲＭ６の違いはトランジスタ幅のみで、その他のサイズや構造は同じに作ってある。リファレンス用メモリーセルＲＭ６のトランジスタ幅はデータ“１”状態にある時、リファレンス用メモリーセルＲＭ１がデータ“１”状態にある時とデータ“０”(書込み)状態にある時のちょうど中間の読出し電流値が流れるようにデザインしてある。たとえば、リファレンス用メモリーセルＲＭ１がデータ“１”状態の時に１００μＡの電流が流れ、リファレンス用メモリーセルＲＭ１がデータ“０”状態の時はほとんど流れない(１μＡ以下)場合は、リファレンス用メモリーセルＲＭ６の幅はリファレンス用メモリーセルＲＭ１の半分になっている。
【００８１】
この図９の回路構成によって、リファレンス用メモリーセルＲＭ６をメモリーセルＭ１等の通常のメモリーセルと同じ条件で消去することによってゲート電圧しきい値Ｖｔを調整することができる。特に、消去中にセルの状態が飽和し、その電流値が一定の値に収束する様なデバイスには有効である。
【００８２】
図６で示した方法によってユーザーにおいても正確なリファレンス用メモリーセルの再度のゲート電圧しきい値Ｖｔの調整が可能となったことから、データを記憶しているメモリーセル部分の書換え毎にリファレンス用メモリーセルの再度のゲート電圧しきい値Ｖｔの調整を行うことが可能となった。また、そうすることでメモリーセル部分の書換え動作によるディスターブの影響を回避し、リファレンス用メモリーセル自体への読出しによるディスターブの影響も緩和できる。ただし、そのためにはいくつかの工夫が必要である。その工夫について以下に述べる。
【００８３】
（実施の形態６）
図１０は図１（ａ）で示した回路構成がアレイ状に配置され、１つのメモリーコアを形成している状態を示すブロック図である。そのブロック図はメモリーセルが格子状に配置されたメモリーセルアレイ１３４〜１３６と、ワード線ドライバがＹ軸方向に配置されたロウデコーダー１３７とリファレンス用メモリーセルがＸ軸方向に配置されたリファレンス用メモリーセルアレイ１３８とスイッチがＸ軸方向に配置されたコラムデコーダー１３９とセンスアンプがＸ軸方向に配置されたセンスアンプアレイ１４０から構成される。
【００８４】
図８においては１つのメモリーセルアレイは１つの消去ブロック単位を示しており、ビット線の途中で分断されていない。その様なアレイ構成を採ることによって、同一ビット線上に存在するビットは全て同時に消去／書換えすることになり、一部のビットのみにおいてゲート電圧しきい値Ｖｔのレベルがリフレッシュされることはない。
【００８５】
一方、リファレンス用メモリーセルはビット線１本当たりに１つ配置されているので、メモリーセルの書換えに合わせてリファレンス用メモリーセルの再度のゲート電圧しきい値Ｖｔの調整を行うことが可能となり、さらにメモリーセル側のデータを書き換えた後に続いてリファレンス用メモリーセルの再度のゲート電圧しきい値Ｖｔの調整(書換え)を行えば、データの書き換えによるディスターブの影響をリファレンス用メモリーセルが受けることはない。
【００８６】
図１１は図１０で示したメモリーコアにおいて、より正確にデータ“０”のセルのゲート電圧しきい値Ｖｔの調整を行う方法を示したものである。その回路構成は図１（ａ）に対し、ドライバ１１５と内部電源１４１とレギュレーター１４２を加えてある。
【００８７】
図１２は図１０で示したメモリーコアにおいてビット線方向にアドレスを変化させながらメモリーセルへの書込みを行う際の、ベリファイ時のワード線電位の変化を示している。
【００８８】
一般にフラッシュメモリーの書込みにおいて、早く書込みを行ったビットは後から書込むビットとビット線やワード線やソース線を共通化している場合にディスターブの影響を受ける。そのため、図１０で示した工夫によってメモリーセルとリファレンス用メモリーセルのゲート電圧しきい値Ｖｔの調整の精度を上げても、そのディスターブによって例えば同じビット線に接続されているセルのゲート電圧しきい値Ｖｔに差が生じることがある。その差を予め予想し、図１２に示す様に書込みの順番によってベリファイレベルを変化させて、そのゲート電圧しきい値Ｖｔの差を打ち消す。
【００８９】
具体的な方法としては、図１１のワード線ＷＬの電位をレギュレーター１４２を使って変化させながら、書込みセルのロウアドレスを変化させる。
【００９０】
以上で正確なゲート電圧しきい値Ｖｔの調整を行うための発明に関する説明は終りである。
【００９１】
次からは図１（ａ）を使って説明した読出し動作自体をより正確に行うための発明に関して説明する。
【００９２】
（実施の形態７）
次に、本発明の実施の形態７について、図１３を用いて説明する。図１３の回路構成は図１（ａ）に対し、Ｎ-chトランジスタＱ７とＰ-chトランジスタＱ８を加えたものであり、トランジスタＱ７のゲートは信号線ＧＳＷに、ドレインはドライバ１０７に、ソースはグランドレベルの電源にそれぞれ接続され、トランジスタＱ８のゲートは信号線ＲＳＷに、ドレインはドライバ１０９に、ソースはＶｄｄレベルの電源に接続されている。
【００９３】
図１４は図１３に示したメモリー回路の各ノードにおける電位の時間変化を示したもので、図の左端に記述されている記号は図１３の各ノードに対応している。
【００９４】
以下、図１３〜図１４を使って本実施の形態のメモリー回路の読出し動作について説明する。
【００９５】
前提条件として、リファレンス用メモリーセルＲＭ１は予めデータ“０”状態のゲート電圧しきい値Ｖｔ₀とデータ“１”状態のゲート電圧しきい値Ｖｔ₁のちょうど中間のゲート電圧しきい値Ｖｔ_Mを持つ様に状態を設定されているとする。
【００９６】
読出し初期の電圧バイアス条件として図１４に示す様に、ビット線ＢＬとリファレンスビット線／ＢＬはグランドレベルにあり、ワード線ＷＬとリファレンスワード線ＲＷＬとイコライズ信号線ＥＱＲにはそれぞれドライバ１０６、１０８、１１０によって０Ｖが印加され、信号線ＧＳＷは“Ｌ”レベル(０Ｖ)にあり、信号線ＲＳＷは“Ｈ”レベル(５Ｖ)にあり、プリチャージ信号線ＶＰＣには電源１１１によってＶｄｄ／２(２.５Ｖ)が供給されている。また、ドライバ１０７は０Ｖをソース線ＳＬに、ドライバ１０９はＶｄｄ(５Ｖ)をリファレンスソース線ＲＳＬに供給する状態になっているが、それらドライバの電源はトランジスタＱ７とトランジスタＱ８がオフの状態のため高インピーダンス状態にあり、したがってソース線ＳＬとリファレンスソース線ＲＳＬも高インピーダンス状態にある。
【００９７】
時刻ｔ１において、イコライズ信号線ＥＱＲが“Ｈ”レベル(５Ｖ)に変化すると、トランジスタＱ２およびトランジスタＱ３がオンになり、ビット線ＢＬとリファレンスビット線／ＢＬがＶｄｄ／２(２.５Ｖ)にプリチャージされる。
【００９８】
時刻ｔ２において、イコライズ信号線ＥＱＲを“Ｌ”レベル(０Ｖ)にしてプリチャージを停止した後に、時刻ｔ３において、ワード線ＷＬとリファレンスワード線ＲＷＬを“Ｈ”レベルに変化させ、続いて時刻ｔ４において信号線ＧＳＷを“Ｈ”レベル(５Ｖ)に、信号線ＲＳＷを“Ｌ”レベル(０Ｖ)にする。
【００９９】
図１（ａ）に示した方法では時刻ｔ３のワード線ＷＬとリファレンスワード線ＲＷＬを“Ｈ”レベルに変化させた時点から、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１の電流の引張り合いを開始したが、ワード線ＷＬとリファレンスワード線ＲＷＬのレベルの立ち上がりタイミングに差があった場合、読出しの誤差になる。特にワード線のドライバは長い距離にわたって配置されているため、その配線遅延も無視できない。その対策として全てのワード線のドライバに共通する電源の大元で引張り合いのタイミングを制御する。
【０１００】
それ以外については、図１（ａ）で説明した内容と同様に、時刻ｔ５において、ワード線ＷＬとリファレンスワード線ＲＷＬを“Ｌ”レベルに変化させて、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１に流れる電流を止め、時刻ｔ６において差動増幅器１０５を使ってビット線ＢＬの電位をリファレンスビット線／ＢＬに保っていた初期値Ｖｄｄ／２と比較し、その高低を判別することでメモリーセルＭ１に記憶されているデータを読み出す。
【０１０１】
（実施の形態８）
次に、本発明の実施の形態８について、図１５を用いて説明する。図１５の回路構成は図１３に対し、インバーター１４３を加え、その入力に信号線ＧＳＷを接続し、出力に信号線ＲＳＷを接続したものである。
【０１０２】
図１６は図１５に示したメモリー回路の各ノードにおける電位の時間変化を示したもので、図の左端に記述されている記号は図１５の各ノードに対応している。
【０１０３】
以下、図１５〜図１６を使って本実施の形態のメモリー回路の読出し動作について説明する。
【０１０４】
前提条件として、リファレンス用メモリーセルＲＭ１は予めデータ“０”状態のゲート電圧しきい値Ｖｔ₀とデータ“１”状態のゲート電圧しきい値Ｖｔ₁のちょうど中間のゲート電圧しきい値Ｖｔ_Mを持つ様に状態を設定されているとする。
【０１０５】
図１６に示す読出し初期から時刻ｔ４までの動作は信号線ＲＳＷの記述を除けば基本的に図１４と同じなので説明は省略する。
【０１０６】
時刻ｔ５において、信号線ＧＳＷを“Ｌ”レベル(０Ｖ)に変化させてドライバ１０７とドライバ１０９の電源を高インピーダンス状態にして、メモリーセルＭ１とリファレンス用メモリーセルＲＭ１に流れる電流を止め、時刻ｔ６において、差動増幅器１０５を使ってビット線ＢＬの電位をリファレンスビット線／ＢＬに保っていた初期値Ｖｄｄ／２と比較し、その高低を判別することでメモリーセルＭ１に記憶されているデータを読み出す。
【０１０７】
図１３で示した方法ではワード線ＷＬおよびリファレンスワード線ＲＷＬの電位変化が容量結合などによって読出し前のビット線ＢＬとリファレンスビット線／ＢＬの電位に影響を与えるので、その対策としてワード線ＷＬおよびリファレンスワード線ＲＷＬの電位は変化させないで、ビット線ＢＬとリファレンスビット線／ＢＬの電位を比較する。
【０１０８】
（実施の形態９）
次に、本発明の実施の形態９について、図１７を用いて説明する。図１７の回路構成は図１（ａ）に対し、Ｐ-chトランジスタＱ９とＮ-chトランジスタＱ１０とプリチャージ信号線ＰＣＨとプリチャージ信号線ＰＣＬと電源線ＶＰＣＨと電源線ＶＰＣＬと電源１４４〜１４５を加えたものである。図１８は図１７に示したメモリー回路の各ノードにおける電位の時間変化を示したもので、図の左端に記述されている記号は図１７の各ノードに対応している。
【０１０９】
以下、図１７〜図１８を使って本実施の形態のメモリー回路の読出し動作について説明する。
【０１１０】
前提条件として、リファレンス用メモリーセルＲＭ１は予めデータ“０”状態のゲート電圧しきい値Ｖｔ₀とデータ“１”状態のゲート電圧しきい値Ｖｔ₁のちょうど中間のゲート電圧しきい値Ｖｔ_Mを持つ様に状態を設定されているとする。
【０１１１】
読出し初期の電圧バイアス条件として図１８に示す様に、ビット線ＢＬとリファレンスビット線／ＢＬはグランドレベルにあり、ワード線ＷＬとソース線ＳＬとリファレンスワード線ＲＷＬとイコライズ信号線ＥＱＲにはそれぞれドライバ１０６、１０７、１０８、１１０によって０Ｖが印加され、リファレンスソース線ＲＳＬにはドライバ１０９によって電源電圧Ｖｄｄ(５Ｖ)が印加され、プリチャージ信号線ＰＣＨは“Ｈ”レベル(５Ｖ)にあり、プリチャージ信号線ＰＣＬは“Ｌ”レベル(０Ｖ)にあり、電源線ＶＰＣＨには電源１４４によってＶｄｄ(５Ｖ)が供給され、電源線ＶＰＣＬには電源１４５によって０Ｖが供給されているものとする。
【０１１２】
時刻ｔ１において、プリチャージ信号線ＰＣＨが“Ｌ”レベルに、プリチャージ信号線ＰＣＬが“Ｈ”レベルに変化すると、ビット線ＢＬはＶｄｄレベル(５Ｖ)に、リファレンスビット線／ＢＬはＧＮＤレベル(０Ｖ)にプリチャージされる。
【０１１３】
時刻ｔ２において、プリチャージ信号線ＰＣＨを“Ｈ”レベルに、プリチャージ信号線ＰＣＬを“Ｌ”レベルにしてプリチャージを終了させた後、時刻ｔ３において、イコライズ信号線ＥＱＲが“Ｈ”レベル(５Ｖ)に変化すると、トランジスタＱ２およびトランジスタＱ３がオンになり、ビット線ＢＬとリファレンスビット線／ＢＬにチャージされた電荷が平均化され、ビット線ＢＬとリファレンスビット線／ＢＬの電位がＶｄｄ／２(２.５Ｖ)で平衡状態になる。
【０１１４】
プリチャージ電位を発生させた後は、図１（ａ）で説明した場合と同様な方法でメモリーセルＭ１に記憶されているデータを読み出すのである。
【０１１５】
この様な方法を用いることで、Ｖｄｄ／２の電位を発生させる電源回路が不要になり、かつＶｄｄ／２の電源回路よりも正確にＶｄｄ／２のプリチャージ電位を発生させることができる。
【０１１６】
【発明の効果】
本発明によれば、リファレンス用メモリーセルのゲート電圧しきい値Ｖｔをデータ“０”のときのゲート電圧しきい値とデータ“１”のときのゲート電圧しきい値のちょうど中間のゲート電圧しきい値に設定することにより、正確にデータ“０”とデータ“１”のメモリーセルの中間電流を発生させることができ、読出し動作の高速化を図ることができる。
【０１１７】
また、逆に、書込み後のゲート電圧しきい値を下げて（データ“０”とデータ“１”のセルのゲート電圧しきい値の差を縮小して）信頼性を向上させることができる。ただし、リードディスターブによるリファレンス用メモリーセルのゲート電圧しきい値の変動が懸念されるが、リードディスターブ耐性の極めて高いデバイスであればこの問題は回避できる。逆に、高温放置によるメモリーセルのゲート電圧しきい値の変動がリファレンス用メモリーセルにも起こるため、ゲート電圧しきい値の変動を打ち消しあってリテンション特性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のスタック型フラッシュメモリーの回路構成図とバイアス印加条件
【図２】 本発明の実施の形態１のスタック型フラッシュメモリーの動作タイミング図
【図３】 本発明の実施の形態１のスタック型フラッシュメモリーのアレイ構成図
【図４】 本発明の実施の形態２のスタック型フラッシュメモリーの回路構成図とデバイス断面図
【図５】 本発明の実施の形態２のスタック型フラッシュメモリーの動作タイミング図
【図６】 本発明の実施の形態３のスタック型フラッシュメモリーの回路構成図
【図７】 本発明の実施の形態３のスタック型フラッシュメモリーの動作タイミング図
【図８】 本発明の実施の形態４のスタック型フラッシュメモリーの回路構成図
【図９】 本発明の実施の形態５のスタック型フラッシュメモリーの回路構成図
【図１０】 本発明の実施の形態６のスタック型フラッシュメモリーのセルブロック構成図
【図１１】 本発明の実施の形態６のスタック型フラッシュメモリーの回路構成図
【図１２】 本発明の実施の形態６のスタック型フラッシュメモリー内の電位変化図
【図１３】 本発明の実施の形態７のスタック型フラッシュメモリーの回路構成図
【図１４】 本発明の実施の形態７のスタック型フラッシュメモリーの動作タイミング図
【図１５】 本発明の実施の形態８のスタック型フラッシュメモリーの回路構成図
【図１６】 本発明の実施の形態８のスタック型フラッシュメモリーの動作タイミング図
【図１７】 本発明の実施の形態９のスタック型フラッシュメモリーの回路構成図
【図１８】 本発明の実施の形態９のスタック型フラッシュメモリーの動作タイミング図
【図１９】 従来のスタック型フラッシュメモリーセルの断面図
【図２０】 従来のスプリット型フラッシュメモリーセルの断面図
【図２１】 従来のスタック型フラッシュメモリーの回路構成図
【図２２】 従来のスタック型フラッシュメモリー内の電位変化図
【符号の説明】
１０５ 差動増幅器
１１１ 電源回路
１１４ 差動増幅器
１１６ 電源回路
１１７ レギュレーター
１１８ セレクタ
１１９ 外部パッド
１２２〜１２３ セレクタ
１２４ 差動増幅器
１３４〜１３６ メモリーセルアレイ消去ブロック
１４２ レギュレーター
Ｍ１ スタック型のメモリーセル
Ｑ２ トランジスタ
Ｑ３ トランジスタ
ＢＬ ビット線
／ＢＬ リファレンスビット線
ＷＬ ワード線
ＲＷＬ リファレンスワード線
ＳＬ ソース線
ＲＳＬ リファレンスソース線
ＥＱＲ イコライズ信号線
ＶＰＣ プリチャージ電位供給線
ＲＭ１〜ＲＭ４ リファレンス用メモリーセル
Ｍ２〜Ｍ８ スタック型のメモリーセル
ＤＲＷＬ リファレンス調整用ワード線
ＤＲＳＬ リファレンス調整用ソース線
ＰＣ プリチャージ信号線
ＤＶＰＣ プリチャージ電位供給線
ＲＭ５ リファレンス調整用メモリーセル
ＲＢＬ リファレンスビット線
Ｍ９〜Ｍ１０ リファレンス調整用メモリーセル
ＰＣＨ プリチャージ信号線
ＶＰＣＨ プリチャージ電位供給線
ＰＣＬ プリチャージ信号線
ＶＰＣＬ プリチャージ電位供給線

Claims (12)

1. フローティングゲートを有するメモリーセルと、前記メモリーセルが接続されている第１のビット線に同様に接続されたリファレンス用メモリーセルとを備え、前記メモリーセルの読み出し時に前記リファレンス用メモリーセルに流れる電流に対する前記メモリーセルに流れる電流の大小関係の検出をもって前記メモリーセルのデータの判別を行うように構成してある半導体記憶装置において、
   前記リファレンス用メモリーセルを前記メモリーセルと同様のセル構造のものに構成してあり、
   前記第１のビット線とスイッチ手段を介して接続された第２のビット線を有し、
   前記電流の大小関係を検出するための差動増幅器であって、前記第１のビット線と前記第２のビット線に接続された差動増幅器を有することを特徴とする半導体記憶装置。
2. ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第１のメモリーセルと、
   ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第２のメモリーセルと、
   前記第１のメモリーセルのコントロールゲートに接続された第１のワード線と、
   前記第１のメモリーセルのソースに接続された第１のソース線と、
   前記第２のメモリーセルのコントロールゲートに接続された第２のワード線と、
   前記第２のメモリーセルのソースに接続された第２のソース線と、
   前記第１のソース線に接続された第１の電位供給回路と、
   前記第２のソース線に接続された第２の電位供給回路と、
   前記第１の電位供給回路から供給される電位と前記第２の電位供給回路から供給される電位の中間の電位を供給する第３の電位供給回路と、
   前記第１のメモリーセルおよび第２のメモリーセルのドレインに接続された第１のビット線と、
   前記第３の電位供給回路と前記第１のビット線とを電気的に接続および切断する第１のスイッチ素子と、
   第２のビット線と、
   前記第３の電位供給回路と前記第２のビット線とを電気的に接続および切断する第２のスイッチ素子と、
   前記第１のビット線と前記第２のビット線とを入力とする第１の差動増幅器とを備えている半導体記憶装置。
3. 前記第１のメモリーセルと前記第２のメモリーセルが構造および寸法的に等しい請求項２記載の半導体記憶装置。
4. 前記第２のワード線に接続された第４の電位供給回路と、
   第１の内部電位発生源と、
   第１の外部ポートと、
   前記第１の内部電位発生源と前記第１の外部ポートのいずれか１つを選択して前記第４の電位供給回路に接続する第１の選択手段とを備えている請求項２記載の半導体記憶装置。
5. ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第３のメモリーセルと、
   前記第３のメモリーセルのコントロールゲートに接続された第３のワード線と、
   前記第３のメモリーセルのソースに接続された第３のソース線と、
   前記第３のメモリーセルのドレインに接続された第３のビット線と、
   複数本あるビット線の内いずれか１本を選択する第２の選択手段と、
   前記第３のビット線と前記第２の選択手段で選択されたビット線であって、前記第１のメモリーセルのドレインと接続されたビット線とを入力とする第２の差動増幅器とを備えており、
   前記第１のビット線と前記第３のビット線に接続された第３の差動増幅器を有することを特徴とする請求項２または３記載の半導体記憶装置。
6. ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第４のメモリーセルと、
   ＭＯＳトランジスタのチャネル上にコントロールゲートと周辺と電気的に絶縁されたフローティングゲートが存在するＥＥＰＲＯＭセル構造を持つ第５のメモリーセルと、
   前記第４のメモリーセルのコントロールゲートに接続された第４のワード線と、
   前記第４のメモリーセルのソースに接続された第４のソース線と、
   前記第５のメモリーセルのコントロールゲートに接続された第５のワード線と、
   前記第５のメモリーセルのソースに接続された第５のソース線とを備え、
   前記第４のメモリーセルのドレインが前記第３のビット線と接続され、前記第５のメモリーセルのドレインが前記第３のビット線と接続されており、
   前記第２の選択手段で選択されるビット線は、前記第１のメモリーセルのドレインおよび前記第２のメモリーセルのドレインと接続されており、
   前記第３のメモリーセルのゲート電圧閾値は、前記第２のメモリーセルのゲート電圧閾値と同じであり、
   前記第５のメモリーセルのゲート電圧閾値は、書込みを行うときに第１のメモリーセルに設定すべきゲート電圧閾値と同じであり、
   第６のメモリーセルのゲート電圧閾値は、消去を行うときに第１のメモリーセルに設定すべきゲート電圧閾値と同じであることを特徴とする請求項５記載の半導体記憶装置。
7. 前記第１のメモリーセルに比べ前記第２のメモリーセルの幅が狭い請求項２記載の半導体記憶装置。
8. 第１のメモリーセルおよび第１のワード線および第１のビット線をアレイ構造状に複数個持つ場合において、同一ビット線に接続されるメモリーセルのソースは全て同一のソース線に接続されている請求項２記載の半導体記憶装置。
9. 前記第１のワード線に接続された第５の電位供給回路と、
   第２の内部電位発生源と、
   前記第５の電位供給回路と前記第２の内部電位発生源とを接続する第１の電位調整回路とを備えている請求項８記載の半導体記憶装置。
10. 第１の電源線と、
    前記第１の電位供給回路と前記第１の電源線とを電気的に接続および切断する第３のスイッチ素子と、
    第２の電源線と、
    前記第２の電位供給回路と前記第２の電源線とを電気的に接続および切断する第４のスイッチ素子とを備えている請求項２記載の半導体記憶装置。
11. 前記第１のワード線および前記第２のワード線の電位は変化させないで、前記第１のビット線と前記第２のビット線の電位を比較するように構成してある請求項１０記載の半導体記憶装置。
12. 前記第１のビット線を第６の電位供給回路に対して電気的に接続および切断する第５のスイッチ素子と、
    前記第２のビット線を第７の電位供給回路に対して電気的に接続および切断する第６のスイッチ素子とを備えている請求項２記載の半導体記憶装置。

Images