KR100281668B1 - 멀티레벨정보를저장할수있는메모리셀을구비한비휘발성반도체메모리장치및데이터기입방법 - Google Patents

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가네꼬 히사시
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Abstract

본 발명의 비휘발성 반도체 메모리는 부동 게이트-소스 전압을 제어함으로써 3개 이상의 임계값들이 설정되는 메모리 셀 트랜지스터를 포함하는 것으로서, 상기 부동 게이트의 전압은 소스에 인가된 전압이 변하는 동안에 일정하게 유지된다.

Description

멀티레벨 정보를 저장할 수 있는 메모리 셀을 구비한 비휘발성 반도체 메모리 장치 및 데이터 기입 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING A MEMORY CELL CAPABLE OF ESTABLISHING MULTI-LEVEL INFORMATION AND DATA WRITING METHOD THEREOF}
본 발명은 반도체 메모리 장치와 데이터 기입 방법에 관한 것으로서, 특히 멀티레벨 정보를 저장할 수 있는 비휘발성 반도체 메모리 장치와 이러한 정보를 기입하기 위한 전압 제어 방법에 관한 것이다.
비휘발성 반도체 메모리 장치는 다수의 메모리 셀을 갖는다. 이 메모리 셀은 제어 게이트로 불리우는 게이트 전극과 실리콘 기판으로부터 전기적으로 절연되는 부동 게이트로 불리우는 전극을 갖는다.
데이터는 두 가지 방식으로 메모리 셀 트랜시스터 내에 기입된다. 한 가지 방식은 제어 게이트가 고전압으로 유지되고, 전자들이 터널 전류를 통해 부동 게이트로부터 빠져나와 메모리 셀의 임계 전압(이하에서는 셀 Vt로 부름)을 낮추는 기입 방법(이하에서는 FN 기입 방법으로 부름)이다.
나머지 하나의 방식은 제어 게이트가 고전압으로 유지되고, 드레인이 중간 전압으로 유지되는 상태에서 채널 핫 전자가 드레인과 소스 간을 흐르는 전류에 의해 발생되고 부동 게이트에 전송되어 셀 Vt를 상승시키는 기입 방법(이하에서는 CHE 기입 방법으로 부름)이다.
CHE 기입 방법은 FN 기입 방법과 비교했을 때 단시간에 기입할 수 있다는 장점을 갖는다. 따라서, CHE 기입 방법이 최근 주목되고 있다.
최근에는, 대용량의 메모리 IC에 대한 요구가 점점 늘어나고 있다. 이러한 요구를 만족시키기 위해서, 메모리 셀 내에 저장될 3 또는 그 이상 레벨의 멀티레벨 정보를 이용하는 것이 개발되고 있다.
일본특허공개공보 제7-29382호는 CHE 기입 방법을 이용하여 메모리 셀 내에 3 또는 더 높은 레벨의 이러한 멀티레벨 정보를 기입하기 위한 수단을 제안한다.
그러나, 이 기입 방법은 메모리 셀 내에 저장될 멀리레벨 정보로서 최종 또는 포화 셀 Vt 대신에 변화하는 셀 Vt를 수반한다. 따라서, 메모리 셀의 기입 특성의 분산이 고려되어야 한다. 셀 Vt 분포의 폭은 넓고 기입 동작 마진은 작다.
본 발명의 목적은 좁은 셀 Vt 분포폭을 수반하고 멀티레벨 정보를 메모리 셀 내에 고속으로 기입할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 좁은 셀 Vt 분포폭을 수반하고 고속 기입을 할 수 있는 기입 방법을 제공하는 것이다.
본 발명의 반도체 메모리 장치는 드레인, 소스, 제어 게이트, 및 부동 게이트를 갖는 메모리 셀 트랜지스터를 포함하는데, 이 메모리 셀 트랜지스터의 소스에는 기입 정보에 대응하는 전압이 공급된다.
부동 게이트와 소스 간의 전압을 제어함으로써 3개 이상의 임계치들이 설정되는 메모리 셀 트랜지스터를 구비한 반도체 메모리 장치에서의 본 발명의 기입 방법에 있어서, 메모리 셀 트랜지스터의 소스에는 기입 정보에 대응하는 전압이 공급된다.
이러한 반도체 메모리 장치와 방법에 따르면, 멀티레벨 정보를 메모리 셀 내에 기입할 때, 제어 게이트 전압은 일정하게 유지되고 소스 전압은 기입될 멀티레벨 정보에 따라 변하여, 제어 게이트와 소스 간의 유효 전압이 제어될 수 있다. 결과적으로, 멀티레벨 정보는 한번의 기입 시간 내에 단일 워드 라인에 접속되는 모든 메모리 셀들 내에 기입된다. 셀 Vt의 포화는 메모리 셀 내에 저장될 멀티레벨 정보로서 인가되는데, 이는 제어 게이트와 소스간의 유효 전압이 변할 수 있기 때문이다. 따라서, 셀 Vt는 메모리 셀의 기입 특성 분산에 관계없이 바람직한 분포로 설정될 수 있다.
도 1a와 도 1b는 본 발명의 제1 실시예의 비휘발성 반도체 메모리를 설명하기 위한 한 세트의 도면으로서, 도 1a는 메모리 셀을 기술하는 도면이고, 도 1b는 메모리로부터 판독하는 방법 및 메모리 내에 기입하는 방법을 설명하는 도면.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀의 전압 변화에 의해서 메모리 셀의 기입 특성을 기술하는 도면.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 어레이를 설명하는 도면.
도 4는 본 발명에 따른 비휘발성 반도체 메모리의 메모리 어레이를 부분적으로 설명하는 도면.
도 5a는 본 발명의 제1 실시예에 따른 드레인 전압 인가 수단을 설명하는 도면이고, 도 5b는 본 발명의 제1 실시예의 소스 전압 인가 수단을 설명하는 도면.
도 6은 본 발명의 제1 실시예의 또 다른 드레인 전압 및 소스 전압 인가 수단을 설명하는 도면.
도 7a 및 도 7b는 본 발명의 제1 실시예의 비휘발성 반도체 메모리에서의 기입 동작을 설명하는 한 세트의 파형도.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 메모리 어레이를 설명하는 도면.
도 9는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 메모리 어레이를 설명하는 도면.
도 10a 및 도 10b는 본 발명의 제4 실시예의 비휘발성 반도체 메모리에서의 기입 방법을 기술하는 한 세트의 도면.
도 11a 및 도 11b는 종래의 멀티레벨 정보 기입 회로의 예를 설명하는 한 세트의 도면.
도 12는 부동 게이트 전압 및 드레인 전압에 대한 메모리 셀 트랜지스터의 부동 게이트 전류의 의존도를 기술하는 개략도.
도 13a 및 도 13b는 종래의 비휘발성 반도체 메모리의 예시적 기입 특성을 기술하는 한 세트의 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 로우 디코더
3 : 칼럼 디코더
본 발명의 상기 목적 및 다른 목적, 장점 및 특징들은 첨부된 도면을 참조하여 기술된 다음의 설명으로부터 보다 명백해질 것이다.
본 발명의 실시예를 기술하기 이전에, 관련 기술이 도면을 참조하여 상세하게 설명될 것이다. 관련 기술은 도면을 참조하여 상세하게 설명된다.
도 11a-11b는 일본 특허 출원 공개 공보 제7-29382호에서 도시된 반도체 회로이다. 도 11a는 드레인 전압 변화를 수반하는 방법이 적용되는 종래의 회로도이다. 도 11b는 제어 게이드 전압 변화를 수반하는 방법이 적용되는 종래의 회로도이다. 도 11a를 참조하면, 메모리 셀 MC는 접지 소스 라인에 결합되는 소스 전극 S, 드레인 전극 Vd, 제어 게이트 전극 CG, 및 부동 게이트 FG를 갖는다. 전송 트랜지스터 T10은 메모리 셀 MC의 드레인과 신호 라인 사이에 접속된다. 신호 라인은 드레인 전압 생성기에 결합된다. 도 11b를 참조하면, 메모리 셀 MC는 접지 소스 라인에 결합되는 소스 전극 S, 드레인 전극 D, 제어 게이트 전극 CG, 및 부동 게이트 FG를 갖는다. 제어 게이트 전극 CG는 제어 게이트 전압 생성기에 결합된다. 전송 트래지스터 T10은 메모리 셀 MC의 드레인과 신호 라인 사이에 접속된다.
본 발명의 발명자들은 도 11a 및 도 11b에 도시된 회로를 검사하여 이 회로들이 이하에서 언급되는 문제점을 갖는다는 것을 알아냈다.
도 12는 부동 게이트 전압 Vfg의 변화에 기초하는 부동 게이트 전류 Ig의 의존도를 개략적으로 도시한다. 전류 Ig는 메모리 셀의 소스가 GND 전압까지 변하는 경우 부동 게이트 FG를 흐른다. 본 도면은 메모리 셀의 드레인 전압 Vds의 의존도를 더 도시한다. 드레인 전압 Vds에 대한 부동 게이트 전류 Ig의 의존도는 낮은 부동 게이트 전압 Vfg에 대하여 중요치 않고 드레인 전압 Vds에 대한 부동 게이트 전류 Ig의 의존도는 높은 부동 게이트 전압 Vfg에 대하여 중요하다는 것이 명백하다. 부동 게이트 전류 Ig가 대략적으로 부동 게이트 전압 Vfg와 같은 드레인 전압 Vds에서 최대가 됨이 공지되었다. 부동 게이트 FG의 총 용량은 CT로 표시되고, 제어 게이트의 용량은 CC로 표시되며, 부동 게이트 전압 Vfg는 (CC/CT) × Vcg에 의해 결정된다. 일반적으로, 메모리 셀의 CC/CT 값은 0.5에서 0.7의 범위이다.
도 13a는 제어 게이트 전압 Vcg에 대한 메모리 셀 MC의 셀 Vt의 의존도를 도시한다. 가로좌표는 시간을 나타내고, 세로좌표는 메모리 셀 MC의 셀 Vt를 나타낸다. 이 도면으로부터 명백히 알 수 있는 것은 제어 게이트 전압 Vcg는 변하는 반면(예를 들면, 10, 11, 12 V), 드레인 전압 Vd는 일정한 값으로 유지되는 경우(예를 들면, 7 V), 셀 Vt는 초기 기입시에는 로우 레벨에 유지되고, 시간이 지남에 따라 상승되어, 결국에는 제어 게이트 전압 Vcg에 의존하는 값에 점진적으로 접근한다는 것이다. 멀티레벨 정보에 대응하는 다수의 셀 Vt가 제어 전압 Vcg 레벨이 기록될 멀티레벨 정보를 통합함으로써 메모리 셀 내에 기입되는 것이 가능해진다.
도 13b는 도 11b에 도시된 메모리 셀 트랜지스터 MC의 드레인 전압 Vd에 대한 의존도를 도시한다. 본 도면으로부터 명백하게 알 수 있는 것은 셀 Vt가 드레인 전압 Vd가 변하는 반면(예를 들면, 7, 6, 5V), 제어 게이트 전압 Vd가 일정한 값(예를 들면, 12 V)로 유지되는 경우, 초기 기입시에는 로우 레벨로 남아있으나 시간이 지남에 따라 상승된다는 것이다. 셀 Vt의 특성의 기입시에, 셀 Vt의 상승은 드레인 전압 Vd가 감소함에 따라 지연되나(도면에서 우측 방향으로 시프트됨), 최종 값은 동일하다. 이러한 현상은 도 12를 참조하여 해석될 수 있다. 즉, 부동 게이트 전류 Ig는 동일한 부동 게이트 전압 Vfg에도 불구하고 드레인 전압 Vds가 감소됨에 따라 감소하여, 결과적으로, 셀 Vt의 변화는 지연된다. 셀 Vt의 최종값이 제어 게이트 전압 Vcg에 의해 결정되기 때문에, 셀 Vt의 최종값은 드레인 전압 Vd의 크기와 관계없이 동일하다. 따라서, 기입 시간 t1을 일정하게 유지시키면서 드레인 전압 Vd를 변화시킴으로써 다양한 셀 Vt를 멀티레벨 정보로서 메모리 셀 MC 내에 기입하는 것이 가능하다.
그러나, 도 13a에 기술된 기입 방법이 적용되는 비휘발성 반도체 메모리에서는, 멀티레벨 정보에 대응하는 셀 Vt의 기입 제어가 제어 게이트 전압 Vcg를 변화시킴으로써 수행된다. 따라서, 멀티레벨 데이터의 한 레벨만이 한 번의 기록당 동일한 워드 라인에 접속되는 메모리 셀 내에 기록(저장)될 수 있다. 따라서, 특정 제1 메모리 셀 및 제2 메모리 셀 내에 기입될 정보가 동일한 경우, 정보는 한 번 기록시에 양 메모리 셀 내에 기록되나, 제1 메모리 셀 및 제2 메모리 셀 내에 기록될 정보가 서로 상이하면, 메모리는 두 번의 기입 동작으로 각각의 메모리 셀들 내에 개별적으로 기입된다. 두 번의 기입 동작은 긴 프로그램 시간을 요하고(4레벨 정보의 경우, 2진 정보에 대한 시간은 세 배가 됨), 긴 프로그램 시간을 요하는 것이 단점이다.
한 편, 도 13b에 도시된 기입 방법이 적용되는 비휘발성 반도체 메모리에서, 멀티레벨 정보에 대응하는 셀 Vt의 기입 제어는 드레인 전압 Vd를 변화시킴으로써 수행되어, 한 번의 기입 동작으로 제1 메모리 셀 및 제2 메모리 셀 각각에 기록될 멀티레벨 정보를 메모리 셀 내에 기입하는 것이 가능하다. 이러한 기입 방법은 고속 기입으로 인해 도 13a에 도시된 기입 방법과 비교해 볼 때 더욱 우수하다.
그러나, 도 13b에 도시된 기입 방법은 메모리 셀 내에 저장될 멀티레벨 정보로서 최종 셀 Vt 대신에 변화하는 셀 Vt를 수반하여, 메모리 셀의 기입 특성의 분산이 고려되어야 한다. 셀 Vt 분포의 폭은 넓고 기입 동작 마진은 작으며, 이러한 단점들이 문제가 된다.
도 1 내지 도 10을 보면, 본 발명의 실시예들이 상세하게 설명된다.
도 1a 및 도 1b는 본 발명의 비휘발성 반도체 메모리의 제1 실시예를 도시한다. 도 2는 비휘발성 반도체 메모리에서의 예시적 멀티레벨 정보 기입 특성을 도시한다. 셀 Vt는 소거된 레벨(논리 "0"). 논리 "1", "2", 또는 "3"을 택하는데, 논리 "0"은 최소값이고, 논리값은 "0"에서 "3"의 순으로 증가된다. 여기서 메모리 셀의 논리 레벨의 수는 설명을 위하여 네 개로 되어 있다.
도 1a는 메모리 셀 MC의 구조를 도시한다. 메모리 셀은 부동 게이트 FG, 제어 게이트 전압 Vcg가 공급되는 제어 게이트 CG, 드레인 전압 Vd가 공급되는 드레인 D와 소스 S를 갖는다. 이 소스에는 기입될 4-레벨 정보에 대응하는 소스 전압 Vs가 공급된다. 여기의 실시예는 제어 게이트 전압 Vcg와 드레인 전압 Vd가 일정한 값으로 유지되고 소스 전압 Vs가 기입 정보에 대응하여 제어된다는 점에서 특징을 갖는다. 상세하게 설명하면, 제어 게이트 전압 Vcg와 드레인 전압 Vd가 일정한 값으로 유지되는 반면, 소스 전압 Vs가 증가되는 경우, 메모리 셀 MC 에서의 데이터 기입 동작에 기여하는 제어 게이트와 소스간의 유효전압 Vcs와 드레인과 소스간의 전압 Vds는 감소한다. 메모리 셀에서의 데이터 기입 특성은 도 12에 도시된 게이트 전류 특성을 이용하여 도 2에 도시된 특성을 얻음으로써 추정된다. 도 2는 소스 전압의 변화에 따른 메모리 셀의 기입 특성을 도시한다. 가로 좌표는 시간축을 나타내고 세로 좌표는 소스 전압 Vs의 변화에 따른 셀 Vt의 변화를 나타낸다. 도면으로부터 명확해지는 바와 같이, 셀 Vt는 소스 전압이 7V일때 최소가 되고, 셀 Vt는 소스 전압 Vs가 2V에서 1V 및 0V로 변함에 따라 증가한다. 기입 시간은 소스 전압 Vs가 0V에서 2V, 3V, 및 7V로 증가함에 따라 지연된다. 이러한 특성은 제어 게이트와 소스 간의 전압 Vcs가 소스 전압 Vs의 증가에 따라 감소하여, 셀 Vt의 포화 전압이 감소한다는 사실에 기인한다. 또한 드레인-소스 전압 Vds가 감소하고, 이에 의해 게이트 전류 Ig가 감소하여, 데이터 기입 시작 시간이 지연된다.
상기의 특성을 이용하여 단일 메모리 셀 MC 내에 멀티레벨 정보를 기입하는 것이 가능하다. 도 1b에 도시된 바와 같은 예의 경우, 논리 "3"이 메모리 셀 MC 내에 기입되는 경우, 소스 전압 Vs는 0V로 설정되고, 소스 전압 Vs는 논리 "2"에 대해서 1V로 설정되며, 소스 전압 Vs는 논리 "1"에 대해서 2V로 설정된다. 소스 전압 Vs는 7V로 설정되어 논리 "0"에 대한 소거 상태를 유지한다.
도 3은 실시예의 비휘발성 반도체 메모리를 갖는 메모리 어레이의 블럭도이다. 로우 디코더(2)에는, 비트 라인 선택 라인 BG1 내지 BGn, 소스 라인 선택 라인 SG1 내지 SGn, 및 워드라인 WL1 내지 WLnK가 접속되고, 각각의 라인들은 메모리 어레이(1)에 접속된다(n과 m은 자연수임). 메모리 어레이(1)는 다수의 메모리 블럭MB11, MB12 내지 MBn2m으로 분할된다. 즉, 메모리 어레이(1)는 n-로우와 2m 칼럼으로 이루어진 메모리 블럭을 포함한다. 제1 로우 메모리 블럭 MB11, 12, ..., 12m에는, 비트 라인 선택 라인 BG1, 워드 라인 WL1 내지 WLK, 및 소스 라인 선택 라인 SG1이 공통적으로 접속된다. 제2 로우 및 제3 로우 메모리 블럭 및 다음의 다른 메모리 블럭들에는, 이와 유사하게, 대응하는 비트 라인 선택 라인, 워드 라인, 및 소스 선택 라인이 각각 접속된다. 제1 칼럼 메모리 블럭 MB11, MB21, ..., MBn1에는 소스 라인 SL1과 비트 라인 BL1이 공통적으로 접속된다. 제2 칼럼 메모리 블럭과 다음 칼럼 메모리 블럭 각각에는, 이와 유사하게, 소스 라인 및 비트 라인이 공통적으로 접속된다. 소스 라인 SL1과 비트 라인 BL1은 트랜지스터 ST11 및 BT11에 각각 접속된다. 다음의 칼럼 소스 라인 SL3 내지 2m과 다음의 칼럼 비트 라인 BL2 내지 2m 각각에는, 이와 유사하게, 대응하는 트랜지스터 ST12 내지 2m과 BT12 내지 2m이 각각 접속된다. 트랜지스터 ST11, ST21, BT11, 및 BT21이 칼럼 디코더(3)로부터 유도된 칼럼 선택 라인 CL1에 각각 접속된다. 다른 트랜지스터 ST12 내지 2m 및 BT12 내지 2m은 도면에 도시된 것과 유사하게 접속된다. 소스 라인 SL1, SL2, ..., SLm은 소스 전압 생성기 S1에 공통적으로 접속된다. 소스 라인 SLm+1, m+2, ..., 2m은 소스 전압 생성기 S2에 공통적으로 접속된다. 한편, 비트 라인 BL1, BL2, ..., BLm은 드레인 전압 생성기 D2와 감지 증폭기 SA2에 공통적으로 접속된다. 감지 증폭기 SA1과 SA2는 래치된 데이터를 각각 증폭하고 이들을 데이터 라인 DL1과 DL2에 전송한다. 기입 데이터 정보는 데이터 라인 DL1과 DL2를 통해서 소스 전압 생성기 S1 및 S2와 드레인 전압 생성기 D1 및 D2로 각각 입력된다. 어드레스 정보 AD는 로우 디코더(2)와 칼럼 디코더(3)로 각각 입력된다. 예를 들어, 3.3V의 소스 전압이 외부로부터 비휘발성 반도체 메모리가 제공되는 반도체 칩에 인가된다.
도 4는 도 3에 도시된 메모리 블럭 MB11의 구조를 도시한다. 메모리 셀 MC1, MC2, ..., MCK의 한 단부(드레인)과 다른 단부(소스)는 드레인 라인 DL1과 서브-소스 라인 SSL1에 각각 공통적으로 접속된다. 드레인 라인 DL1은 선택 트랜지스터 T1을 통해서 비트 라인 BL1에 접속된다. 서브-소스 라인 SSL1은 선택 트랜지스터 T2를 통해서 소스 라인 SL1에 접속된다. 선택 트랜지스터 T1과 T2의 제어 게이트들은 비트 라인 선택 라인 BG1과 소스 라인 선택 라인 SG1에 각각 접속된다. 각 메모리 셀 MC1, MC2, ..., MCK의 각 제어 게이트는 대응하는 워드 라인 WL1, WL2, ..., WLK에 각각 접속된다.
상기의 구조에서, 드레인 라인 선택 라인 BG1과 소스 라인 선택 라인 SG1을 통해서 각각 전송된 드레인 라인 선택 신호와 소스 라인 선택 신호를 참조하여 선택된 메모리 블럭 MB11은 드레인 전압 생성기 D1에 의해 발생된 전압과 소스 전압 생성기 S1에 의해 발생된 전압을 메모리 셀 MC1, MC2, ..., MCK의 소스 및 드레인에 전송한다.
도 5a와 도 5b는 드레인 전압 생성기 D1 또는 D2와, 소스 전압 생성기 S1 또는 S2의 회로 구조를 설명하는 개략도이다. 도 5a에서 도시된 바와 같이, 회로는 내부 전압 발생 회로(도면에 도시되지 않음)에 의해 발생된 전원 전압 Vdd가 공급되는 전압 라인과 접지 전압 GND가 공급되는 접지 전압 라인 사이에 직렬로 연결되어 있는 저항기 R1 및 R2와, 기입 정보에 따라 저항기 R1과 R2간의 접합부와 비트 라인 BL간의 온-오프 조작을 제어하는 스위치 SW1을 포함한다. 제어 유닛은 기입 데이터 정보를 수신하고 기입 데이터 정보에 응답하여 스위치 SW1을 제어한다. 도 5b에 도시된 바와 같이, 소스 전압 생성기 S1(S2)는 전압 라인과 접지 전압 라인 사이에 직렬로 배치되어 있는 R3, R4, R5 및 R6과, 기입 정보에 따라 두 개의 저항기 사이에 형성되는 접합부 각각과, 소스 라인 SL간의 온-오프 조작을 제어하기 위한 스위치 SW2 내지 SW5를 포함한다. 제어 유닛은 기입 데이터 정보를 수신하고 이 기입 데이터 정보에 응답하여 스위치 SW2 내지 SW5를 제어한다.
드레인 전압 생성기의 동작이 설명된다. R2/(R1 + R2) × Vdd으로 계산되는 V1이 생성된다. R1과 R2의 저항값은 V1이, 예를 들어 7V로 조정되도록 조정된다. 소스 전압 생성기 S1 및 S2와 유사하게, V2는 (R4 + R5 + R6)/(R3 + R4 + R5 + R6) ×Vdd에 의해 주어지고, V3은 (R5 + R6)/(R3 + R4 + R5 + R6) × Vdd에 의해 주어지고, V4는 R6/(R3 + R4 + R5 + R6) × Vdd에 의해 주어진다. 여기에서, 각각의 저항값들은, 예를 들면 V2가 7V, V3이 2V, 그리고 V4가 1V가 되도록 조정된다. V5는 0V이다.
상기와 같이 발생되고, 기입 데이터 정보에 대응하는 드레인 전압 Vd와 소스 전압 Vs는 기입 데이터 정보를 참조하여 스위치를 선택함으로써 비트 라인 BL과 소스 라인 SL로 각각 전송된다.
각각의 전압 생성기는 도 6에 도시된 바와 같이 차동 증폭기일 수 있다. 차동 증폭기형 전압 생성기는 연산 증폭기 OA, 저항기 R7, 및 저항기 R8을 포함한다. 이러한 구조는 수학식 Vref ×(1 + R7/R8)에 의해서 주워지는 출력 전압을 발생시킨다.
도 7a와 도 7b는 제1 실시예에 따른 비휘발성 반도체 메모리의 기입 동작을 설명하는 도면이다. 여기서, 기입 데이터 "0", "1", "2" 및 "0"은 설명을 위해 메모리 블럭 MB11, MB12, 및 MB1m+2의 워드 라인 WL1에 공통적으로 접속되는 각각의 메모리 셀 MC1, MC1a, MC1b, 및 MC1c에 기입된다.
비휘발성 반도체 메모리가 제공되는 반도체 칩에 입력될 기입 인에이블 신호 WE가 작동된다. 필요한 기입 데이터는 반도체 칩 내의 장소(도시되지 않음) 상에 모두 래치된다. 다음으로, 로우 디코더(2)는 워드 라인 WL1, 비트 라인 선택 라인 BG1, 그리고 소스 라인 선택 라인 SG1을 어드레스 AD를 참조하여 하이레벨에서 동작시킨다. 논리 "0"을 의미하는 기입 데이터 정보는 데이터 라인 DL1을 통해 소스 전압 생성기 S1과 드레인 전압 생성기 D1에 입력된다. 정보를 수신하면, 소스 전압 생성기 S1와 드레인 전압 생성기 D1은 7V에서 소스 라인과 비트 라인을 각각 동작시킨다. 더우기, 논리 "2"를 의미하는 기입 데이터 정보는 데이터 라인 DL2를 통해 소스 전압 생성기 S2와 드레인 전압 생성기 D2에 입력된다. 정보를 수신하면, 소스 전압 생성기 S2와 드레인 전압 생성기 D2는 소스 라인을 0V에서 동작시키고 비트 라인을 7V에서 동작시킨다. 또한, 칼럼 디코더(3)는 칼럼 선택 라인 CL1을 하이레벨에서 동작시키고, 트랜지스터 ST11, ST21, 그리고 BT11 및 BT21은 이에 의해 작동된다. 상기와 같이 동작함으로써, 워드 라인 WL1은 12V에서 동작하고, 서브 소스 라인 SSL1은 7V에서 동작하며, 드레인 라인 DL1은 7V에서 동작한다. 이에 의해, 메모리 셀 MC1은 논리 "0"에 대응하는 셀 Vt로 설정되고, 메모리 셀 MC1b는 논리 "2"에 대응하는 셀 Vt로 설정된다.
다음으로, 메모리 셀 MC1a 및 MC1c의 기입 동작이 설명된다. 비트 라인 선택 라인 BG1과 소스 라인 선택 라인 SG1은 하이레벨에서 유지된다. 논리 "1"을 의미하는 기입 데이터는 데이터 라인 DL1을 통하여 소스 전압 생성기 S1과 드레인 전압 생성기 D1에 입력된다. 이에 의해, 소스 전압 생성기 S1과 드레인 전압 생성기 D1은 소스 라인을 1V에서 동작시키고 비트 라인을 7V에서 각각 동작시킨다. 더우기, 소스 전압 생성기 S2와 드레인 전압 생성기 D2는 소스 라인을 0V에서 동작시키고 비트 라인을 7V에서 동작시킨다. 상기 동작의 결과로서, 서브 소스 라인 SSL2와 SSLm+2는 각각 1V와 0V로 설정되고, 드레인 라인 DL2와 DLm+2 양자는 7V로 설정된다. 따라서, 메모리 셀 MC1a는 논리 "1"에 대응하는 셀 Vt로 설정되고 메모리 셀 MC1c는 논리 "0"에 대응하는 셀 Vt로 설정된다.
상기와 같이, 본 발명의 비휘발성 반도체 메모리에서, 예를 들면, 메모리 블럭 MB11 및 MBLm+1의 워드 라인 WL1에 접속되는 메모리 셀들은 각 기입 데이터에 대응하는 셀 Vt로 동시에 설정되고, 칼럼 디코더의 선택은 선택된 워드 라인 WL1를 유지하면서 스위치되어, 예들 들면, 메모리 블럭 MB12 및 MBm+1의 워드 라인 WL1에 접속되는 메모리 셀들이 각각의 기입 데이터에 대응하는 셀 Vt로 동시에 설정된다. 상기와 같이, 서로 다른 입력 데이터는 단일 워드가 접속되어 있는 상태로 다수의 메모리 셀들에 동시에 각각 입력될 수 있다.
다음으로, 판독 동작이 설명된다. 예를 들면, 메모리 블럭 MB11의 메모리 셀 MC1내에 저장되어 있는 정보가 판독되는 경우, 칼럼 선택 라인 CL1은 하이레벨에서 동작하고, 비트 라인 선택 라인 BL1은 1V로 설정되며 소스 라인 선택 라인 SL1은 도 1b에 도시된 바와 같이 0V로 설정된다. 비트 라인 선택 라인 BL1의 레벨은 드레인 전압 생성기 D1이 아니라 감지 증폭기 SA1에 의해 설정된다. 따라서, 드레인 전압 생성기 D1의 출력은 그 당시에 개방 또는 부동 상태가 된다. 워드 라인 WL1이, 예를 들면 5V에서 동작한다. 셀 트랜지스터의 전도는 비트 라인의 볼트 변화에 의해 검출된다. 동일한 메모리 셀의 동작을 소거함으로써, 유사하게 워드 라인 WL1은 0V이고, 드레인 라인 DL1은 플로우 상태에 있으며, 소스 라인 SL1은 12V이다.
도 8은 제2 실시예를 설명하는 블럭도이다. 본 실시예는 데이터 라인 DL1과 DL2, 칼럼 디코더 3b, 드레인 전압 생성기 D1과 D2, 감지 증폭기 SA1과 SA2가 메모리 셀 어레이(1) 상에 놓여지고, 데이터 라인 DL1'과 DL2', 칼럼 디코더 3a, 소스 전압 생성기 S1과 S2가 메모리 어레이(1)의 다른 측 상에 놓여진다는 점에서 도 3에 도시된 블럭도와는 다르다. 칼럼 디코더(3a와 3b)는 동일한 구조를 갖는 회로이다. 동일한 기입 데이터 정보는 데이터 라인 DL1과 DL2 그리고 데이터 라인 DL1'과 DL2'를 통해 흐른다. 칼럼 디코더(3a 및 3b)는 동일한 구조를 갖는 회로이다. 이러한 구조는 회로를 접속하기 위한 배선이 드레인 전압 생성기, 소스 전압 생성기, 그리고 감지 증폭기 모두가 도 3과는 다르게 도 8의 메모리 어레이(1)의 양쪽 측면 상에 배치되기 때문에 쉽게 배열될 수 있다는 특징을 갖는다. 그러나, 도 3은 단 하나의 칼럼 디코더만을 필요로하기 때문에 영역이 감소된다는 특징으로 갖는다. 동작은 도 3의 동작과 같아서 그에 대한 설명은 생략한다.
도 9는 제3 실시예를 설명하기 위한 메모리 셀 어레이의 블럭도이다. 도 9는 데이터 라인 DL1과 DL2, 칼럼 디코더 3b, 그리고, 감지 증폭기 SA1과 SA2가 메모리 셀의 한 측면 상에 배치되고 데이터 라인 DL1'과 DL2', 칼럼 디코더 3a, 드레인 전압 인가 수단 D1과 D2, 그리고 소스 전압 인가 수단 S1과 S2가 메모리 셀 어레이의 다른 측면 상에 배치된다는 점에서 도 3과는 다르다. 효과는 도 8과 동일하므로 그에 대한 설명은 생략한다.
도 10a와 도 10b는 제4 실시예의 메모리 셀에서의 기입 방법을 설명하는 도면이다. 메모리 셀은 도 1a를 이용하여 설명된다.
상기 이전의 실시예에서, 메모리 셀에 인가된 드레인 전압이 일정값(7V)으로 고정되는 경우만을 설명하였으나, 이에 대한 대안으로 본 실시예는 드레인 전압이 멀티레벨 정보의 데이터에 따라 소스 전압과 함께 변하는 기입 방법을 개시한다. 상세하게 설명하면, 기입 데이터가 논리 "3"과 논리 "0"이면, 드레인 전압 Vd는 이전의 실시예에서 설명된 값과 동일한 7V가 되나, 드레인 전압 Vd는 논리 "2"에 대해서 8V이고(소스 전압은 1V), 드레인 전압 Vd는 논리 "1"에 대해서 9V이다(소스 전압은 2V). 드레인 전압을 발생시키기 위한 전압 생성기는 이러한 전압(도시되지 않음)을 발생시킨다.
이 방법에 따르면, 메모리 셀 MC의 데이터 기입 동작에 기여하는 드레인과 소스 간의 유효 전압 Vds는 일정하게(7V)로 유지되고, 게이트 전류 Ig는 감소되지 않는다. 도 10b는 메모리 셀의 데이터 기입 특성을 도시한다. 도 10b에 도시된 바와 같이 메모리 셀 내에는 데이터 기입 시작 시간의 지연이 없다.
따라서, 제4 실시예의 기입 방법은 제1 실시예의 기입 방법과 비교해 볼 때 동작이 더 빠르다는 점에서 특징을 갖는다. 논리 "0"의 경우에는, 소스 전압 Vs가 드레인 전압 Vs와 동일한 값으로 설정될 수 있어서, 소스 전압 Vs는 0V이고 드레인 전압 Vd는 0V가 되게 할 수 있다.
제4 실시예의 기입 방법에 적용된 비휘발성 반도체 메모리의 회로 구조는 도 3에 도시된 회로와 동일하여, 이에 대한 설명은 생략한다.
본 발명은 상기의 실시예에 의하여 제한되지 않고, 본 발명의 사상이 변하지 않고 남아있는 한 다양한 수정이 가능하다. 예를 들면, 메모리 셀 어레이 구조는 상기의 실시예에 제한되지 않으며, 서로 다른 구조에 적용될 수 있다. 메모리 셀의 게이트, 소스, 및 드레인에 인가된 전압은 상기의 실시예에 제한되지 않는다. 실시예를 설명할 때, 본 발명은 네 개가 메모리 셀 논리 레벨의 최대수로 설명되나, 논리 레벨의 수는 네 개에 제한되지 않고 논리 레벨의 수는 네 개 또는 그 이상일 수 있다. 두 개의 감지 증폭기, 두 개의 소스 전압 생성기, 그리고 두 개의 드레인 전압 생성기가 제공되고, 서로 다른 기입 데이터가 단일 워드 라인에 접속되는 두 개의 메모리 셀에 동시에 기입되는 구조가 본 발명의 실시예에서 설명되나, 본 발명은 이러한 구조에 제한되지 않고, 예를 들면, 세 개 또는 그 이상의 감지 증폭기, 세 개 또는 그 이상의 드레인 전압 생성기가 제공되고, 서로 다른 기입 데이터가 단일 워드 라인에 접속되는 세 개 또는 그 이상의 메모리 셀들에 동시에 기입되는 구조가 사용될 수 있다.
상기와 같이, 본 발명의 비휘발성 반도체 메모리의 기입 방법에 따르면, 서로 다른 멀티레벨 정보는 단일 워드 라인에 접속되는 다수의 메모리 셀의 기입 데이터에 대응하는 전압을 독립적으로 인가함으로써 동시에 기입되고 제어된다. 더우기, 기입 동작은 소스에 인가된 전압과 또한 기입 데이터에 따라 드레인에 인가된 전압을 변화시킴으로써 더 빠르게 될 수 있다. 따라서, 본 발명은 더 빠른 고성능의 정보에 기여하며 메모리 칩 판독 동작의 동작 마진의 개선에 기여한다.

Claims (15)

  1. 반도체 메모리 장치에 있어서,
    다수의 데이터에 따라 저장되는 다수의 임계치 중 하나를 갖는 메모리 셀 트랜지스터; 및
    제1 데이터가 상기 메모리 셀 트랜지스터에 저장되는 경우 제1 소스 전압을 상기 메모리 셀 트랜지스터의 소스로 인가하고 제1 드레인 전압을 상기 메모리 셀 트랜지스터의 드레인으로 인가하는 제어 회로
    를 포함하고,
    상기 제1 데이터와 다른 제2 데이터가 상기 제1 메모리 셀 트랜지스터에 저장되는 경우, 상기 제1 소스 전압과 다른 제2 소스 전압이 상기 메모리 셀 트랜지스터의 소스로 인가되고, 상기 제1 드레인 전압과 다른 제2 드레인 전압이 상기 메모리 셀 트랜지스터의 드레인으로 인가되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 드레인 전압 및 상기 제1 소스 전압의 전압차와, 상기 제2 드레인 전압 및 상기 제2 소스 전압의 전압차는 실질적으로 일정한 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    제어 게이트와 소스 간의 전압을 제어하여 다수의 데이터에 따라 저장되는 다수의 임계치 중 하나를 각각 갖는 제1 및 제2 메모리셀 트랜지스터;
    상기 제1 및 제2 메모리 셀 트랜지스터의 제어 게이트에 공통적으로 연결된 워드 라인; 및
    제1 데이터가 상기 메모리 셀 트랜지스터에 저장되는 경우, 제1 소스 전압을 상기 제1 메모리 셀 트랜지스터의 소스로 인가하고, 제1 드레인 전압을 상기 제1 메모리 셀 트랜지스터의 드레인으로 인가하는 제어 회로
    를 포함하고,
    상기 제1 데이터와 다른 제2 데이터가 상기 제1 메모리 셀 트랜지스터에 저장되는 경우, 상기 제1 소스 전압과 다른 제2 소스 전압이 상기 제2 메모리 셀 트랜지스터의 소스로 인가되고, 상기 제1 드레인 전압과 다른 제2 드레인 전압이 상기 제2 메모리 셀 트랜지스터의 드레인으로 인가되는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 드레인 전압 및 상기 제1 소스 전압의 전압차와, 상기 제2 드레인 전압 및 상기 제2 소스 전압의 전압차는 실질적으로 동일한 반도체 메모리 장치.
  5. 다수의 데이터에 따라 저장되는 다수의 임계치 중 하나를 갖는 다수의 메모리 셀 트랜지스터를 갖는 반도체 메모리 장치의 기입 방법에 있어서,
    제1 데이터가 제1 메모리 셀 트랜지스터에 저장되는 경우 상기 다수의 메모리 셀 트랜지스터 중 상기 제1 메모리 셀 트랜지스터의 소스와 드레인으로 각각 제1 소스 전압과 제1 드레인 전압이 인가되고,
    상기 제1 데이터와 다른 제2 데이터가 상기 제1 메모리 셀 트랜지스터에 저장되는 경우, 상기 제1 메모리 셀 트랜지스터의 상기 소스와 상기 드레인으로 각각 상기 제1 소스 전압과 다른 제2 소스 전압 및 상기 제1 드레인 전압과 다른 제2 드레인 전압이 인가되는 반도체 메모리 장치의 기입 방법.
  6. 제5항에 있어서, 상기 반도체 메모리 장치의 기입 방법은 상기 제1 메모리 셀 트랜지스터의 제어 게이트에 연결되는 워드 라인으로 연결된 제어 게이트를 갖는 제2 메모리 셀 트랜지스터를 더 포함하고, 상기 제1 데이터와 다른 제3 데이터가 상기 제2 메모리 셀 트랜지스터에 저장되는 경우, 상기 제1 소스 전압과 다른 제3 소스 전압이 상기 제2 메모리 셀 트랜지스터의 소스로 인가되고, 상기 제1 드레인 전압과 다른 제3 드레인 전압은 상기 제2 메모리 셀 트랜지스터의 드레인으로 인가되는 반도체 메모리 장치의 기입 방법.
  7. 반도체 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이 내의 제1 및 제2 메모리 셀 블록 - 상기 제1 메모리 셀 블록은 제1 라인, 제2 라인, 워드 라인, 및 제1 메모리 셀 트랜지스터를 포함하고, 상기 제1 메모리 셀 트랜지스터는 상기 워드 라인으로 연결된 제1 제어 게이트, 상기 제1 라인으로 연결된 제1 소스, 및 상기 제2 라인으로 연결된 제1 드레인을 포함하며, 상기 제2 메모리 셀 블록은 제3 라인, 제4 라인, 및 제2 메모리 셀 트랜지스터를 포함하고, 상기 제2 메모리 셀 트랜지스터는 상기 워드 라인으로 연결된 제2 제어 게이트, 상기 제3 라인으로 연결된 제2 소스, 및 상기 제4 라인으로 연결된 제2 드레인을 포함함 - ;
    상기 제1 라인으로 제1 기입 정보에 해당하는 제1 전압을 인가하는 제1 전압 생성기;
    상기 제3 라인으로 제2 기입 정보에 해당하는 제2 전압을 인가하는 제2 전압 생성기;
    상기 제2 라인으로 상기 제1 기입 정보에 해당하는 제3 전압을 인가하는 제3 전압 생성기;
    상기 제4 라인으로 상기 제2 기입 정보에 해당하는 제4 전압을 인가하는 제4 전압 생성기; 및
    기입 모드에서 상기 워드 라인으로, 상기 제1 전압, 상기 제2 전압, 상기 제3 전압, 및 상기 제4 전압보다 더 높은 워드 라인 전압을 인가하는 디코더
    를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 메모리 셀 트랜지스터 각각은 다수의 데이터에 따라 저장되는 다수의 임계치 중 하나를 갖고, 상기 제1 및 제3 전압 생성기는 상기 제1 기입 정보에 따라 상기 제1 전압과 상기 제3 전압을 각각 인가하며,
    상기 제2 및 제4 전압 생성기는 상기 제1 기입 정보와 다른 상기 제2 기입 정보에 따라 상기 제1 전압과 다른 제2 전압 및 상기 제3 전압과 다른 상기 제4 전압을 각각 인가하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제1 및 제2 전압 생성기는 상기 메모리 셀 어레이의 일측에 배치되고, 상기 제3 및 제4 전압 생성기는 상기 메모리 셀 어레이의 반대 측상에 배치되는 반도체 메모리 장치.
  10. 각각 워드 라인에 공통적으로 연결되는 제어 게이트를 포함하는 제1 내지 제4 메모리 셀 트랜지스터를 갖는 반도체 메모리 장치의 기입 방법에 있어서,
    상기 워드 라인을 활성화하는 단계;
    제1 주기 동안, 제1 소스 전압 생성기로부터 제1 기입 데이터에 해당하는 제1 전압을 상기 제1 메모리 셀 트랜지스터의 제1 소스로, 제1 드레인 전압 생성기로부터 제2 전압을 상기 메모리 셀 트랜지스터의 제1 드레인으로 인가하는 단계;
    상기 제1 주기 동안, 제2 소스 전압 생성기로부터 제2 기입 데이터에 해당하는 제3 전압을 상기 제2 메모리 셀 트랜지스터의 제2 소스로, 제2 드레인 전압 생성기로부터 제4 전압을 상기 제2 메모리 셀 트랜지스터의 제2 드레인으로 인가하는 단계;
    제2 주기 동안, 상기 제1 소스 전압 생성기로부터 제3 기입 데이터에 해당하는 제5 전압을 상기 제3 메모리 셀 트랜지스터의 제3 소스로, 제1 드레인 전압 생성기로부터 제6 전압을 상기 제3 메모리 셀 트랜지스터의 제3 드레인으로 인가하는 단계;
    상기 제2 주기 동안, 상기 제2 소스 전압 생성기로부터 제4 기입 데이터에 해당하는 제7 전압을 상기 제4 메모리 셀 트랜지스터의 제4 소스로, 상기 제2 드레인 전압 생성기로부터 제8 전압을 상기 제4 메모리 셀 트랜지스터의 제4 드레인으로 인가하는 단계;
    상기 제1 주기 동안 제1 제어 신호가 활성화된 경우, 전기적으로, 상기 제1 소스를 상기 제1 소스 전압 생성기에 연결하고, 상기 제2 소스를 상기 제2 소스 전압 생성기에 연결하고, 상기 제1 드레인을 상기 제1 드레인 전압 생성기에 연결하고, 상기 제2 드레인을 상기 제2 드레인 전압 생성기에 연결하는 단계;
    상기 제1 주기 동안 제2 제어 신호가 비활성화된 경우, 전기적으로, 상기 제3 소스를 상기 제2 소스 전압 생성기와 단절하고, 상기 제4 소스를 상기 제1 소스 전압 생성기와 단절하고, 상기 제3 드레인을 상기 제2 드레인 전압 생성기와 단절하고, 상기 제4 드레인을 상기 제1 드레인 전압 생성기와 단절하는 단계;
    상기 제2 주기 동안 상기 제1 제어 신호가 비활성화된 경우, 전기적으로, 상기 제3 소스를 상기 제2 소스 전압 생성기에 연결하고, 상기 제4 소스를 상기 제1 소스 전압 생성기에 연결하고, 상기 제3 드레인을 상기 제2 드레인 전압 생성기에연결하고, 상기 제4 드레인을 상기 제1 드레인 전압 생성기에 연결하는 단계; 및
    상기 제2 주기 동안 상기 제2 제어 신호가 활성화된 경우, 전기적으로, 상기 제1 소스를 상기 제1 소스 전압 생성기와 단절하고, 상기 제2 소스를 상기 제2 소스 전압 생성기와 단절하고, 상기 제1 드레인을 상기 제1 드레인 전압 생성기와 단절하고, 상기 제2 드레인을 상기 제2 드레인 전압 생성기와 단절하는 단계
    를 포함하는 반도체 메모리 장치의 기입 방법.
  11. 제10항에 있어서, 상기 제2, 제4, 제6, 및 제8 전압은 각각 상기 제1, 제2, 제3, 및 제4 기입 데이터에 해당하는 반도체 메모리 장치의 기입 방법.
  12. 제10항에 있어서, 상기 제2, 제4, 제6, 및 제 8 전압은 각각 상기 제1, 제3, 제5, 및 제7 전압보다 미리 설정된 것 만큼 높은 값을 갖는 반도체 메모리 장치의 기입 방법.
  13. 반도체 메모리 장치에 있어서,
    다수의 드레인 및 소스 라인쌍;
    다수의 블록 선택 라인;
    다수의 워드 라인의 집합;
    상기 각각의 드레인 및 소스 라인쌍의 하나, 상기 각각의 블록 선택 라인의 하나, 및 각각의 워드 라인의 집합의 하나를 구비하는 상기 메모리 블록을 갖도록 상기 드레인 및 소스 라인쌍과 상기 블록 선택 라인의 교차점에 각각 정렬되는 다수의 메모리 블록;
    상기 블록 선택 라인이 활성화되는 경우 전기적으로 공통하여 상기 드레인 라인으로 연결된 드레인, 전기적으로 공통하여 상기 소스 라인으로 연결된 소스, 및 각각의 워드 라인으로 연결된 게이트를 각각 포함하는 다수의 메모리 셀 트랜지스터를 구비하는 상기 각각의 메모리 블록;
    기입 데이터에 해당하며, 기입 모드시 상기 워드 라인에 공급되는 전압보다 낮은 소스 전압을 상기 다수의 소스 라인 중 하나로 인가하는 소스 전압 생성기; 및
    상기 워드 라인 전압보다 낮은 드레인 전압을 상기 다수의 드레인 라인 중 하나로 인가하는 드레인 전압 생성기
    를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 메모리 셀 트랜지스터 각각은 다수의 데이터에 따라 저장되는 다수의 임계치 중 하나를 갖고, 상기 소스 전압 생성기는 제1 기입 정보에 따라 각각 제1 전압과 제3 전압을 제1 소스 전압과 제2 소스 전압으로 인가하고, 제2 및 제4 전압 생성기는 상기 제1 기입 정보와 다른 제2 기입 정보에 따라 상기 제1 전압과 다른 제2 전압 및 상기 제3 전압과 다른 제4 전압을 각각 인가하는 반도체 메모리 장치.
  15. 제13항에 있어서, 다수의 기입 데이터를 상기 메모리 블록 각각에 공급하는 어드레스 신호에 대한 응답으로 상기 소스 라인 중의 하나와 상기 드레인 라인 중의 하나를 각각의 상기 소스 전압 생성기와 상기 드레인 전압 생성기로 연결하는 디코더를 더 포함하는 반도체 메모리 장치.
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