KR100620774B1 - 셀 어레이의 일방향으로 확장되는 비트라인을 가지는불휘발성 반도체 메모리 장치 - Google Patents

셀 어레이의 일방향으로 확장되는 비트라인을 가지는불휘발성 반도체 메모리 장치 Download PDF

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Abstract

셀 어레이의 일방향으로 확장되는 비트라인을 가지는 불휘발성 반도체 메모리 장치가 게시된다. 본 발명의 불휘발성 반도체 메모리 장치는 셀어레이 및 다수개의 전압제어회로들을 포함하는 전압제어 블락을 포함한다. 상기 전압제어회로들 각각은 대응하는 상기 비트라인을 소정의 전압으로 제어하기 위한 전압공급선을 가지며, 상기 전압공급선은 전압선 금속층으로 형성된다. 그리고, 상기 다수개의 전압제어회로들은 상기 셀 어레이의 일측 영역에 배치된다. 본 발명의 불휘발성 반도체 메모리 장치에 따르면, 입력 또는 출력되는 데이터들 사이에 스큐(skew)는 현저히 완화될 수 있다. 그리고, 스큐가 완화됨으로 인하여 데이터의 입출력을 제어하는 제어회로의 구성이 현저히 간단해진다. 또한, 데이터 버스가 현저히 감소하므로, 레이아웃 면적도 현저히 감소된다.
셀 어레이, 비트라인, 공통 소스 라인, 불휘발성, 메모리, 전압제어회로

Description

셀 어레이의 일방향으로 확장되는 비트라인을 가지는 불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING BITLINES EXTENDING TO ONE SIDE OF CELL ARRAY}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1 및 도 2는 각각 종래의 불휘발성 반도체 메모리 장치에서의 비트라인과 전압제어블락의 연결관계를 회로적으로 나타내는 도면 및 레이아웃 도면이다.
도 3 및 도 4은 도 2의 셀 어레이의 아래쪽 및 위쪽에 배치되는 전압제어블락을 구체적으로 나타내는 레이아웃 도면이다.
도 5는 도 3의 레이아웃에서 A-A'에 따른 단면도를 나타내는 도면이다.
도 6 및 도 7은 각각 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치에서의 비트라인과 전압제어블락의 사이의 연결관계를 회로적으로 나타내는 도면 및 레이아웃 도면이다.
도 8은 도 6의 셀어레이에서의 비트라인 및 공통 소스 라인을 설명하기 위한 도면이다.
도 9a 및 도 9b 각각은 도 7의 전압제어블락(200)의 레이아웃의 일부씩을 구 체적으로 나타내는 도면이다.
도 10은 도 9a의 레이아웃에서 B-B'에 따른 단면도를 나타내는 도면이다.
도 11은 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치에서의 비트라인과 전압제어블락의 연결관계를 회로적으로 나타내는 도면이다.
도 12는 도 11의 전압제어블락의 레이아웃을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
BL1~BL8: 비트라인 BMT: 비트층
CSL: 공통 소스 라인 CMT: 공통 소스층
VCC: 전원전압 VSS: 접지전압
100, 100': 셀어레이 200, 200': 전압제어블락
TDS1 내지 TDS8: 전압제어회로
TD1 내지 TD8: 프리차아지 트랜지스터
TS1 내지 TS8: 디스차아지 트랜지스터
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 셀 어레이에 포함되는 비트라인이 일측 방향으로 확장되는 구조를 가지는 불휘발성 반도체 메모 리 장치에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 장치는 다수개의 메모리 셀들이 배열되는 셀 어레이와 상기 셀 어레이에 입출력되는 데이터를 제어하기 위한 주변회로들로 구성된다. 셀 어레이에는 다수개의 메모리 셀들과 비트라인들이 포함되며, 상기 메모리 셀들은 대응하는 비트라인을 통하여 데이터를 입출력하도록 구성된다. 그리고, 이와 같은 비트라인들은 전압제어블락에 의하여 전원전압으로 프리차아지되기도 하며, 접지전압으로 디스차아지되기도 한다.
종래의 불휘발성 반도체 메모리 장치에서는, 도 1 및 도 2에 도시되는 바와 같이, 셀 어레이(10)의 비트라인들은 절반씩 나뉘어져 아래쪽과 위쪽으로 확장되도록 구성된다. 즉, 도 1 및 도 2에서 대표적으로 도시된 8개의 비트라인(BL1~BL8) 중에서, 4개의 비트라인들(BL1, BL2, BL5, BL6)은 아래쪽의 전압제어블락(20)에 연결되고, 나머지 4개의 페이지 비트라인들(BL3, BL4, BL7, BL8)은 위쪽의 전압제어블락(30)에 연결된다. 이와 같이, 비트라인들(BL1~BL8)이 양쪽으로 나뉘어져 확장되도록 구성되는 것은, 반도체 장치의 제조 공정시에, 상기 전압제어블락(20, 30)에서 상기 비트라인(BL1~BL8)을 형성하는 비트층(BMT)을 사용하기 때문이다. 그리고, 도 1 및 도 2의 불휘발성 반도체 메모리 장치에서는, 인접하는 2개의 비트라인들은 하나의 비트라인쌍을 이루어 동일한 래치블락(41 내지 44)에 접속된다.
상기 전압제어블락(20, 30)의 레이아웃을 좀 더 자세히 살펴보면, 도 3 및 도 4에 도시되는 바와 같이, 전원전압(VCC)을 공급하는 전원전압선(21, 25, 31, 35)과 접지전압(VSS)을 공급하는 접지전압선(23, 27, 33, 37)은 메탈층(MET)으로 형성된다. 이때, 상기 메탈층(MET)은 상기 비트층(BMT)보다 후(後)공정에서 형성된다. 그러므로, 상기 전원전압선(21, 25, 31, 35) 및 상기 접지전압선들(23, 27, 33, 37)은, 프리차아지 트랜지스터(TR1)들 및 디스차아지 트랜지스터(TR2)들의 소스/드레인 접합(junction)에 접속되기 위해서는, 상기 비트층(BMT)(26, 28)을 거치게 된다(도 5 참조). 이에 따라, 종래의 불휘발성 반도체 메모리 장치에서, 상기 비트라인들(BL1~BL8)이 상기 셀 어레이(10)의 일측 영역으로 확장되는 경우, 상기 비트라인들(BL1~BL8) 중의 절반(折半)은 전원전압(VDD) 및 접지전압(VSS)을 제공하기 위한 상기 비트층(BMT, 26, 28)과 교차하는 문제점이 발생된다. 이와 같은 문제점을 해결하기 위하여, 종래의 불휘발성 반도체 메모리 장치에서, 상기 비트라인들(BL1~BL8)은 절반씩 나뉘어져 상기 셀 어레이(10)의 아래쪽 및 위쪽에 배치되는 전압제어블락(20, 30)으로 접속된다.
그런데, 비트라인들(BL1~BL8)이 상기 셀 어레이(10)의 아래쪽 및 위쪽으로 나뉘어져 확장되는 종래의 불휘발성 반도체 메모리 장치는, 입력 또는 출력되는 데이터들 사이에 스큐(skew)가 발생될 수 있다는 단점을 지닌다. 즉, 불휘발성 반도체 메모리 장치에서, 데이터를 입출력하기 위한 데이터 입출력 패드는 아래쪽 또는 위쪽의 가장자리에 배치될 수 있다. 이 경우, 위쪽으로 확장되는 비트라인과 아래쪽으로 확장되는 비트라인 사이에는, 데이터 입출력 패드에 이르는 데이터 버스에 있어서, 현저한 길이에 차이가 발생될 수 있다. 이때, 입력 또는 출력되는 데이터들 사이에 현저한 스큐(skew)가 발생된다. 또한, 이와 같은 데이터 스큐로 말미암아, 입출력되는 데이터를 제어하기 위한 제어회로의 구성이 매우 복잡해진다.
그리고, 종래의 불휘발성 반도체 메모리 장치에서는, 셀 어레이를 기준으로 입출력 패드의 반대편으로 확장되는 비트라인의 경우에는, 데이터를 전송하기 위한 데이터 버스가 불필요하게 증가하며, 또한, 전압제어블락과 입출력되는 데이터를 래치하는 래치블락을 제어하기 위한 제어신호가 불필요하게 증가되며, 이로 인하여, 소모되는 레이아웃 면적이 증가한다는 단점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 단점을 완화시키기 위한 것으로서, 비트라인들이 셀 어레이의 일측 영역으로 확장되는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 일방향으로 배열되는 다수개의 비트라인들 및 상기 비트라인들에 연결되는 메모리 셀들에 소정의 소스 전압을 제공하기 위한 공통 소스 라인을 가지는 셀 어레이로서, 상기 비트라인들은 소정의 비트층으로 형성되며, 상기 공통 소스 라인은 공통 소스층으로 형성되는 상기 셀 어레이; 및 다수개의 전압제어회로들을 포함하는 전압제어블락으로서, 상기 전압제어회로들 각각은 대응하는 상기 비트라인을 소정의 전압으로 제어하기 위한 전압공급선을 가지며, 상기 전압공급선은 전압선 금속층으로 형성되 는 상기 전압제어블락을 구비한다.
바람직하기로는, 상기 다수개의 전압제어회로들은 상기 셀 어레이의 일측 영역에 배치된다.
또한, 바람직하기로는, 상기 전압선 금속층은 상기 비트층보다 앞선 공정에서 형성된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 6 및 도 7은 각각 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치에서의 비트라인과 전압제어블락의 사이의 연결관계를 회로적으로 나타내는 도면 및 레이아웃 도면이다. 도 6 및 도 7에는, 셀 어레이(100) 및 전압제어블락(200)이 도시된다. 상기 셀 어레이(100)는 소정의 핏치(pitch)로 일방향으로 배열되는 다수개의 비트라인들(BL1~BL8)을 내포한다. 이때, 상기 비트라인들(BL1~BL8)은 소정의 비트층(BMT)으로 형성된다. 참조로, 도 6 및 도 7에서는 8개의 비트라인들 (BL1~BL8)만이 대표적으로 도시되었으나, 이에 한정되지 않는다.
상기 비트라인들(BL1~BL8)에는, 도 8에 도시되는 바와 같이, 다수개의 메모리 셀(MC)들이 연결된다. 상기 비트라인(BL1~BL8)을 통하여, 자신에 연결되는 메모리셀(MC)에 데이터를 입력(프로그램)하거나, 저장된 데이터를 출력한다. 그리고, 상기 셀 어레이(100)는 공통 소스 라인(CSL)을 내포한다. 상기 공통 소스 라인(CSL)은 대응하는 상기 비트라인(BL)에 연결되는 메모리 셀(MC)들에 소정의 소스 전압(일반적으로, 접지전압(VSS)임)을 제공한다.
참고적으로, 도 8에서는, NAND 타입의 불휘발성 반도체 메모리 장치의 셀 어레이(100)의 일부가 도시된다. 즉, 각자의 워드라인(WL1~WLn)에 의하여 게이팅되는 다수개의 메모리 셀(MC)들이 스트링 구조를 이루어 대응하는 비트라인(BL)에 연결된다. 여기서, 신호 SSL은 특정의 스트링을 선택하는 스트링 선택신호이며, 신호 GSL은 상기 메모리 셀(MC)들에 상기 공통 소스 라인(CSL)의 소스전압을 제공하도록 제어하는 그라운드 선택신호를 나타낸다. 이때, 도 8의 상기 비트라인(BL)은 도 6 및 도 7에서의 비트라인들(BL1~BL8) 중의 어느하나가 될 수 있다.
한편, 상기 공통 소스 라인(CSL)은 공통 소스층(CMT)으로 형성된다. 이때, 상기 공통 소스층(CMT)은 상기 비트층(BMT)보다 앞선 공정에서 형성된다. 따라서, 상기 공통 소스층(CMT)과 상기 비트층(BMT)이 평면상에서 겹치는 경우에, 상기 공통 소스층(CMT)은 상기 비트층(BMT)의 하부에 위치한다.
상기 전압제어블락(200)은 각자의 비트라인들(BL1~BL8)에 대응하는 다수개의 전압제어회로들(TDS1 내지 TDS8)을 포함한다. 그리고, 상기 전압제어회로들(TDS1 내지 TDS8) 각각은 프리차아지 트랜지스터(TD1~TD8) 및 디스차아지 트랜지스터(TS1~TS8)를 가진다. 상기 프리차아지 트랜지스터(TD1~TD8)는 대응하는 상기 비트라인(BL1~BL8)을 전원전압(VCC)으로 프리차아지한다. 그리고, 상기 디스차아지 트랜지스터(TS1~TS8)는 상기 비트라인(BL1~BL8)을 접지전압(VSS)으로 디스차아지한다.
도 6 및 도 7에서, 신호 SHLDHe는 프리차아지 트랜지스터(TD1, TD3, TD5, TD7)을 제어하여, 대응하는 비트라인(BL1, BL3, BL5, BL7)을 전원전압(VCC)으로 프리차아지시킨다. 신호 SHLDLe는 디스차아지 트랜지스터(TS1, TS3, TS5, TS7)을 제어하여, 대응하는 비트라인(BL1, BL3, BL5, BL7)을 접지전압(VSS)으로 디스차아지시킨다.
그리고, 도 6 및 도 7에서, 신호 SHLDHo는 프리차아지 트랜지스터(TD2, TD4, TD6, TD8)을 제어하여, 대응하는 비트라인(BL2, BL4, BL6, BL8)을 전원전압(VCC)으로 프리차아지시킨다. 신호 SHLDLo는 디스차아지 트랜지스터(TS2, TS4, TS6, TS8)을 제어하여, 대응하는 비트라인(BL2, BL4, BL6, BL8)을 접지전압(VSS)으로 디스차아지시킨다.
본 실시예에서, 신호 SHLDHe 및 신호 SHLDLe에 대응하는 비트라인(BL1, BL3, BL5, BL7)에 연결되는 메모리 셀들이 선택되는 경우에, 신호 SHLDHo 및 신호 SHLDLo에 대응하는 비트라인(BL2, BL4, BL6, BL8)은 인접하는 비트라인들은 전기적으로 쉴딩(shilelding)하는 역할을 수행한다. 마찬가지로, 신호 SHLDHo 및 신호 SHLDLo에 대응하는 비트라인(BL2, BL4, BL6, BL8)에 연결되는 메모리 셀들이 선택 되는 경우에, 신호 SHLDHe 및 신호 SHLDLe에 대응하는 비트라인(BL1, BL3, BL5, BL7)은 인접하는 비트라인들은 전기적으로 쉴딩(shilelding)하는 역할을 수행한다.
그러므로, 신호 SHLDHe 및 신호 SHLDLe에 대응하는 비트라인(BL1, BL3, BL5, BL7)과 신호 SHLDHo 및 신호 SHLDLo에 대응하는 비트라인(BL2, BL4, BL6, BL8)은 각각 비트라인쌍을 형성하여 구동된다.
도 9a 및 도 9b 각각은 도 7의 전압제어블락(200)의 레이아웃의 일부씩을 구체적으로 나타내는 도면이다. 도 9a와 도 9b를 참조하면, 상기 프리차아지 트랜지스터(TD1~TD8)에 전원전압(VCC)을 제공하는 전원전압선(210, 250, 310, 350)과 상기 디스차아지 트랜지스터(TS1~TS8)에 접지전압(VSS)을 제공하는 접지전압선(230, 270, 330, 370)은 소정의 '전압선 금속층'으로 구현된다. 본 명세서에서, 상기 전원전압선(210, 250, 310, 350)과 상기 접지전압선(230, 270, 330, 370)은 '전원공급선'으로 불릴 수 있다.
바람직하기로는, 상기 '전압선 금속층'은 상기 공통 소스층(CMT)과 동일하다.
한편, 상기 전원전압선(210, 250, 310, 350) 및 상기 접지전압선(230, 270, 330, 370)을 형성하는 공통 소스층(CMT)은 상기 비트라인(BL1~BL8)을 형성하는 비트층(BMT)와 서로 접속되지 않는다. 즉, 상기 전원전압선(210, 250, 310, 350) 및 상기 접지전압선들(230, 270, 330, 370)은, 도 10에 도시되는 바와 같이, 상기 프리차아지 트랜지스터(TD1~TD8)들 및 디스차아지 트랜지스터(TS1~TS8)들의 소스/드레인 접합(junction)에 직접적으로 접속된다. 그러므로, 비트라인(BL1~BL8)들은 모 두 상기 셀 어레이(100)의 일측 영역으로 확장될 수 있다.
그러므로, 도 6 및 도 7에 도시되는 바와 같이, 상기 전압제어블락(200)에 내포되는 상기 다수개의 전압제어회로들(TDS1 내지 TDS8)은 상기 셀 어레이(100)의 일측 영역에 배치된다.
한편, 상기 프리차아지 트랜지스터(TD1~TD8)들 및 디스차아지 트랜지스터(TS1~TS8)들의 게이트 단자 및 신호 SHLDHe, SHLDLe, SHLDHo 및 SHLDLo를 안내하는 신호선들은 폴리실리콘(POLY)로 형성된다.
본 실시예에서, 인접하는 2개의 비트라인은 하나의 비트라인쌍을 이루어 구동되며, 동일한 래치블락(410, 420, 430, 440)에 연결된다. 그리고, 본 명세서에서는, 하나의 비트라인쌍을 이루는 인접하는 2개의 비트라인에 연결되는 2개의 전압제어회로를 '전압제어회로쌍'이라 불릴 수 있다.
상기 비트라인쌍들(BL1/BL2, BL3/BL4, BL5/BL6, BL7/BL8)에 대응하는 상기 전압제어회로쌍들(TDS1/TDS2, TDS3/TDS4, TDS5/TDS6, TDS7/TDS8)은 상기 소스 공통 라인(CSL)이 연장되는 방향이되, 서로 상이한 제1 행 및 제2 행에 교호적으로 배치된다. 즉, 상기 전압제어회로쌍들(TDS1/TDS2, TDS5/TDS6)은 제1 행에 배치되며, 상기 전압제어회로쌍들(TDS3/TDS4, TDS7/TDS8)은 제2 행에 배치된다. 이와 같이, 전압제어회로쌍들이 제1 행 및 제2 행에 교호적으로 배치되는 경우, 액티브 영역의 레이아웃이 용이하다는 잇점이 있다.
도 11은 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치에서의 비트라인과 전압제어블락의 연결관계를 회로적으로 나타내는 도면이다. 그리고, 도 12는 도 11의 전압제어 블락(200')의 레이아웃을 나타내는 도면이다.
도 11의 실시예는, 비트라인들(BL1~BL8)은 상기 셀 어레이(100')의 일측 영역에 배치되는 전압제어 블락(200')으로 확장되며, 비트라인들(BL1~BL8)은 상기 전압제어 블락(200')에 내포되는 각자의 전압제어회로들(TDS1~TDS8)에 연결된다는 점에서는, 도 6의 실시예와 동일하다.
한편, 도 6의 실시예에서는, 상기 전압제어회로쌍들(TDS1/TDS2, TDS3/TDS4, TDS5/TDS6, TDS7/TDS8)은 서로 다른 제1 행 및 제2 행에 교호적으로 배치되는 것은 전술한 바와 같다. 반면에, 도 11의 실시예에서는, 상기 전압제어회로쌍들(TDS1/TDS2, TDS3/TDS4, TDS5/TDS6, TDS7/TDS8)은 하나의 행에 일렬로 배열된다.
이 경우, 전압제어블락(200')을 위한 레이아웃 면적은, 도 12에 도시되는 바와 같이, 현저히 감소될 수 있다.
도 11 및 도 12에 도시되는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치에서, 인접하는 2개의 비트라인은 하나의 비트라인쌍을 이루어 구동되며, 동일한 래치블락(410', 420', 430', 440')에 연결된다는 점은 도 6 내지 도 10에 도시되는 본 발명의 일실시예의 경우와 동일하다.
본 실시예에서, 신호 SHLDHe 및 신호 SHLDLe에 대응하는 비트라인(BL1, BL3, BL5, BL7)에 연결되는 메모리 셀들이 선택되는 경우에, 신호 SHLDHo 및 신호 SHLDLo에 대응하는 비트라인(BL2, BL4, BL6, BL8)은 인접하는 비트라인들은 전기적으로 쉴딩(shilelding)하는 역할을 수행한다. 마찬가지로, 신호 SHLDHo 및 신호 SHLDLo에 대응하는 비트라인(BL2, BL4, BL6, BL8)에 연결되는 메모리 셀들이 선택 되는 경우에, 신호 SHLDHe 및 신호 SHLDLe에 대응하는 비트라인(BL1, BL3, BL5, BL7)은 인접하는 비트라인들은 전기적으로 쉴딩(shilelding)하는 역할을 수행한다.
그리고, 본 발명의 다른 일실시예에서의 신호 SHLDHe, 신호 SHLDLe, 신호 SHLDHo 및 신호 SHLDLo의 작용도, 본 발명의 일실시예의 경우와 동일하다. 또한, 본 발명의 다른 일실시예에서의 프리차아지 트랜지스터들(TD1 내지 TD8) 및 디스차아지 트랜지스터들(TS1 내지 TS8)의 작용도, 본 발명의 일실시예의 경우와 동일하다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치에 따르면, 하나의 셀 어레이로부터 확장되는 비트라인들은 같은 방향의 영역에 배치하는 전압제어회로들 및 래치블락에 연결된다. 그러므로, 입력 또는 출력되는 데이터들 사이에 스큐(skew)는 현저히 완화될 수 있다. 그리고, 스큐가 완화됨으로 인하여 데이터의 입출력을 제어하는 제어회로의 구성이 현저히 간단해진다. 또한, 데이터 버스가 현저히 감소하므로, 레이아웃 면적도 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는 전압공급선을 형성하는 전압선 금속층이 공통 소스층와 동일한 실시예가 도시되고 기술되었다. 하지만, 본 발명의 기술적 사상은 상기 전압선 금속층이 상기 공통 소스층이 아닌 실시예에 의해서도 구현될 수 있다. 다만, 이 경우에, 상기 전압선 금속층은 상기 비트층보다 앞선 공정에서 형성되는 것이 요구된다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (12)

  1. 일방향으로 배열되는 다수개의 비트라인들 및 상기 비트라인들에 연결되는 메모리 셀들에 소정의 소스 전압을 제공하기 위한 공통 소스 라인을 가지는 셀 어레이로서, 상기 비트라인들은 소정의 비트층으로 형성되며, 상기 공통 소스 라인은 공통 소스층으로 형성되는 상기 셀 어레이; 및
    다수개의 전압제어회로들을 포함하는 전압제어블락으로서, 상기 전압제어회로들 각각은 대응하는 상기 비트라인을 소정의 전압으로 제어하기 위한 전압공급선을 가지며, 상기 전압공급선은 전압선 금속층으로 형성되는 상기 전압제어블락을 구비하며,
    상기 다수개의 전압제어회로들은
    상기 셀 어레이의 일측 영역에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 전압선 금속층은
    상기 비트층보다 앞선 공정에서 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 전원선 금속층은
    상기 공통 소스층과 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 서로 인접하는 2개의 상기 비트라인들로 이루어지는 비트라인쌍들에 대응하는 상기 전압제어회로쌍들은
    상기 소스 공통 라인이 연장되는 방향의 제1행 및 제2행에 교호적으로 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 서로 인접하는 2개의 상기 비트라인들로 이루어지는 비트라인쌍들에 대응하는 상기 전압제어회로쌍들은
    상기 소스 공통 라인이 연장되는 방향의 일렬로 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    상기 메모리 셀들이 셀스트링을 형성하여 대응하는 비트라인에 연결되는 NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 전압 공급선은
    상기 비트라인을 프리차아지하기 위한 전원전압을 안내하는 전원전압선과 상기 비트라인을 디스차아지하기 위한 접지전압을 안내하는 접지전압선을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 일방향으로 배열되는 다수개의 비트라인들 및 상기 비트라인들에 연결되는 메모리 셀들에 소정의 소스 전압을 제공하기 위한 공통 소스 라인을 가지는 셀 어레이로서, 상기 비트라인들은 소정의 비트층으로 형성되며, 상기 공통 소스 라인은 공통 소스층으로 형성되는 상기 셀 어레이; 및
    다수개의 전압제어회로들을 포함하는 전압제어 블락들로서, 상기 전압제어회로들 각각은 대응하는 상기 비트라인을 소정의 전압으로 제어하기 위한 전압공급선을 가지며, 상기 전압공급선은 전압선 금속층으로 형성되는 상기 전압제어블락을 구비하며,
    상기 전압선 금속층은
    상기 비트층보다 앞선 공정에서 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 전원선 금속층은
    상기 공통 소스층과 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제8 항에 있어서, 서로 인접하는 2개의 비트라인은
    동일한 래치블락에 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제8 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    상기 메모리 셀들이 셀스트링을 형성하여 대응하는 비트라인에 연결되는 NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 제8 항에 있어서, 상기 전압 공급선은
    상기 비트라인을 프리차아지하기 위한 전원전압을 안내하는 전원전압선과 상기 비트라인을 디스차아지하기 위한 접지전압을 안내하는 접지전압선을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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