CN101640070A - 半导体存储装置 - Google Patents

Abstract

本发明提供一种半导体存储装置，能抑制程序操作时向存储单元施加接地电源时产生的因IR－DROP而导致的接地电压上升。针对与存储单元(MC)的源极和漏极连接的位线(MBL0)、(MBL1)，与接地端之间设置有放电晶体管(D0)、(D1)。放电晶体管(D0)、(D1)的栅极接收由DS解码驱动器(53)生成并输出的相互独立的放电控制信号(DS0)、(DS1)。存储单元(MC)的程序操作时，针对施加接地电压的位线(MBL0)，能够利用放电晶体管(D0)来设定接地电压。

Description

半导体存储装置

技术领域

本发明涉及一种半导体存储装置，特别是涉及一种用于在程序操作时改善向存储单元施加接地电压时产生的不良情况的电路技术。

背景技术

近年来，随着电子设备，特别是随着便携式电话、便携式音乐播放机、数码相机等的需求增加，半导体存储装置，特别是闪存(flash memory)的需求在增加，用于大容量化、小型化、高速程序、高速读取的技术开发倍受关注。

作为实现闪存的大容量化的技术，有存储单元的多值技术。这是在1个存储单元上保存2比特以上的数据的技术。作为实现多值技术的技术，近年来，使用MONOS型存储单元(NROM)的闪存的开发倍受关注。这是通过在1个存储单元内的2个不同物理地址上保存数据来实现多值的技术，例如，作为电子设备的保存编码用闪存而使用。

该MONOS型闪存的程序操作通过向存储单元的栅极施加约9V的正的高电压、向漏极施加约3～6V的正的高电压、向源极施加0V的接地电压而进行。通过CHE(Channel Hot Electron)操作进行MONOS型闪存的程序操作，此时的单元电流为100～200μA左右的较大的值。

图8是表示在现有的MONOS型闪存中程序操作时的电流路径的图。图8中，连接存储单元MC的栅极与字线WL0、漏极与副位线SBL1、源极与副位线SBL0。副位线SBL0、SBL1通过选择晶体管S0、S1分别与主位线MBL0、MBL1连接。在选择晶体管S0、S1的栅极上提供选择晶体管控制信号SL0、SL1。存储单元MC的程序操作时，选择晶体管控制信号SL0、SL1呈选择状态，副位线SBL0、SBL1与主位线MBL0、MBL1呈连接状态。

主位线MBL0、MBL1分别与第1列晶体管C0、C1连接，第1列晶体管C0、C1的栅极上提供有第1列晶体管控制信号CS0、CS1。存储单元MC的程序操作时，第1列晶体管控制信号CS0、CS1呈选择状态。而且，第1列晶体管C0、C1分别与第2列晶体管B0、B1连接，第2列晶体管B0、B1的栅极上提供有第2列晶体管控制信号BS0。存储单元MC的程序操作时，第2列晶体管控制信号BS0呈选择状态。

第2列晶体管B 1与漏极电压施加晶体管T1连接，第2列晶体管B0与接地电压施加晶体管T0连接。程序操作时，由漏极电压施加晶体管T1向存储单元MC的漏极施加正的高电压VPPD，由接地电压施加晶体管T0向存储单元MC的源极施加接地电压0V。

即，程序操作时，通过漏极电压施加晶体管T1、第2列晶体管B1、第1列晶体管C1、主位线MBL1、选择晶体管S1、副位线SBL1向存储单元MC的漏极施加正的高电压VPPD。另外，通过接地电压施加晶体管T0、第2列晶体管B0、第1列晶体管C0、主位线MBL0、选择晶体管S0、副位线SBL0向存储单元MC的源极施加接地电压0V。

专利文献1：特开2007-128583号公报

专利文献2：特开2004-253115号公报

但是，所述现有的半导体存储装置中存在以下问题。

即，由于通过CHE(Channel Hot Electron)操作来进行MONOS型闪存的程序操作，因此流过100～200μA左右的大的存储单元电流。因此，通过从接地端(接地部)到存储单元MC的源极的电流路径的IR-DROP，实际上，施加在存储单元源极的接地电压会从原来的接地电压上升。

即，利用图8说明的话，实际上，通过接地电压施加晶体管T0、第2列晶体管B0、第1列晶体管C0、主位线MBL0、选择晶体管S0、副位线SBL0来施加向存储单元MC的源极施加的接地电压。由于该电流路径上流过100～200μA左右的大的存储单元电流，因此，实际上会向存储单元MC的源极施加例如200～300mV左右的电压。

今后，随着闪存的大容量化、微型化的推进，形成所述电流路径的晶体管的尺寸具有变小的倾向。另外，在图8的结构中，列晶体管为具有第1列晶体管C0与第2列晶体管B0的2级结构，但是随着闪存的大容量化、微型化的推进，列晶体管从2级结构朝进一步的3级、4级的多级化方向发展。即，随着闪存的大容量化、微型化的推进，程序操作时向存储单元的源极实际上施加的电压(原来是接地电压)具有上升的倾向。

不优选施加在存储单元的源极的电压上升。例如，为了进行程序操作，需要在存储单元的漏极与源极之间施加规定的电压，但是，源极的电压上升导致需要在程序操作时增加必要的漏极电压。由芯片内的充电泵电路或调节器电路生成/提供漏极电压，但是为了生成高漏极电压，需要增加充电泵电路或调节器电路的面积，其结果会增大芯片面积。

另外，从MONOS型闪存的设备可靠性出发，也希望程序操作时的源极电压接近于接地电压值。

为了抑制程序操作时因IR-DROP而导致的源极电压的上升，有增大电流路径的晶体管尺寸的方法，但是由于该方法引起芯片面积的增大，因此不优选该方法。另外，也有提高电流路径中的晶体管的栅极电压的方法，但是由于此时也引起充电泵电路或调节器电路的面积增大，因此不优选该方法。

发明内容

鉴于所述的问题，本发明的目的在于在半导体存储装置中抑制程序操作时向存储单元施加接地电压时产生的因IR-DROP而导致的电压上升。

本发明作为半导体存储装置，具备：存储单元；第1和第2位线，其分别与所述存储单元的源极和漏极直接或通过选择晶体管间接连接；电压施加电路，其输出用于施加给所述存储单元的接地电压和规定的正电压；列选择电路，其控制是否向所述第1和第2位线施加从所述电压施加电路输出的接地电压和规定的正电压；第1和第2放电晶体管，其分别设置在所述第1和第2位线与接地端之间，且栅极接收相互独立的放电控制信号；和放电控制电路，其生成并输出所述放电控制信号。

根据本发明，在半导体存储装置中，对于与存储单元的源极和漏极连接的第1和第2位线，在该位线与接地端之间设置了第1和第2放电晶体管。而且，该第1和第2放电晶体管的栅极接收由放电控制电路生成并输出的相互独立的放电控制信号。根据这样的结构，通过使第1和第2放电晶体管处于激活状态，能够分别对第1和第2位线施加接地电压。因此，对于向存储单元施加接地电压的位线，能够利用放电晶体管来设定接地电压，其结果，能够抑制因IR-DROP而导致的接地电压的上升。

而且，在所述本发明的半导体存储装置中，优选所述列选择电路向所述第1位线施加接地电压，向所述第2位线施加规定的正电压，所述放电控制电路生成并输出所述放电控制信号，使所述第1放电晶体管处于激活状态，并且使所述第2放电晶体管处于非激活状态。

而且，在所述本发明的半导体存储装置中，优选所述列选择电路不向所述第1位线施加电压，而向所述第2位线施加规定的正电压，所述放电控制电路生成并输出所述放电控制信号，使所述第1放电晶体管处于激活状态，并且使所述第2放电晶体管处于非激活状态。

根据如上所述的本发明，由于能够抑制程序操作时向存储单元施加接地电源时产生的因IR-DROP而导致的接地电压上升，因此能够实现低电压写入操作，且能够实现芯片面积缩小。

附图说明

图1是表示本发明的实施方式的半导体存储装置的结构的图。

图2是表示本发明的实施方式的半导体存储装置的存储单元阵列的结构的图。

图3是表示本发明的实施方式的半导体存储装置的存储单元阵列的剖面的图。

图4(a)是表示本发明的实施方式的半导体存储装置的存储单元的剖面结构的图，(b)是表示各操作中的施加电压与单元电流的图。

图5是表示本发明的实施方式的半导体存储装置的结构的图。

图6是表示本发明的实施方式的半导体存储装置的程序操作时的电流路径的图。

图7是表示本发明的其它实施方式的半导体存储装置的程序操作时的电流路径的图。

图8是表示现有的半导体存储装置的程序操作时的电流路径的图。

图中：MC-存储单元；MBL0-主位线(第1位线)；MBL1-主位线(第2位线)；S0、S1-选择晶体管；D0-第1放电晶体管；D1-第2放电晶体管；15、15-0-列晶体管；16、16-0-电压施加电路；53-DS解码驱动器(放电控制电路)；54-CS解码驱动器；55-BS解码驱动器。

具体实施方式

以下，参照附图来说明本发明的实施方式。

图1是表示本发明的实施方式的半导体存储装置的结构的图。图1的半导体存储装置具备：低解码/驱动器10、放电解码/驱动器11、列解码/驱动器12、存储单元阵列13、放电晶体管14、列晶体管15、电压施加电路16、读出放大器17。

低解码/驱动器10是接收输入地址(在图1中未图示)、并选择/驱动存储单元阵列13内的字线的电路。放电解码/驱动器11是接收输入地址，并选择/驱动放电晶体管14的电路。列解码/驱动器12是接收输入地址，并选择/驱动列晶体管15的电路。

在存储单元阵列13中矩阵状配置了保存数据的存储单元。放电晶体管14是配置在每一位线上并将位线设定为接地电压的电路。列晶体管15是配置在每一位线上并从多个位线选择规定的位线从而与电压施加电路16、读出放大器17连接的电路。

电压施加电路16是用于向存储单元施加规定的电压的电路。具体而言，在读取操作、程序操作及擦除操作时，向存储单元的漏极端子和源极端子施加正的电压或接地电压。向列晶体管15中被选择的位线施加从电压施加电路16提供的电压。

读出放大器17是判定存储单元阵列13中保存的数据的电路。具体而言，在读取操作时，将列晶体管15中被选择的位线连接到读出放大器17，并判定存储单元的数据。

这里，存储单元阵列13、放电晶体管14、列晶体管15、电压施加电路16、读出放大器17分别与读出放大器单位使用同一电路。例如，在图1中，由(N+1)个读出放大器电路17-0～17-n构成了读出放大器17，与读出放大器电路17-0连接的电路是电压施加电路16-0、列晶体管15-0、放电晶体管14-0、存储单元阵列13-0。同样地，与读出放大器电路17-1连接的电路是电压施加电路16-1、列晶体管15-1、放电晶体管14-1、存储单元阵列13-1，而这些是与读出放大器17-0连接的电路相同的电路。

以下，举例说明与读出放大器17-0连接的构成元件。

图2是表示本发明的实施方式的半导体存储装置的存储单元阵列的结构的图。

由存储单元区域20与选择晶体管区域21构成存储单元阵列13-0。存储单元区域20是假设接地结构的存储单元阵列。由多个字线WL0～WLn与多个副位线SBL0～SBL15(仅图示了部分副位线)构成存储单元区域20。各个副位线SBL0～SBL15与选择晶体管区域21的选择晶体管S0～S15连接。选择晶体管S0～S15的栅极端子上提供有选择晶体管控制信号SL0～SL7。

副位线SBL0～SBL15通过选择晶体管S0～S15与主位线MBL0～MBL3连接。例如，主位线MBL0通过选择晶体管S0、S2、S4、S6与副位线SBL0、SBL2、SBL4、SBL6连接。即，对于1根主位线而言，构成为通过4个选择晶体管与4根副位线连接的结构。主位线MBL1～MBL3也具有同样的电路结构，因此省略详细的说明。

图3是表示本发明的实施方式的半导体存储装置的存储单元阵列的剖面的图。图3是表示字线方向的剖面的图，表示了作为3个存储单元的存储单元0～存储单元2。

半导体基板30上形成有扩散区域31a～31d，该扩散区域作为扩散位线而起作用。扩散位线之间作为存储单元的信道区域而起作用，该信道区域上形成有由氧化膜32、氮化膜33、氧化膜34的ONO(Oxide-Nitride-Oxide)结构构成的ONO膜36。在该ONO膜36中存储存储单元的数据。ONO膜36上形成有由多晶硅形成的字线35。存储单元0使用扩散位线31a、31b作为源极端子和漏极端子，存储单元1使用扩散位线31b、31c作为源极端子和漏极端子，存储单元2使用扩散位线31c、31d作为源极端子和漏极端子。

图4是表示本发明的实施方式的半导体存储装置的存储单元的剖面结构及施加电压值的图。图4(a)是字线方向的剖面图，表示图3的存储单元0的剖面结构。在图4(a)中，对于与图3共同的构成元件附加了相同标记，在这里省略说明。如图4(a)所示，存储单元在ONO膜36内的作为2个不同物理地址的位置A和位置B中保存数据。

另外，图4(b)是表示读取操作(READ模式)和程序操作(PROGRAM模式)中的施加电压值以及流过存储单元的单元电流值的图。

如图4(b)所示，通过向栅极35施加约5V的电压、向扩散位线(漏极)31a施加正的电压1.5V、向扩散位线(源极)31b施加接地电压0V，从而进行位置A中保存的数据的读取操作。位置A中保存的数据为删除数据(阈值电压低)时，存储单元中流过电流，另一方面，位置A中保存的数据为程序数据(阈值电压高)时，存储单元中不会流过电流。读取操作时的基准单元的单元电流约为10～20μA。

另外，通过向栅极35施加约9V的电压、向漏极31b施加正的高电压3～6V、向源极31a施加接地电压0V，从而进行位置A中保存的数据的程序操作。由于MONOS型闪存通过CHE(Channel Hot Electron)进行程序操作，因此此时的存储单元电流约为100～200μA的较大值。

另一方面，对比位置B中保存的数据的读取操作和程序操作与位置A的读取操作和程序操作时，向栅极35施加的电压相同，但是向漏极31a和源极31b的施加电压相反。即，在读取操作中，向漏极31b施加正的电压1.5V、向源极31a施加接地电压0V，在程序操作中，向漏极31a施加正的高电压3～6V、向源极31b施加接地电压0V。

图5是表示本发明的实施方式的半导体存储装置的结构的图。在图5中，表示了图1的半导体存储装置中的低解码/驱动器10、放电解码/驱动器11、列解码/驱动器12、读出放大器17-0、电压施加电路16-0、列晶体管15-0、放电晶体管14-0、存储单元阵列13-0的更详细的电路结构。

在图5中，WL解码驱动器51相当于图1的低解码/驱动器10，是选择/驱动存储单元阵列13-0的存储单元区域20的字线WL0～WLn的电路。S L解码驱动器52相当于图1的列解码/驱动器12，是选择/驱动存储单元阵列13-0的选择晶体管区域21的选择晶体管控制信号SL0～SL7的电路。

DS解码驱动器53相当于图1的放电解码/驱动器11，是选择/驱动放电晶体管14-0的放电控制信号DS0～DSn的电路。

CS解码驱动器54相当于图1的列解码/驱动器12，是选择/驱动列晶体管15-0内的CS晶体管56的CS晶体管控制信号CS0～CSn的电路。BS解码驱动器55相当于图1的列解码/驱动器12，是选择/驱动列晶体管15-0内的BS晶体管57的BS晶体管控制信号BS0、BS1的电路。

由于存储单元阵列13-0的结构与图2相同，因此省略其详细说明。但是，为了容易理解存储单元区域20与选择晶体管区域21之间的连接关系，图5的存储单元阵列13-0在上部配置了存储单元区域20，在下部配置了选择晶体管区域21。但是，在实际的设计中，如图2所示，通常构成为在存储单元区域20的上部与下部分别配置选择晶体管区域21的结构。存储单元区域20的副位线SBL0～SBL15通过选择晶体管S0～S15与主位线MBL0～MBL13连接。

由配置在每一主位线的放电晶体管D0～Dn(在图中仅图示了D0～D3)构成放电晶体管14-0。各个放电晶体管D0～Dn设置在主位线与接地端之间，接收相互独立的放电控制信号DS0～DSn。即，放电晶体管D0的栅极接收放电控制信号DS0，放电晶体管D1的栅极接收放电控制信号DS1，放电晶体管D2的栅极接收放电控制信号DS2，放电晶体管D3的栅极接收放电控制信号DS3。

本实施方式的半导体存储装置的特征在于每一主位线上配置有放电晶体管D0～Dn，分别能够独立控制各放电晶体管D0～Dn的激活状态/非激活状态，在其栅极上提供相互独立的放电控制信号DS0～DSn。而且，特征还在于选择/驱动放电控制信号DS0～DSn的DS解码驱动器53的解码操作，这将在后面叙述。

列晶体管15-0是连接/切断主位线MBL0～MBL3、后述的电压施加电路16-0以及读出放大器17-0的电路。本实施方式的列晶体管15-0构成为2级结构，由CS晶体管区域56与BS晶体管区域57构成。

由设置在每一主位线上的CS晶体管C0～Cn(在图中仅图示了C0～C3)构成CS晶体管区域56，各个栅极上提供有CS晶体管控制信号CS0～CSn。CS晶体管C0～Cn的另一端与节点NEVEN或节点NODD连接。即，偶数序号的CS晶体管C0、C2与节点NEVEN连接，奇数序号的CS晶体管C1、C3与节点NODD连接。

由BS晶体管B0～B3构成BS晶体管区域57，各个栅极上提供有BS晶体管控制信号BS0或BS1。即，BS晶体管B0、B1的栅极提供有BS晶体管控制信号BS0，BS晶体管B2、B3的栅极提供有BS晶体管控制信号BS1。选择BS晶体管控制信号BS0时，BS晶体管B0、B1呈选择状态，节点NEVEN与接地电压施加电路58连接，节点NODD与漏极电压施加电路59以及读出放大器60连接。另一方面，选择BS晶体管控制信号BS1时，BS晶体管B2、B3呈选择状态，节点NEVEN与漏极电压控制电路59以及读出放大器60连接，节点NODD与接地电压施加电路58连接。

由CS解码驱动器54、BS解码驱动器55、列晶体管15-0构成列选择电路。

电压施加电路16-0是产生/提供向存储单元施加的漏极电压和接地电压的电路，具备接地电压施加电路58与漏极电压施加电路59。接地电压施加电路58是向存储单元施加接地电压0V的电路。漏极电压施加电路59是向存储单元施加漏极电压的电路，读取操作时施加约1.5V的漏极电压，程序/删除操作时施加约3～6V的漏极电压。

读出放大器17-0是通过在读取操作时检测/放大位线电位来判定存储单元区域20中保存的数据的电路。

在具有如以上所述的结构的本实施方式的半导体存储装置中，对其程序操作进行说明。在这里，以图5的存储单元区域20内的、与字线WL0连接并向作为漏极、源极的存储单元MC规划副位线SBL0、SBL1时为例，进行说明。

图6是本实施方式的半导体存储装置的抽出有关存储单元MC的结构的图，表示本实施方式的程序操作时的电流路径。通过向字线WL0施加约9V的正的高电压、向副位线SBL1施加约3～6V的正的高电压、向副位线SBL0施加接地电压0V，从而进行向存储单元MC的程序操作。

为了进行向存储单元MC的程序操作，WL解码驱动器51选择字线WL0，施加约9V的电压。SL解码驱动器52选择选择晶体管控制信号SL0、SL1，施加约10V的电压。因此，副位线SBL0、SBL1通过选择晶体管S0、S1分别与主位线MBL0、MBL1连接。

这里，作为放电控制电路的DS解码驱动器53，为了使与作为第1位线的主位线MBL0(程序操作时被施加接地电压0V)连接的第1解码驱动晶体管D0处于激活状态，选择驱动放电控制信号DS0。因此，通过放电晶体管D0设定主位线MBL0为接地电压0V。此时，由于放电控制信号DS1处于非选择状态，因此与作为第2位线的主位线MBL1(程序操作时被施加约3～6V的正的高电压)连接的第2放电晶体管D1呈非激活状态。这是为了防止放电晶体管D1呈激活状态时，被施加约3～6V的正的高电压的主位线MBL1与接地端短路。

即，在本实施方式的半导体存储装置中，通过作为放电控制电路的DS解码驱动器53生成并输出互相独立的放电控制信号DS0～DSn，能够分别独立地控制放电晶体管D0～Dn的激活状态/非激活状态。因此，在程序操作时，能够使与被施加接地电压的主位线MBL0连接的放电晶体管D0处于激活状态，另一方面，能够使与被施加约3～6V的正的高电压的主位线MBL1连接的放电晶体管D1处于非激活状态。因此，只有程序操作时被施加接地电压的主位线MBL0通过放电晶体管D0被设定为接地电压0V。

CS解码驱动器54选择CS晶体管控制信号CS0、CS1，施加约10V的电压。因此，主位线MBL0与节点NEVEN连接，主位线MBL1与节点NODD连接。

BS解码驱动器55选择BS晶体管控制信号BS0，施加约10V的电压。因此，节点NEVEN与接地电压施加电路58连接，节点NODD与漏极电压施加电路59及读出放大器60连接。在图6中，由晶体管T0构成接地电压施加电路58，由晶体管T1构成漏极电压施加电路59。

通过漏极电压施加电路T1、BS晶体管B1、CS晶体管C1向主位线MBL1施加约3～6V的正的高电压VPPD，而且通过选择晶体管S1向副位线SBL1施加约3～6V的正的高电压VPPD。另外，通过接地电压施加电路T0、BS晶体管B0、CS晶体管C0向主位线MBL0施加接地电压0V，并且通过放电晶体管D0向主位线MBL0施加接地电压0V。而且，通过选择晶体管S0向副位线SBL0施加接地电压0V。其结果，在存储单元MC中，在漏极施加约3～6V的正的高电压，并且在源极施加接地电压0V。

此时，如图6的虚线所示，程序操作时流过的约100～200μA的存储单元电流从向漏极电压施加电路T1提供电压的VPPD端子经由存储单元MC流向放电晶体管D0与接地电压施加电路T0。

在现有的半导体存储装置中，如图8所示，存储单元电流从向漏极电压施加电路T1提供电压的VPPD端子经由存储单元MC只流向接地电压施加电路T0。相对于此，在本实施方式中，存储单元电流不仅流向接地电压施加电路T0，而且也流向放电晶体管D0。即，根据本实施方式，约100～200μA的存储单元电流向2处分流并流向接地端。因此，与现有的半导体存储装置相比，流过存储单元电流时的电流路径的IR-DROP变小。特别是，接地电压施加电路T0、BS晶体管B0、CS晶体管C0的电流路径的IR-DROP变小。其结果，能够抑制向存储单元MC的源极施加接地电压时产生的因存储单元电流的电流路径中的IR-DROP而导致的电压上升。

图7是本实施方式的半导体存储装置的抽出有关存储单元MC的结构的图，表示其它实施方式的程序操作时的电流路径。图7的结构与图6大致相同，仅说明与图6的不同点。

在图7中，与图6相比较，CS解码驱动器54选择的CS晶体管控制信号不同。即，在图6的情况下，选择/驱动CS晶体管控制信号CS0、CS1并使CS晶体管C0、C1处于激活状态，但是在图7的情况下，CS解码驱动器54只选择/驱动CS晶体管控制信号CS1并仅使与存储单元MC的漏极连接的CS晶体管C1处于激活状态。

因此，通过漏极电压施加电路T1、BS晶体管B1、CS晶体管C1向主位线MBL1施加约3～6V的正的高电压VPPD，而且通过选择晶体管S1向副位线SBL1施加3～6V的正的高电压VPPD。另外，通过放电晶体管D0向主位线MBL0施加接地电压0V，而且通过选择晶体管S0向副位线SBL0施加接地电压0V。其结果，在存储单元MC中，在漏极施加约3～6V的正的高电压，并且在源极施加接地电压0V。

此时，如图7的虚线所示，程序操作时流过的约100～200μA的存储单元电流从向漏极电压施加电路T1提供电压的VPPD端子经由存储单元MC，仅流向放电晶体管D0。存储单元电流不会流向接地电压施加电路T0。

与图6的情况相比，向存储单元MC施加接地电压时产生的IR-DROP上升量变大，但是比图8所示的现有技术的IR-DROP上升量小。即，因为相对于在图8的情况下，通过接地电压施加晶体管T0、BS晶体管B0、CS晶体管C0向主位线MBL0施加接地电压0V，在图7所示的其它实施方式中，通过放电晶体管D0直接向主位线MBL0施加接地电压0V。

因此，根据图7所示的本发明的其它实施方式，与现有技术相比，能够谋求在存储单元施加接地电压时产生的IR-DROP上升量的降低。另一方面，与图6所示的实施方式相比，虽然向存储单元施加接地电压时产生的IR-DROP上升量变大，但是另一方面减少了1个选择/驱动的CS晶体管控制信号的个数。由于削减了列晶体管控制信号的驱动数，因此能够谋求因列晶体管驱动而导致的消耗电流削减。由于用正的高电压驱动程序操作时的列晶体管，因此通过削减列晶体管控制信号的驱动数，能够谋求生成/提供正的高电压的充电泵电路或调节器电路的面积削减。

如上所述，根据本实施方式的半导体存储装置，在每一主位线上设置放电晶体管，在各放电晶体管中，向栅极提供相互独立的放电控制信号。因此，在程序操作时，能够仅使设置在施加接地电压的主位线上的放电晶体管处于激活状态。因此，能够降低施加在存储单元的源极上的接地电压的、因存储单元电流的电流路径中的IR-DROP而导致的电压上升。因此，由于能够谋求施加在存储单元的漏极上的正的高电压的降低，所以能够实现低电压写入操作，并且能够实现生成/提供正的高电压的充电泵电路或调节器电路的面积削减。

另外，由于能够设定程序操作时的存储单元的源极为接近接地电压的值，因此能够谋求MONOS型闪存的设备可靠性的提高。

另外，由于使用放电晶体管来设定存储单元的源极电压为接地电压，因此能够缩小列晶体管的晶体管尺寸，由此能够谋求芯片面积的缩小。

而且，图7的情况下，不施加使与存储单元的源极连接的主位线的列晶体管处于非选择状态的电压，仅从放电晶体管提供接地电压。因此，能够削减列晶体管控制信号的驱动数，所以能够谋求因列晶体管驱动而导致的消耗电流削减。因此，能够谋求生成/提供正的高电压的充电泵电路或调节器电路的面积削减。

另外，在所述的实施方式中，以程序操作时为例进行了说明，但是程序操作时以外，例如，也能在读取操作时实施。

另外，在所述实施方式中，优选在程序操作终止后使放电晶体管D0、D1同时处于激活状态的DS解码驱动器53。

另外，在所述实施方式中，优选在读取操作终止后使放电晶体管D0、D1同时处于激活状态的DS解码驱动器53。

以上，说明了本发明的实施方式，本发明的半导体存储装置不仅限于所述的例示，对于在不超出本发明的要旨的范围内附加各种各样的变更等也有效。

例如，所述的实施方式的半导体存储装置以MONOS型闪存为例进行了说明，但是本发明也能适用于掩模ROM等闪存以外的半导体存储装置中。

另外，所述的实施方式的半导体存储装置是具备主位线与副位线的分级型位线结构的装置，但是本发明也适用于具备非分级型位线结构的存储单元阵列的半导体存储装置。例如，如所述的实施方式所述，放电晶体管能设置在主位线上，该主位线经由选择晶体管而与副位线连接，该副位线与存储单元的源极和漏极连接，也能设置在直接与存储单元的源极和漏极连接的位线上。

另外，所述的实施方式的半导体存储装置是具备假设接地结构的存储单元阵列的例子，但是本发明也能适用于具备NOR型、DINOR型、NAND型、AND型结构的存储单元阵列的半导体存储装置。

(产业上的利用可能性)

由于本发明的半导体存储装置能够抑制程序操作时向存储单元施加接地电压时产生的、因IR-DROP而导致的电压上升，因此能够实现低电压写入操作和芯片面积缩小。因此，例如，有助于实现消耗功率更小、尺寸更小的闪存等。

Claims (6)

1、一种半导体存储装置，其特征在于，具备：

存储单元；

第1和第2位线，其分别与所述存储单元的源极和漏极直接或通过选择晶体管间接连接；

电压施加电路，其输出用于施加给所述存储单元的接地电压和规定的正电压；

列选择电路，其控制是否向所述第1和第2位线施加从所述电压施加电路输出的接地电压和规定的正电压；

第1和第2放电晶体管，其分别设置在所述第1和第2位线与接地端之间，且栅极接收相互独立的放电控制信号；和

放电控制电路，其生成并输出所述放电控制信号。

2、根据权利要求1所述的半导体存储装置，其特征在于：

所述列选择电路向所述第1位线施加接地电压，向所述第2位线施加规定的正电压，

所述放电控制电路生成并输出所述放电控制信号，使所述第1放电晶体管处于激活状态，并且使所述第2放电晶体管处于非激活状态。

3、根据权利要求1所述的半导体存储装置，其特征在于：

所述列选择电路不向所述第1位线施加电压，而向所述第2位线施加规定的正电压，

所述放电控制电路生成并输出所述放电控制信号，使所述第1放电晶体管处于激活状态，并且使所述第2放电晶体管处于非激活状态。

4、根据权利要求1所述的半导体存储装置，其特征在于：

所述放电控制电路在程序操作终止后，使所述第1和第2放电晶体管均处于激活状态。

5、根据权利要求1所述的半导体存储装置，其特征在于：

所述放电控制电路在读取操作终止后，使所述第1和第2放电晶体管均处于激活状态。

6、根据权利要求1所述的半导体存储装置，其特征在于：

所述第1和第2位线为主位线，所述第1和第2位线分别经由选择晶体管而与副位线连接，所述副位线与所述存储单元的源极和漏极连接。

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