JP2010157288A

JP2010157288A - Ｎａｎｄ型不揮発性半導体メモリ

Info

Publication number: JP2010157288A
Application number: JP2008334883A
Authority: JP
Inventors: Masaru Nakamura; 大中村; Koichi Fukuda; 浩一福田; Yoshihisa Watanabe; 慶久渡辺; Makoto Iwai; 信岩井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2010-07-15
Also published as: US20100165733A1

Abstract

【課題】書き込み動作時、メモリセルのチャネルを確実にカットオフさせる。
【解決手段】本発明の例に係わるＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、書き込み動作時、ドライバは、複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、第１のメモリセルからソース線側に複数個離れて並んだ３つ以上の第２のメモリセルの制御ゲート電極それぞれにメモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。
【選択図】図５

Description

本発明は、ＮＡＮＤ型不揮発性半導体メモリの書き込み動作に関する。

ＮＡＮＤ型不揮発性半導体メモリの１つの例として、ＮＡＮＤ型フラッシュメモリがある。

ＮＡＮＤ型フラッシュメモリの書き込み動作において、データを書き込む対象となる選択メモリセルが接続されたワード線（選択ワード線）を共有し、書き込みを行わないようにするメモリセル（書き込み禁止メモリセル）にも書き込み電圧が印加されてしまう。そのため、この書き込み禁止メモリセルに書き込みが起こらないようにする必要がある。

書き込み禁止メモリセルに書き込みが起こらないよう制御する方法として、セルフブースト（ＳＢ：Ｓｅｌｆ−Ｂｏｏｓｔ）方式及びローカルセルフブースト（ＬＳＢ：ＬｏｃａｌＳｅｌｆ−Ｂｏｏｓｔ）方式（例えば、特許文献１、２及び３参照）が知られている。

セルフブースト方式は、書き込み禁止メモリセルを含むＮＡＮＤストリングをフローティング状態にしておき、ワード線それぞれにパス電圧を印加する。ＮＡＮＤストリング内のチャネル電圧は、容量カップリングにより昇圧されるため、選択メモリセルのゲート絶縁膜に掛かる電界が低減される。そのため、書き込み禁止メモリセルの電荷蓄積層への電子の注入が制限される。

ローカルセルフブースト方式は、非選択メモリセルの数本ソース線側にあるワード線にメモリセルのチャネルをカットオフさせるカットオフ電圧を印加する点が異なり、それ以外の点は、セルフブースト方式と同じである。

この方式において、カットオフされたメモリセルよりビット線側にあるメモリセルのチャネル領域のみを部分的に昇圧すればよいため、昇圧効率が向上する。
特開２００８−４７２７８号公報特開２００７−４２１６５号公報特開２０００−４８５８１号公報

本発明は、書き込み動作時、メモリセルのチャネルを確実にカットオフさせる技術を提案する。

本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、前記複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、書き込み動作時、前記ドライバは、前記複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、前記第１のメモリセルから前記ソース線側に複数個離れて並んだ３つ以上の第２のメモリセルの制御ゲート電極それぞれに前記メモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。

本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、前記複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、書き込み動作時、前記ドライバは、前記複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、前記第１のメモリセルの前記ソース線側に複数個離れた第２のメモリセルの制御ゲート電極をフローティング状態にし、前記第２のメモリセルのソース線側に隣接した第３のメモリセルの制御ゲート電極に前記第１の電圧より低い第２の電圧を印加し、前記第３のメモリセルからソース線側に隣接する第４のメモリセルの制御ゲート電極にメモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。

本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、前記複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、前記書き込み動作時、前記ドライバは、選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加した後、前記第１のメモリセルのソース線側に複数個離れた第２のメモリセルの制御ゲート電極に前記第１の電圧より低い第２の電圧し、前記第２のメモリセルのソース線側に隣接する第３のメモリセルの制御ゲート電極メモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。

本発明によれば、書き込み動作時、メモリセルのチャネルを確実にカットオフすることができる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例において、以下に記す３つの方法でパス電圧が印加されるワード線とのカップリングによるカットオフ電圧の上昇を緩和し、リカバリー時間を減少させる。

１つ目は、カットオフ電圧を印加するワード線を３本以上の複数にする方法である。この方法において、カットオフ電圧が印加されるワード線のうち、中央のワード線は、隣接するワード線がカットオフ電圧である。そのため、パス電圧とのカップリングの影響を受けにくく、パス電圧による電圧上昇を緩和することが出来る。

２つ目は、パス電圧と中間電圧との間のワード線をフローティング状態にする方法である。この方法において、中間電圧がパス電圧とのカップリングによって昇圧されてしまう影響をフローティング状態のワード線を介することで緩和させる。そのため、カットオフ電圧の電圧上昇を緩和することが出来る。

３つ目は、パス電圧が印加されるタイミングから一定時間遅れてカットオフ電圧及び中間電圧が印加されるよう制御する方法である。この方法において、パス電圧と同じタイミングで中間電圧及びカットオフ電圧を印加する場合と比較して、中間電圧およびカットオフ電圧がパス電圧とのカップリングによる電圧の上昇を緩和することが出来る。

これら３つの方法において、リカバリー時間が短縮されると共に、確実にメモリセルのチャネルをカットオフできる。そのため、チャネル領域を昇圧する時間が短縮され、書き込み時間が短縮される。

２．実施形態
(1) ＮＡＮＤ型不揮発性半導体メモリ
まず、ＮＡＮＤ型不揮発性半導体メモリの概要について説明する。

図１は、ＮＡＮＤ型不揮発性半導体メモリの全体図を示している。

メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊを有する。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、ＮＡＮＤセルユニットを有する。

データラッチ回路１２は、リード／プログラム時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(Input/Output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。

アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。

ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。ワード線ドライバ１７は、選択されたブロック内の複数のワード線を駆動する。

カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。

基板電圧制御回路１８は、半導体基板の電圧を制御する。半導体基板には、半導体基板内のウェルを含むものとする。

また、電圧発生回路１９は、選択されたブロック内の複数のワード線に供給する電圧、を発生する。本発明では、書き込み動作時に、書き込み電圧Ｖｐｇｍ，パス電圧Ｖｐａｓｓ，中間電圧Ｖｇｐ及びカットオフ電圧Ｖｉｓｏを発生する。

制御回路２０は、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。

コントロールゲートドライバ２１は、動作モードや、選択されたワード線の位置などの情報に基づいて、選択されたブロック内のワード線に供給する電圧の値を選択する。

図２は、メモリセルアレイ及びワード線ドライバの回路例を示している。

メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・を有する。複数のブロックＢＫ１，ＢＫ２，・・・の各々は、ロウ方向に配置される複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとを有する。

ＮＡＮＤセルユニットは、例えば、図３に示すようなレイアウトを有する。ＮＡＮＤセルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。

ＮＡＮＤセルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。

メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎ，・・・と複数のセレクトゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。

例えば、ブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２３（ＢＫ１）を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ１，ＳＧＤＶ１に接続される。

信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１は、それぞれロウ方向に交差するカラム方向に延び、コントロールゲートドライバ２１に接続される。

転送トランジスタユニット２３（ＢＫ１）は、電源電圧よりも高い電圧を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。

ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２３（ＢＫ１）をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２３（ＢＫ１）をオフにする。

(2) 第１の実施形態
第１の実施形態の例として、カットオフ電圧を印加するワード線の数を３本にした場合について説明する。

図５は、書き込み動作時におけるＮＡＮＤセルユニット内の電圧関係を示しており、図６は、書き込み動作時におけるワード線に印加される電圧のタイミングチャートを示している。

まず、図５及び図６を参照しつつ、ＮＡＮＤストリング内の中央のワード線ＷＬｋ（ｋは、ｋ≧７を満たす整数）を選択ワード線とする場合における、書き込み動作時のワード線への電圧の印加方法について説明する。

また、メモリセルＭＣｋ１が選択メモリセルであり、メモリセルＭＣｋ２が書き込み禁止メモリセルである場合を考える。

まず、ビット線ＢＬ１，ＢＬ２に電圧Ｖｂｌ１／Ｖｂｌ２を与える。電圧Ｖｂｌ１は、例えば、０Ｖとし、電圧Ｖｂｌ２は、例えば、２．５Ｖであるとする。

ソース側選択ゲートトランジスタＳＴ１１，ＳＴ１２の選択ゲート線ＳＧＳには、電圧Ｖｓｇｓ(例えば、０Ｖ)を与え、ビット線選択ゲートトランジスタＳＴ２１，ＳＴ２２の選択ゲート線ＳＧＤには、電圧Ｖｓｇｄ（例えば、２．５Ｖまでの電圧）を与える。

選択メモリセルを含まないＮＡＮＤセルユニット内において、ＮＡＮＤストリング内のチャネル領域は、選択ゲートトランジスタを介して、電圧Ｖｃｃ（例えば、０．５Ｖ程度）まで充電され、フローティング状態になる。ここで、Ｖｃｃは、Ｖｃｃ＝Ｖｂｌ２−Ｖｔｓｇで表され、Ｖｔｓｇは、選択ゲートトランジスタの閾値電圧であり、例えば、２．０Ｖ程度の値である。

この後、ワード線ＷＬ（ｋ−３），ＷＬ（ｋ−４）及びＷＬ（ｋ−５）には、カットオフ電圧Ｖｉｓｏ（例えば、１．０Ｖ程度）を印加し、ワード線ＷＬ（ｋ−２）及びＷＬ（ｋ−６）には、中間電圧Ｖｇｐ（例えば、１Ｖ以上１０Ｖ未満）を印加し、その他のワード線には、パス電圧Ｖｐａｓｓ（例えば、１０Ｖ程度）を印加する。

その後、書き込み禁止メモリセルを含むＮＡＮＤストリング内のチャネル電圧が十分に昇圧された後、選択ワード線ＷＬｋに書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）が印加される。

図６で示すように、パス電圧Ｖｐａｓｓを印加するとき、隣接ワード線同士のカップリングによってワード線に印加される電圧が昇圧されてしまう。

そのため、ワード線（ｋ−２）に印加される中間電圧Ｖｇｐは、ワード線（ｋ−１）に印加されるパス電圧Ｖｐａｓｓとのカップリングによって昇圧される。更に、ワード線（ｋ−３）に印加されるカットオフ電圧Ｖｉｓｏは、ワード線（ｋ−２）に印加される昇圧された中間電圧Ｖｇｐとのカップリングによって昇圧される。

しかしながら、第１の実施形態に係る例において、カットオフ電圧Ｖｉｓｏを印加するワード線を３本にしている。そのため、ワード線ＷＬ（ｋ−４）に印加されるカットオフ電圧Ｖｉｓｏは、昇圧されたカットオフ電圧Ｖｉｓｏとのカップリングによって昇圧される。そのため、ワード線ＷＬ（ｋ−４）のカットオフ電圧Ｖｉｓｏは、カットオフ電圧Ｖｉｓｏを１つしか印加しない場合と比較して昇圧量が減少する。

従って、ワード線ＷＬ（ｋ−４）の昇圧されたカットオフ電圧Ｖｉｓｏが元の電圧まで戻るリカバリー時間が短くなると共に、メモリセルが確実にカットオフされる。

図７は、セルユニットのカラム方向における断面図を示している。また、チャネル領域の黒く塗りつぶされている領域は、ワード線にパス電圧Ｖｐａｓｓを印加したときのチャネル電圧の大きさを示している。

ワード線ＷＬ（ｋ−３）に印加されるカットオフ電圧Ｖｉｓｏが中間電圧Ｖｇｐとのカップリングにより昇圧され、メモリセルのチャネルをカットオフできない場合でも、ワード線ＷＬ（ｋ−４）に印加されるカットオフ電圧によって、メモリセルのチャネルを確実にカットオフできる。そのため、メモリセルのチャネル領域が効率的に昇圧される。その結果、選択されたメモリセルに対して書き込み電圧Ｖｐｇｍを印加するタイミングを早くすることができるため、書き込み動作に掛かる時間が短縮される。

次に、ｋ≦６のワード線ＷＬｋが選択された場合について説明する。

選択ワード線ＷＬｋがｋ≦６である場合、選択ワード線ＷＬｋのソース線側にカットオフすべきメモリセルが存在しない場合がある。そのため、セルフブースト方式でメモリセルのチャネル領域を昇圧する。

図８は、選択ワード線ＷＬ４である場合について示している。

まず、ｋ≧７のワード線ＷＬｋが選択された場合と同様に、書き込み禁止メモリセルを含むＮＡＮＤストリングをフローティング状態にしておき、ワード線それぞれにパス電圧Ｖｐａｓｓを印加する。ＮＡＮＤストリング内のチャネル電圧は、容量カップリングにより昇圧される。その後、選択ワード線ＷＬ４に書き込み電圧Ｖｐｇｍを印加し、データを書き込む。

上記の説明において、選択ワード線がｋ≦６の場合は、セルフブースト方式を行う場合について説明したが、ワード線ＷＬ５が選択された場合、ＷＬ１及び２にカットオフ電圧Ｖｉｓｏを印加し、ワード線ＷＬ３に中間電圧Ｖｇｐを印加し、その他のワード線にパス電圧Ｖｐａｓｓを印加するように制御しても良い。

更に、ワード線ＷＬ６が選択された場合も同様に、ワード線ＷＬ１、ＷＬ２、ＷＬ３にカットオフ電圧Ｖｉｓｏを印加し、ワード線ＷＬ４に中間電圧Ｖｇｐを印加し、その他のワード線にパス電圧Ｖｐａｓｓを印加するように制御しても良い。

尚、第１の実施形態に係る例において、カットオフ電圧を印加するワード線が３本の場合について説明したが、カットオフ電圧を印加するワード線は、３本以上であれば何本でも良い。

第1の実施形態に係る例において、パス電圧とのカップリングの影響を緩和させるため、３本のワード線にカットオフ電圧を印加する。３本のワード線のうち中央のワード線は、カットオフ電圧とのカップリングで昇圧される。そのため、中央のワード線に印加されるカットオフ電圧は、殆ど昇圧されない。

従って、ワード線の昇圧されたカットオフ電圧が元の電圧まで戻るリカバリー時間が短くなると共に、メモリセルが確実にカットオフされる。そのため、チャネル領域を昇圧する時間が短縮され、書き込み時間が短縮される。

(3) 第２の実施形態
第２の実施形態の例として、中間電圧を印加するワード線に隣接するワード線をフローティング状態にする。

図９は、書き込み動作時におけるＮＡＮＤセルユニット内の電圧関係を示しており、図１０は、書き込み動作時におけるワード線に印加される電圧のタイミングチャートを示している。

まず、図９及び図１０を参照しつつ、ＮＡＮＤストリング内の中央のワード線ＷＬｋ（ｋは、ｋ≧７を満たす整数）を選択ワード線とする場合における、書き込み動作時のワード線への電圧の印加方法について説明する。

ここで、メモリセルＭＣｋ１が選択メモリセルであり、メモリセルＭＣｋ２が書き込み禁止メモリセルである場合を考える。

この後、ワード線ＷＬ（ｋ−４）には、カットオフ電圧Ｖｉｓｏ（例えば、１．０Ｖ程度）を印加し、ワード線ＷＬ（ｋ−３）及びＷＬ（ｋ−５）には、中間電圧Ｖｇｐ（例えば、１Ｖ以上１０Ｖ未満）を印加し、ワード線ＷＬ（ｋ−２）及びＷＬ（ｋ−６）をフローティング状態にし、その他のワード線には、パス電圧Ｖｐａｓｓ（例えば、１０Ｖ程度）を印加する。

ここで、図２で示されているコントロールゲートドライバ２１において、フローティング状態にしたいワード線に接続されているコントロールゲート線を全ての電圧から切り離すよう制御することでワード線をフローティング状態にしている。

図１０で示すように、パス電圧Ｖｐａｓｓを印加するとき、隣接ワード線同士のカップリングによってワード線に印加される電圧が昇圧されてしまう。

そのため、パス電圧Ｖｐａｓｓを印加するとき、フローティング状態のワード線ＷＬ（ｋ−２），ＷＬ（ｋ−６）は、パス電圧Ｖｐａｓｓとのカップリングによって昇圧される。

更にワード線ＷＬ（ｋ−３），ＷＬ（ｋ−５）に印加される中間電圧Ｖｇｐは、フローティング状態のワード線とのカップリングによって昇圧される。しかし、フローティング状態のワード線の電圧は、パス電圧Ｖｐａｓｓまで上昇しないため、中間電圧Ｖｇｐの昇圧量は、パス電圧とのカップリングによる昇圧量と比較して少なくなる。

従って、ＷＬ（ｋ−４）に印加されるカットオフ電圧Ｖｉｓｏは、中間電圧Ｖｇｐとのカップリングによる昇圧量も少なくなり、リカバリー時間が短縮されると共に、メモリセルが確実にカットオフされる。

図１１は、セルユニットのカラム方向における断面図を示している。また、チャネル領域の黒く塗りつぶされている領域は、ワード線にパス電圧Ｖｐａｓｓを印加したときのチャネル電圧の大きさを示している。

パス電圧を印加するワード線と中間電圧を印加するワード線との間にフローティング状態のワード線を挟むことによって、中間電圧は、パス電圧とのカップリングの影響を直接受けず、昇圧量が緩和される。

その結果、カットオフ電圧の昇圧量も緩和されるため、元のカットオフ電圧まで戻るリカバリー時間が短縮されると共に、メモリセルのチャネルを確実にカットオフできる。そのため、メモリセルのチャネル領域が効率的に昇圧される。その結果、選択されたメモリセルに対して書き込み電圧Ｖｐｇｍを印加するタイミングが早まり、書き込み動作に掛かる時間が短縮される。

次に、ｋ≦６のワード線が選択された場合について説明する。

選択ワード線ＷＬｋがｋ≦６である場合、選択ワード線のソース線側にカットオフすべきメモリセルが存在しない場合がある。そのため、セルフブースト方式でメモリセルのチャネル領域を昇圧する。

図１２は、ワード線ＷＬ４が選択された場合について示している。

上記の説明において、選択ワード線ＷＬｋがｋ≦６の場合は、セルフブースト方式を行う場合について説明したが、ワード線ＷＬ５が選択された場合、ワード線ＷＬ１，ＷＬ３にカットオフ電圧を印加し、ワード線ＷＬ２に中間電圧Ｖｇｐを印加し、ワード線ＷＬ３をフローティング状態にし、その他のワード線にパス電圧Ｖｐａｓｓを印加するように制御しても良い。

更に、ワード線ＷＬ６が選択された場合、ワード線ＷＬ１，ＷＬ３に中間電圧を印加し、ワード線ＷＬ２にカットオフ電圧Ｖｉｓｏを印加し、ワード線ＷＬ４をフローティング状態にし、その他のワード線にパス電圧Ｖｐａｓｓを印加するように制御しても良い。

第２の実施形態に係る例において、パス電圧とのカップリングの影響を緩和させるため、パス電圧が印加されるワード線と中間電圧が印加されるワード線との間のワード線をフローティング状態にする。パス電圧と直接中間電圧がカップリングして昇圧されるよりもフローティングのワード線を介した場合、中間電圧の昇圧量が減少する。そのため、カットオフ電圧の昇圧量も減少する。

(4) 第２の実施形態の変形例
第２の実施形態の変形例では、第２の実施形態において、フローティング状態のワード線にタイミングを遅らせてパス電圧を印加する。

図１３は、書き込み動作時におけるＮＡＮＤセルユニット内の電圧関係を示しており、図１４は、書き込み動作時におけるワード線に印加される電圧のタイミングチャートを示している。

まず、図１３及び図１４を参照しつつ、ＮＡＮＤストリング内の中央のワード線ＷＬｋ（ｋは、ｋ≧７を満たす整数）を選択ワード線とする場合における、書き込み動作時のワード線への電圧の印加方法について説明する。

ここで、メモリセルＭＣｋ１が選択メモリセルであり、メモリセルＭＣｋ２が書き込み禁止メモリセルである場合、パス電圧Ｖｐａｓｓを印加するまでは、第２の実施形態と同様なので説明を省略する。更に、ｋ≦６のワード線ＷＬｋが選択された場合についても第２の実施形態と同様なので説明を省略する。

パス電圧Ｖｐａｓｓを印加し、一定時間経過した後、フローティング状態にあるワード線ＷＬ（ｋ−２），ＷＬ（ｋ−６）にパス電圧Ｖｐａｓｓを印加する。

図１４で示すように、フローティング状態にあるワード線にタイミングを遅らせてパス電圧を印加することで、最初からワード線ＷＬ（ｋ−２），ＷＬ（ｋ−６）にパス電圧Ｖｐａｓｓを印加する場合と比較して、中間電圧Ｖｐｇの昇圧量が少なくて済む。

中間電圧Ｖｐｇの昇圧量が少なくて済むため、カットオフ電圧Ｖｉｓｏの昇圧量も少なくなり、元のカットオフ電圧Ｖｉｓｏまで戻るリカバリー時間が短縮されると共に、メモリセルが確実にカットオフされる。そのため、チャネル領域を昇圧する時間が短縮され、書き込み時間が短縮される。

(5) 第３の実施形態
第３の実施形態の例として、中間電圧及びカットオフ電圧をパス電圧と同時に印加せず、パス電圧が印加された後、一定時間遅らせて印加する。

図１５は、書き込み動作時におけるＮＡＮＤセルユニット内の電圧関係を示しており、図１６は、書き込み動作時におけるワード線に印加される電圧のタイミングチャートを示している。

まず、図１５及び図１６を参照しつつ、ＮＡＮＤストリング内の中央のワード線ＷＬｋ（ｋは、ｋ≧７を満たす整数）を選択ワード線とする場合における、書き込み動作時のワード線への電圧の印加方法について説明する。

この後、ワード線ＷＬ（ｋ−２），ＷＬ（ｋ−３），ＷＬ（ｋ−４）を除くワード線にパス電圧Ｖｐａｓｓ（例えば、１０Ｖ程度を印加する）。

その後、パス電圧Ｖｐａｓｓが印加されてから一定の時間遅らせ、ワード線ＷＬ（ｋ−３）に、カットオフ電圧Ｖｉｓｏ（例えば、１．０Ｖ程度）及びワード線ＷＬ（ｋ−２）及びＷＬ（ｋ−４）に、中間電圧Ｖｇｐ（例えば、１Ｖ以上１０Ｖ未満）を印加する。

図１６で示すように、パス電圧Ｖｐａｓｓを印加するとき、隣接ワード線同士のカップリングによってワード線に印加される電圧が昇圧されてしまう。

そのため、ワード線（ｋ−２），ＷＬ（ｋ−４）に印加される中間電圧Ｖｇｐは、パス電圧とのカップリングによって昇圧される。

しかしながら、パス電圧Ｖｐａｓｓを印加するタイミングより遅らせて中間電圧Ｖｇｐ及びカットオフ電圧Ｖｉｓｏを印加することで、中間電圧Ｖｇｐの昇圧量は、最初から中間電圧Ｖｇｐを印加する場合と比較して減少する。従って、ワード線ＷＬ（ｋ−３）に印加されるカットオフ電圧Ｖｉｓｏの昇圧量も減少し、リカバリーに掛かる時間が減少すると共にメモリセルは確実にカットオフされる。

図１７は、セルユニットのカラム方向における断面図を示しており、チャネル領域の黒く塗りつぶされている領域は、ワード線にパス電圧Ｖｐａｓｓを印加したときのチャネル電圧の大きさを示している。

パス電圧を印加するタイミングから遅れて中間電圧及びカットオフ電圧を印加する事で、中間電圧は、パス電圧とのカップリングによる昇圧量が減少するため、カットオフ電圧の昇圧量も減少する。

その結果、元のカットオフ電圧まで戻るリカバリー時間が短縮されると共に、メモリセルのチャネルを確実にカットオフできる。そのため、メモリセルのチャネル領域が効率的に昇圧される。その結果、選択されたメモリセルに対して書き込み電圧Ｖｐｇｍを印加するタイミングが早まり、書き込み動作に掛かる時間が短縮される。

次に、ｋ≦４のメモリセルが選択された場合について説明する。

選択メモリセルがｋ≦４である場合、選択されたメモリセルのソース線側にカットオフすべきメモリセルが存在しない場合がある。そのため、セルフブースト方式でメモリセルのチャネル領域を昇圧する。

図１８は、選択されたメモリセルがｋ＝４である場合について示している。

まず、ｋ≧７が選択された場合と同様に、書き込み禁止メモリセルを含むＮＡＮＤストリングをフローティング状態にしておき、ワード線それぞれにパス電圧Ｖｐａｓｓを印加する。ＮＡＮＤストリング内のチャネル電圧は、容量カップリングにより昇圧される。その後、選択ワード線ＷＬ４に書き込み電圧Ｖｐｇｍを印加し、データを書き込む。

上記の説明において、選択されたメモリセルがｋ≦４の場合は、セルフブースト方式を行う場合について説明したが、選択されたメモリセルがｋ＝４の場合、ワード線ＷＬ１，ＷＬ２を除いたワード線にパス電圧Ｖｐａｓｓを印加し、パス電圧Ｖｐａｓｓが印加されてから一定の時間経過後、ワード線ＷＬ１にカットオフ電圧を印加し、ワード線ＷＬ２に中間電圧Ｖｇｐを印加するように制御しても良い。

第３の実施形態に係る例において、パス電圧とのカップリングの影響を緩和させるため、パス電圧が印加された後、中間電圧とカットオフ電圧を印加する。最初から中間電圧とカットオフ電圧を印加する場合と比較して、中間電圧がパス電圧とのカップリングによって昇圧される量が減少する。そのため、カットオフ電圧の昇圧量も減少する。

３．適用例
上述の実施形態では、メモリセルは、フローティングゲート電極及びコントロールゲート電極を有するスタックゲート構造を前提としたが、メモリセル構造は、これに限られない。そのため、ＭＯＮＯＳ構造のメモリセルにも適用することが出来る。

本発明のＮＡＮＤ型不揮発性半導体メモリが適用されるシステムの例を説明する。

図１９は、メモリシステムの一例を示している。

このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。

パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わるＮＡＮＤ型不揮発性半導体メモリとして適用できる。

４．むすび
本発明によれば、書き込み動作時、メモリセルのチャネルを確実にカットオフさせることができる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＮＡＮＤ型不揮発性半導体メモリを示すブロック図。メモリセルアレイ及びワード線ドライバの回路例を示す図。ＮＡＮＤセルユニットの平面図。ＮＡＮＤセルユニットの断面図。書き込み動作時における電圧関係を示した図。書き込み動作時におけるワード線への電圧印加のタイミングチャートを示した図。書き込み動作時におけるチャネル電圧の大きさを示した図。書き込み動作時における電圧関係を示した図。書き込み動作時における電圧関係を示した図。書き込み動作時におけるワード線への電圧印加のタイミングチャートを示した図。書き込み動作時におけるチャネル電圧の大きさを示した図。書き込み動作時における電圧関係を示した図。書き込み動作時における電圧関係を示した図。書き込み動作時におけるワード線への電圧印加のタイミングチャートを示した図。書き込み動作時における電圧関係を示した図。書き込み動作時におけるワード線への電圧印加のタイミングチャートを示した図。書き込み動作時におけるチャネル電圧の大きさを示した図。書き込み動作時における電圧関係を示した図。適用例としてのシステムを示す図。

符号の説明

１１：メモリセルアレイ、１２：データラッチ回路、１３：Ｉ／Ｏバッファ、１４：アドレスバッファ、１５：ロウデコーダ、１６：カラムデコーダ、１７：ワード線ドライバ、１８：基板電圧制御回路、１９：電圧発生回路、２０：制御回路、２１：コントロールゲートドライバ、２２：ブースタ、２３：転送トランジスタユニット、３１：パッケージ、３２：回路基板、３３，３４，３５，４０：半導体チップ、３６：ボンディングワイヤ、４１Ａ，４１Ｂ：メモリセルアレイ、４２：パッドエリア、４３：ページバッファ、４４：ロウデコーダ、４５：周辺回路。

Claims

電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、前記複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、
書き込み動作時、前記ドライバは、前記複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、前記第１のメモリセルから前記ソース線側に複数個離れて並んだ３つ以上の第２のメモリセルの制御ゲート電極それぞれに前記メモリセルのチャネルをカットオフさせるカットオフ電圧を印加することを特徴とするＮＡＮＤ型不揮発性半導体メモリ。
前記メモリセルに対するデータの書き込み時、前記ドライバは、前記第２のメモリセルのビット線側に隣接する第３のメモリセルの制御ゲート電極に前記第1の電圧より低い第２の電圧を印加することを特徴とする請求項１に記載のＮＡＮＤ型不揮発性半導体メモリ。
電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、前記複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、
書き込み動作時、前記ドライバは、前記複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、前記第１のメモリセルの前記ソース線側に複数個離れた第２のメモリセルの制御ゲート電極をフローティング状態にし、前記第２のメモリセルのソース線側に隣接した第３のメモリセルの制御ゲート電極に前記第１の電圧より低い第２の電圧を印加し、前記第３のメモリセルからソース線側に隣接する第４のメモリセルの制御ゲート電極にメモリセルのチャネルをカットオフさせるカットオフ電圧を印加することを特徴とするＮＡＮＤ型不揮発性半導体メモリ。
前記ドライバは、前記第１、第２の電圧及びチャネル電圧が印加された後に前記第２のメモリセルの制御ゲート電極に前記第１の電圧を印加することを特徴とする請求項３に記載のＮＡＮＤ型不揮発性半導体メモリ。
電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、前記複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、
書き込み動作時、前記ドライバは、選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加した後、前記第１のメモリセルのソース線側に複数個離れた第２のメモリセルの制御ゲート電極に前記第１の電圧より低い第２の電圧を印加し、前記第２のメモリセルのソース線側に隣接する第３のメモリセルの制御ゲート電極にメモリセルのチャネルをカットオフさせるカットオフ電圧を印加することを特徴とするＮＡＮＤ型不揮発性半導体メモリ。