JP2016170835A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】第1のメモリセルの上方に順に配置された第2,第3,第4のメモリセルと、これらにそれぞれ接続された第1,第2,第3,第4ワード線WLと、ドライバとを備える。書き込み動作時に、第1,第2ワード線の電圧が第1電圧に達したら、第1ワード線に第1電圧より高い第2電圧を供給し、第2ワード線に第1電圧より高く前記第2電圧より低い第3電圧を供給し、第3、第4ワード線の電圧が第4電圧に達したら、第3ワード線に第2電圧を供給し、第4ワード線に第3電圧を供給する。
【選択図】図5
Description
1.全体構成
図1を用いて、第1の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。メモリシステムは、不揮発性半導体記憶装置1、不揮発性半導体記憶装置1を制御するメモリコントローラ2、及びホスト3を備える。
メモリセルアレイ11は、例えばプレーンP0及びプレーンP1(図1中、Plane0、Plane1と表記)を備える。これらプレーンP0、及びプレーンP1は複数のメモリストリングMSを備える。このメモリストリングMSには、ビット線BL、ワード線WL、及びソース線CELSRCが電気的に接続される。後述するが、メモリストリングMSは、直列接続された複数のメモリセルMCを備え、メモリセルMCの制御ゲートCGに、上述したワード線WLが接続される。
まず、ロウデコーダ12−1(以下、ブロックデコーダ12−1と呼ぶことがある)について説明をする。
制御回路15は、不揮発性半導体記憶装置1全体の動作を制御する。すなわち、アドレス・コマンドレジスタ17から供給された制御信号、コマンドCMD、及びアドレスADDに基づいて、データの読み出し動作及び書き込み動作における動作シーケンスを実行する。
センスアンプ13はメモリセルMCからデータを読み出す、またデータをメモリセルMCへ書き込む機能を有する。例えば、不揮発性半導体記憶装置1がメモリコントローラ2から書き込み動作あるいは読み出し動作を指示するコマンドCMD、及びアドレスADDを受信すると、センスアンプ13は制御回路15からの指示に従ったタイミングで、選択されたページのメモリセルMCからデータを読み出す、あるいはメモリセルMCにデータを書き込む。
図1に戻って周辺回路について説明する。カラムデコーダ14は、アドレス・コマンドレジスタ17から出力されたカラムアドレス信号をデコードし、メモリセルアレイ11のカラム方向を選択する。
入出力回路16は、コマンドCMD、アドレスADD、及びデータをメモリコントローラ2から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ17に供給する。また、入出力回路16は、データをセンスアンプ13から受け取って、メモリコントローラ2へ出力する。さらに、メモリコントローラ2からデータを受け取ってセンスアンプ13にセットする。
アドレス・コマンドレジスタ17は、入出力回路16から供給されたコマンドCMD、及びアドレスADDを一旦保持し、次いでコマンドCMDを制御回路15へ、アドレスADDをロウデコーダ12−1及びカラムデコーダ14へ供給する。
内部電圧発生回路18は、制御回路15の制御に基づいて、読み出し動作及び書き込み動作において所定の電圧を発生する。
図3は、本実施形態におけるメモリセルアレイ11の一部領域の断面図である。
図3に示すように、メモリストリングMS0〜MS7の各々(以下、メモリストリングMSと記す)は、CPWELL上に下から順に形成された選択トランジスタST2、図示せぬダミーメモリセルMCDS0及びMCDS1、メモリセルMC0〜MC7、図示せぬダミーメモリセルMCDD0及びMCDD1、並びに選択トランジスタST1、CPWELLの法線方向に向かって形成された半導体層SC、及びソース線SLを備える。
図5−図11を用いて、第1の実施形態の書き込み動作として第1例−第3例を説明する。
3.1.1 上層のメモリセル
図6に示すように時刻t3において、ドライバ12−2は、選択メモリストリングMSの上層の選択ワード線及び非選択ワード線に初期充電電圧VPASS1を供給する。電圧VPASS1は、非選択ワード線に電圧VPASSを印加する前に初期充電電圧として印加する電圧であり、電圧VPASSより低い電圧である。
図7に示すように時刻t3において、ドライバ12−2は、選択メモリストリングMSの下層の選択ワード線及び非選択ワード線に初期充電電圧VPASS2を供給する。電圧VPASS2は、非選択ワード線に電圧VPASSを印加する前に初期充電電圧として印加する電圧であり、電圧VPASS1より高く、電圧VPASSより低い電圧である(VPASS1<VPASS2<VPASS)。
3.2.1 上層のメモリセル
図8に示すように、上層の選択ワード線及び非選択ワード線への電圧VPGM及び初期充電電圧VPASS1の印加は前記第1例と同様である。制御回路15は、初期充電電圧を電圧VPASS1に設定することで、上層のワード線電圧のオーバーシュートが収束し、電圧VPASSが安定するまでの時間が時間X1となるようにする。
図9に示すように時刻t3において、ドライバ12−2は、選択メモリストリングMSの下層の選択ワード線及び非選択ワード線に、上層と同じ電圧VPASS1を供給する(時刻t3)。制御回路15は、初期充電電圧VPASS1を上層側と同じに設定することで、下層のワード線電圧のオーバーシュートが収束し、電圧VPASSが安定するまでの時間が時間X2となるようにする。
第3例は、前述した第1例と第2例とを組み合わせたものである。第1例では上層と下層で初期充電電圧を変更し、第2例では上層と下層で電圧VASSが安定するまでの時間を変更した。第3例では、図10及び図11に示すように、上層と下層でワード線に印加する初期充電電圧と電圧VPASSが安定するまでの時間を共に変更する。その他の構成及び動作は第1例及び第2例と同様である。このように、第1例と第2例とを組み合わせてもよい。
図12、図13、及び図14を用いて、読み出し動作について説明する。
図12に示すように、時刻t0においてドライバ12−2は、選択メモリストリングMSのセレクトゲート線SGD及びSGSに電圧VSGを転送する。
続いて、時刻t1においてドライバ12−2は、図12及び図13に示すように、選択メモリストリングMSの上層の非選択ワード線WLに電圧VREAD(例えば、7V)を供給する。ドライバ12−2は、また選択ワード線WLに電圧VCGRVを供給する。すると、選択ワード線WLの電圧は、非選択ワード線の電圧VREADとのカップリングによりオーバーシュートする。なお、図12には上層のメモリセルに対する読み出し動作を示す。
一方、時刻t1においてドライバ12−2は、図14に示すように、選択メモリストリングMSの下層の非選択ワード線WLに電圧VREAD(例えば、7V)を供給し、また選択ワード線WLに電圧VCGRVを供給する。すると、選択ワード線WLの電圧は、非選択ワード線の電圧VREADとのカップリングによりオーバーシュートする。
第1の実施形態に係る不揮発性半導体記憶装置によれば、書き込み時間及び読み出し時間を短縮することができる。
第2の実施形態では、書き込み動作及び読み出し動作において、セルソース線電圧とワード線電圧を略同時に上昇させる。セルソース線電圧の上昇により、ワード線電圧はセルソース線電圧とのカップリングによって上昇し、ワード線の電圧を速く上昇させることができる。以下に、第2の実施形態の書き込み動作及び読み出し動作において、前述した第1の実施形態と異なる部分を説明する。その他の構成及び動作は第1の実施形態と同様である。
図15に示すように、時刻t11において、ドライバ12−2は選択ワード線WL及び非選択ワード線WLに電圧VPASSを供給する。この電圧VPASSの供給とほぼ同時に、時刻t11においてセルソース線CELSRCに電圧VSRCを供給する。すると、選択ワード線及び非選択ワード線の電圧は、セルソース線CELSRCの電圧VSRCとのカップリングによって上昇する。これにより、選択ワード線及び非選択ワード線の電圧VPASSへの立ち上がりが速くなり、電圧VPASSまで達する時間Y1(時刻t11−t12)が短縮される。
図16に示すように、時刻t21において、ドライバ12−2は非選択ワード線WLに電圧VREADを供給する。この電圧VREADの供給とほぼ同時に、時刻t21においてセルソース線CELSRCに電圧VSRCを供給する。すると、非選択ワード線の電圧は、セルソース線CELSRCの電圧VSRCとのカップリングによって上昇する。すなわち、非選択ワード線の電圧上昇が、セルソース線CELSRCの電圧VSRCの上昇によってアシストされる。これにより、非選択ワード線の電圧VREADへの立ち上がりが速くなり、電圧VREADまで達する時間Z2(時刻t21−t22)が短縮される。
第2の実施形態に係る不揮発性半導体記憶装置によれば、書き込み時間及び読み出し時間を短縮することができる。
例えば、書き込み動作において、先にセルソース線CELSRCの電圧VSRCを上昇させ、その後、選択ワード線及び非選択ワード線を電圧VPASSに上昇させる場合がある(比較例1)。この比較例1では、ワード線電圧がセルソース線電圧VSRCとのカップリングで上昇するため、ワード線電圧が収束するのを待つ必要があった。
(1)読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V,0.21V〜0.31V,0.31V〜0.4V,0.4V〜0.5V,0.5V〜0.55Vいずれかの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した15.0V〜23.0Vの他に下記電圧であってもよい。
(3)消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V,14.8V〜19.0V,19.0V〜19.8V,19.8V〜21Vの間であってもよい。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの材料を介して膜厚が30nm〜70nmの制御電極が形成されている。この材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
Claims (9)
- 第1ワード線と電気的に接続された第1のメモリセルと、
前記第1のメモリセル上方に配置され、第2ワード線と電気的に接続された第2のメモリセルと、
前記第2のメモリセル上方に配置され、第3ワード線と電気的に接続された第3のメモリセルと、
前記第3のメモリセル上方に配置され、第4ワード線と電気的に接続された第4のメモリセルと、
前記第1,第2,第3,第4ワード線に第1,第2,第3電圧を供給するドライバと、
を具備し、
書き込み動作時に、前記第1,第2ワード線の電圧が第1電圧に達したら、前記第1ワード線に前記第1電圧より高い第2電圧を供給し、前記第2ワード線に前記第1電圧より高く前記第2電圧より低い第3電圧を供給し、
前記第3,第4ワード線の電圧が第4電圧に達したら、前記第3ワード線に前記第2電圧を供給し、前記第4ワード線に前記第3電圧を供給することを特徴とする不揮発性半導体記憶装置。 - 前記第4電圧は前記第1電圧より低いことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1ワード線に前記第2電圧を供給することによって前記第2ワード線に生じる第1のオーバーシュートによる変動電圧は、前記第3ワード線に前記第2電圧を供給することによって前記第4ワード線に生じる第2のオーバーシュートによる変動電圧より大きいことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1のオーバーシュートが収束する時間は、前記第2のオーバーシュートが収束する時間と同一であることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 第1ワード線と電気的に接続された第1のメモリセルと、
前記第1のメモリセル上方に配置され、第2ワード線と電気的に接続された第2のメモリセルと、
前記第2のメモリセル上方に配置され、第3ワード線と電気的に接続された第3のメモリセルと、
前記第3のメモリセル上方に配置され、第4ワード線と電気的に接続された第4のメモリセルと、
前記第1,第2,第3,第4ワード線に第1,第2,第3電圧を供給するドライバと、
を具備し、
書き込み動作時に、前記第1,第2ワード線が第1電圧に達したら、前記第1ワード線に前記第1電圧より高い第2電圧を供給し、前記第2ワード線に前記第1電圧より高く前記第2電圧より低い第3電圧を供給し、
前記第3,第4ワード線が前記第1電圧に達したら、前記第3ワード線に前記第2電圧を供給し、前記第4ワード線に前記第3電圧を供給することを特徴とする不揮発性半導体記憶装置。 - 前記第1ワード線に前記第2電圧を供給することによって前記第2ワード線に生じる第1のオーバーシュートによる変動電圧は、前記第3ワード線に前記第2電圧を供給することによって前記第4ワード線に生じる第2のオーバーシュートによる変動電圧より大きいことを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 前記第1のオーバーシュートが収束する時間は、前記第2のオーバーシュートが収束する時間より短いことを特徴とする請求項6に記載の不揮発性半導体記憶装置。
- 前記第3,第4ワード線の時定数は、前記第1,第2ワード線の時定数より大きいことを特徴とする請求項1または5に記載の不揮発性半導体記憶装置。
- 前記第1,第2ワード線の容量は、前記第3,第4ワード線の容量より大きいことを特徴とする請求項1または5に記載の不揮発性半導体記憶装置。
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