KR102110844B1 - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치는 제1 워드 라인, 제2 워드 라인, 제1 메모리 셀들, 제2 메모리 셀들 및 어드레스 디코더를 포함한다. 제2 워드 라인은 제1 워드 라인에 이웃한다. 제1 메모리 셀들은 제1 워드 라인에 연결된다. 제2 메모리 셀들은 제2 워드 라인에 연결되고, 제1 메모리 셀들과 각각 연결된다. 어드레스 디코더는, 제1 메모리 셀들의 오버 프로그램 구간에서, 제1 및 제2 메모리 셀들의 프로그램 전압보다 높은 제1 전압을 제1 워드 라인에 인가하고, 제1 및 제2 메모리 셀들의 패스 전압보다 낮은 제2 전압을 제2 워드 라인에 인가한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND METHOD OF PROGRAMMING NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 보다 상세하게는 프로그램 정확도를 높인 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 정확하게 프로그램하는 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 플래시 메모리 장치를 포함한다.
플래시 메모리 장치와 같은 비휘발성 메모리 장치의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드, 저장된 데이터를 판독하는 독출 모드 및 저장된 데이터를 삭제하는 소거(erase) 모드로 구분된다.
일반적으로 비휘발성 메모리 장치는 메모리 셀의 문턱 전압을 변화시킴으로써 메모리 셀에 데이터를 저장한다. 비휘발성 메모리 장치에 포함되는 메모리 셀은 저장되는 데이터에 따라 소거(erase)된 상태의 문턱 전압 분포 또는 프로그램(program)된 상태의 문턱 전압 분포를 가진다. 따라서 비휘발성 메모리 장치는 메모리 셀의 문턱 전압 분포에 기초하여 메모리 셀에 저장된 데이터를 독출할 수 있다.
비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 사이즈가 커지면서, 비휘발성 메모리 장치의 프로그램 동작 시, 어드레스 디코더로부터 가까운 메모리 셀의 문턱 전압과 어드레스 디코더로부터 먼 메모리 셀의 문턱 전압의 차이가 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 프로그램 정확도를 높인 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 일 목적은 비휘발성 메모리 장치를 정확하게 프로그램하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 제1 워드 라인, 제2 워드 라인, 제1 메모리 셀들, 제2 메모리 셀들 및 어드레스 디코더를 포함한다. 상기 제2 워드 라인은 상기 제1 워드 라인에 이웃한다. 상기 제1 메모리 셀들은 상기 제1 워드 라인에 연결된다. 상기 제2 메모리 셀들은 상기 제2 워드 라인에 연결되고, 상기 제1 메모리 셀들과 각각 연결된다. 상기 어드레스 디코더는, 상기 제1 메모리 셀들의 오버 프로그램(Over program) 구간에서, 상기 제1 및 제2 메모리 셀들의 프로그램 전압보다 높은 제1 전압을 상기 제1 워드 라인에 인가하고, 상기 제1 및 제2 메모리 셀들의 패스 전압보다 낮은 제2 전압을 상기 제2 워드 라인에 인가한다.
일 실시예에 있어서, 상기 어드레스 디코더는, 상기 오버 프로그램 구간 후에 존재하는 상기 제1 메모리 셀들의 일반 프로그램 구간에서, 상기 프로그램 전압을 상기 제1 워드 라인에 인가하고, 상기 패스 전압을 상기 제2 워드 라인에 인가할 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치는 제3 워드 라인 및 제3 메모리 셀들을 더 포함할 수 있다. 상기 제3 워드 라인은 상기 제1 워드 라인과 이웃하지 않을 수 있다. 상기 제3 메모리 셀들은 상기 제3 워드 라인과 연결될 수 있다.
일 실시예에 있어서, 상기 어드레스 디코더는, 상기 오버 프로그램 구간에서, 상기 제2 전압을 상기 제3 워드 라인에 인가할 수 있다.
일 실시예에 있어서, 상기 어드레스 디코더는, 상기 오버 프로그램 구간에서, 상기 패스 전압을 상기 제3 워드 라인에 인가할 수 있다.
일 실시예에 있어서, 상기 제1 메모리 셀들에 포함되는 하나의 메모리 셀은 제1 플로팅 게이트 트랜지스터(Floating-gate transistor)를 포함할 수 있다. 상기 제1 플로팅 게이트 트랜지스터는 제1 플로팅 게이트 및 상기 제1 워드 라인과 연결되는 제1 콘트롤 게이트를 구비할 수 있다. 상기 제2 메모리 셀들에 포함되는 하나의 메모리 셀은 제2 플로팅 게이트 트랜지스터를 포함할 수 있다. 상기 제2 플로팅 게이트 트랜지스터는 제2 플로팅 게이트 및 상기 제2 워드 라인과 연결되는 제2 콘트롤 게이트를 구비할 수 있다. 상기 제1 메모리 셀들에 포함되는 상기 하나의 메모리 셀은 상기 제2 메모리 셀들에 포함되는 상기 하나의 메모리 셀과 연결될 수 있다.
일 실시예에 있어서, 상기 제1 플로팅 게이트와 기판 간의 전압 차는 상기 제1 콘트롤 게이트의 전압 및 상기 제2 콘트롤 게이트의 전압에 기초하여 형성될 수 있다.
일 실시예에 있어서, 상기 오버 프로그램 구간에서, 상기 제2 플로팅 게이트 트랜지스터는 패스 트랜지스터로서 동작할 수 있다.
일 실시예에 있어서, 상기 오버 프로그램 구간에서, 상기 제1 플로팅 게이트 트랜지스터는 상기 제1 플로팅 게이트와 기판 간의 전압 차에 상응하는 전하를 상기 제1 플로팅 게이트에 저장할 수 있다.
일 실시예에 있어서, 상기 오버 프로그램 구간에서의 상기 제1 플로팅 게이트와 기판 간의 전압 차는 상기 제1 워드 라인에 상기 프로그램 전압이 인가되고, 상기 제2 워드 라인에 상기 패스 전압이 인가된 경우의 상기 제1 플로팅 게이트와 상기 기판 간의 전압 차 이하일 수 있다.
일 실시예에 있어서, 상기 제1 플로팅 게이트 트랜지스터의 소스는 상기 제2 플로팅 게이트 트랜지스터의 드레인과 연결될 수 있다.
일 실시예에 있어서, 상기 제1 플로팅 게이트 트랜지스터의 드레인은 상기 제2 플로팅 게이트 트랜지스터의 소스와 연결될 수 있다.
일 실시예에 있어서, 상기 제1 메모리 셀들은 근거리 플로팅 게이트 트랜지스터 및 원거리 플로팅 게이트 트랜지스터를 포함할 수 있다. 상기 근거리 플로팅 게이트 트랜지스터는 제1 플로팅 게이트 및 상기 제1 워드 라인과 연결되는 제1 콘트롤 게이트를 구비할 수 있다. 상기 근거리 플로팅 게이트 트랜지스터는 상기 어드레스 디코더로부터 제1 거리 내에 위치할 수 있다. 상기 원거리 플로팅 게이트 트랜지스터는 제2 플로팅 게이트 및 상기 제1 워드 라인과 연결되는 제2 콘트롤 게이트를 구비할 수 있다. 상기 원거리 플로팅 게이트 트랜지스터는 상기 어드레스 디코더로부터 상기 제1 거리 밖에 위치할 수 있다.
일 실시예에 있어서, 상기 오버 프로그램 구간에서의 상기 제1 플로팅 게이트와 기판 간의 전압 차는 상기 제1 워드 라인에 상기 프로그램 전압이 인가되고, 상기 제2 워드 라인에 상기 패스 전압이 인가된 경우의 상기 제1 플로팅 게이트와 상기 기판 간의 전압 차 이하일 수 있다.
일 실시예에 있어서, 상기 오버 프로그램 구간에서의 상기 제2 플로팅 게이트와 기판 간의 전압 차는 상기 제1 워드 라인에 상기 프로그램 전압이 인가되고, 상기 제2 워드 라인에 상기 패스 전압이 인가된 경우의 상기 제1 플로팅 게이트와 상기 기판 간의 전압 차 이하일 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치는 커맨드 신호 및 어드레스 신호에 기초하여, 행 어드레스 신호 및 열 어드레스 신호를 생성하는 제어 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치는 상기 프로그램 전압, 상기 패스 전압, 상기 제1 전압 및 상기 제2 전압을 생성하는 전압 생성 회로 및 상기 열 어드레스 신호에 응답하여 상기 제1 및 제2 메모리 셀들과 복수의 비트 라인들을 통해 연결되는 데이터 입/출력 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 어드레스 디코더는 상기 행 어드레스 신호에 응답하여 동작하고, 상기 제1 워드 라인은 상기 행 어드레스 신호에 상응할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 제1 워드 라인, 제2 워드 라인, 제1 메모리 셀들, 제2 메모리 셀들, 제어 회로, 데이터 입/출력 회로, 전압 생성 회로 및 어드레스 디코더를 포함한다. 상기 제2 워드 라인은 상기 제1 워드 라인에 이웃한다. 상기 제1 메모리 셀들은 상기 제1 워드 라인에 연결된다. 상기 제2 메모리 셀들은 상기 제2 워드 라인에 연결되고, 상기 제1 메모리 셀들과 각각 연결된다. 상기 제어 회로는 커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성한다. 상기 데이터 입/출력 회로는 상기 열 어드레스 신호에 응답하여 상기 제1 및 제2 메모리 셀들과 복수의 비트 라인들을 통해 연결된다. 상기 전압 생성 회로는 상기 제1 및 제2 메모리 셀들의 프로그램 전압, 상기 제1 및 제2 메모리 셀들의 패스 전압, 상기 프로그램 전압보다 높은 제1 전압 및 상기 패스 전압보다 낮은 제2 전압을 생성한다. 상기 어드레스 디코더는 상기 제1 메모리 셀들의 오버 프로그램(Over program) 구간에서, 상기 행 어드레스 신호에 상응하는 상기 제1 워드 라인에 상기 제1 전압을 인가하고, 상기 제2 워드 라인에 상기 제2 전압을 인가한다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 제1 워드 라인, 상기 제1 워드 라인에 이웃한 제2 워드 라인, 상기 제1 워드 라인에 연결된 제1 메모리 셀들, 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀들과 각각 연결된 제2 메모리 셀들 및 어드레스 디코더를 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 상기 제1 메모리 셀들의 오버 프로그램 구간에서, 상기 어드레스 디코더가 상기 제1 및 제2 메모리 셀들의 프로그램 전압보다 높은 제1 전압을 상기 제1 워드 라인에 인가하고, 상기 제1 및 제2 메모리 셀들의 패스 전압 보다 낮은 제2 전압을 제2 워드 라인에 인가하는 단계를 포함한다. 상기 비휘발성 메모리 장치의 프로그램 방법은 상기 오버 프로그램 구간 후 상기 제1 메모리 셀들의 일반 프로그램 구간에서, 상기 어드레스 디코더가 상기 프로그램 전압을 상기 제1 워드 라인에 인가하고, 상기 패스 전압을 상기 제2 워드 라인에 인가하는 단계를 포함한다.
본 발명의 일 실시예에 따른 비활성 메모리 장치 및 비휘발성 메모리장치의 프로그램 방법은, 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 본 발명의 일 실시예에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
도 1 및 2는 본 발명의 실시예들에 따른 비활성 메모리 장치들 나타내는 블록도들이다.
도 3은 도 2의 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 회로도이다.
도 4 및 5는 도 3의 메모리 셀 어레이에 포함되는 메모리 셀들의 단면도들이다.
도 6 내지 8은 도 4 및 5의 메모리 셀들의 신호들의 동작을 나타내는 타이밍도들이다.
도 9는 본 발명의 일 실시예에 따른 비활성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1 및 2는 본 발명의 실시예들에 따른 비활성 메모리 장치들 나타내는 블록도들이다.
도 1을 참조하면, 비휘발성 메모리 장치(100)는 제1 워드 라인(WL1), 제2 워드 라인(WL2), 제1 메모리 셀들(MCS1), 제2 메모리 셀들(MCS2) 및 어드레스 디코더(ADDRESS DECODER; 110)를 포함한다. 제1 메모리 셀들(MCS1)은 제1 열 제1 메모리 셀(MC11) 및 제2 열 제1 메모리 셀(MC21)을 포함한다. 제2 메모리 셀들(MCS2)은 제1 열 제2 메모리 셀(MC12) 및 제2 열 제2 메모리 셀(MC22)을 포함한다.
제2 워드 라인(WL2)은 제1 워드 라인(WL1)에 이웃한다. 제1 메모리 셀들(MCS1)은 제1 워드 라인(WL1)에 연결된다. 제1 열 제1 메모리 셀(MC11)의 콘트롤 게이트는 제1 워드 라인(WL1)에 연결된다. 제2 열 제1 메모리 셀(MC21)의 콘트롤 게이트는 제1 워드 라인(WL1)에 연결된다. 제2 메모리 셀들(MCS2)은 제2 워드 라인(WL2)에 연결된다. 제1 열 제2 메모리 셀(MC12)의 콘트롤 게이트는 제2 워드 라인(WL2)에 연결된다. 제2 열 제2 메모리 셀(MCS22)의 콘트롤 게이트는 제2 워드 라인(WL2)에 연결된다.
제1 메모리 셀들(MCS1)은 제2 메모리 셀들(MCS2)과 각각 연결된다. 제1 열 제1 메모리 셀(MC11), 제1 열 제2 메모리 셀(MC12), 제 2 열 제1 메모리 셀(MC21) 및 제2 열 제2 메모리 셀(MC22)은 각각 플로팅 게이트 트랜지스터들로 구현될 수 있다.
일 실시예에 있어서, 제1 열 제1 메모리 셀(MC11)의 드레인은 제2 열 제1 메모리 셀(MC21)의 소스와 연결될 수 있다. 제1 열 제2 메모리 셀(MC12)의 드레인은 제2 열 제2 메모리 셀(MC22)의 소스와 연결될 수 있다.
다른 실시예에 있어서, 제2 열 제1 메모리 셀(MC11)의 소스는 제1 열 제1 메모리 셀(MC11)의 드레인과 연결될 수 있다. 제2 열 제2 메모리 셀(MC22)의 소스는 제1 열 제2 메모리 셀(MC12)의 드레인과 연결될 수 있다.
제1 메모리 셀들(MCS1)과 제1 워드 라인(WL1)은 메모리 셀 어레이에 포함되는 하나의 블록(Block)을 나타낼 수 있다. 제2 메모리 셀들(MCS2)과 제2 워드 라인(WL2)은 메모리 셀 어레이에 포함되는 다른 하나의 블록을 나타낼 수 있다.
어드레스 디코더(110)는 제1 메모리 셀들(MCS1)의 오버 프로그램(Over program) 구간에서, 제1 및 제2 메모리 셀들(MCS1, MCS2)의 프로그램 전압보다 높은 제1 전압을 상기 제1 워드 라인(WL1)에 인가할 수 있다. 어드레스 디코더(110)는 제1 메모리 셀들(MCS1)의 오버 프로그램 구간에서, 제1 및 제2 메모리 셀들(MCS1, MCS2)의 패스 전압보다 낮은 제2 전압을 제2 워드 라인(WL2)에 인가할 수 있다. 어드레스 디코더(110)는 오버 프로그램 구간 후에 존재하는 제1 메모리 셀들(MCS1)의 일반 프로그램 구간에서 상기 프로그램 전압을 제1 워드 라인(WL1)에 인가하고, 상기 패스 전압을 제2 워드 라인(WL2)에 인가할 수 있다.
본 발명의 일 실시예에 따른 비활성 메모리 장치(100)는 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더(110)에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더(110)에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더(110)에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 비활성 메모리 장치(100)의 어드레스 디코더(110)에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더(110)에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
제1 메모리 셀들(MCS1)의 오버 프로그램 구간 및 제1 메모리 셀들(MCS1)의 일반 프로그램 구간에 대해서 도 8을 참조하여 후술한다.
도 2를 참조하면, 비휘발성 메모리 장치(200)는 워드 라인들(WL0, WL1, WL2 내지 WLN), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 제1 메모리 셀들(MCS1), 제2 메모리 셀들(MCS2), 제어 회로(CONTROL UNIT; 220), 데이터 입/출력 회로(DATA I/O CIRCUIT; 240), 전압 생성 회로(VOLTAGE GENERATION UNIT; 210) 및 어드레스 디코더(ADDRESS DECODER)를 포함한다. 비휘발성 메모리 장치(200)는 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 외에 제3 워드 라인을 더 포함할 수 있다. 비휘발성 메모리 장치(200)는 제1 메모리 셀들(MCS1) 및 제2 메모리 셀들(MCS2) 외에 상기 제3 워드 라인에 연결되는 제3 메모리 셀들을 더 포함할 수 있다.
제1 워드 라인(WL1), 제2 워드 라인(WL2), 제1 메모리 셀들(MCS1), 제2 메모리 셀들(MCS2) 및 어드레스 디코더(ADDRESS DECODER)는 도 1의 비휘발성 메모리 장치(100)와 동일 또는 유사한 구성 요소와 연결 관계를 가질 수 있다.
제2 워드 라인(WL2)은 제1 워드 라인(WL1)에 이웃한다. 제1 메모리 셀들(MCS1)은 제1 워드 라인(WL1)에 연결된다. 제1 열 제1 메모리 셀(MC11)의 콘트롤 게이트는 제1 워드 라인(WL1)에 연결된다. 제2 열 제1 메모리 셀(MC21)의 콘트롤 게이트는 제1 워드 라인(WL1)에 연결된다. 제2 메모리 셀들(MCS2)은 제2 워드 라인(WL2)에 연결된다. 제1 열 제2 메모리 셀(MC12)의 콘트롤 게이트는 제2 워드 라인(WL2)에 연결된다. 제2 열 제2 메모리 셀(MCS22)의 콘트롤 게이트는 제2 워드 라인(WL2)에 연결된다.
제1 메모리 셀들(MCS1)은 제2 메모리 셀들(MCS2)과 각각 연결된다. 제1 열 제1 메모리 셀(MC11), 제1 열 제2 메모리 셀(MC12), 제 2 열 제1 메모리 셀(MC21) 및 제2 열 제2 메모리 셀(MC22)은 각각 플로팅 게이트 트랜지스터들로 구현될 수 있다.
일 실시예에 있어서, 제1 열 제1 메모리 셀(MC11)의 드레인은 제2 열 제1 메모리 셀(MC21)의 소스와 연결될 수 있다. 제1 열 제2 메모리 셀(MC12)의 드레인은 제2 열 제2 메모리 셀(MC22)의 소스와 연결될 수 있다.
다른 실시예에 있어서, 제2 열 제1 메모리 셀(MC11)의 소스는 제1 열 제1 메모리 셀(MC11)의 드레인과 연결될 수 있다. 제2 열 제2 메모리 셀(MC22)의 소스는 제1 열 제2 메모리 셀(MC12)의 드레인과 연결될 수 있다.
제1 메모리 셀들(MCS1)과 제1 워드 라인(WL1)은 메모리 셀 어레이(230)에 포함되는 하나의 블록(Block)을 나타낼 수 있다. 제2 메모리 셀들(MCS2)과 제2 워드 라인(WL2)은 메모리 셀 어레이(230)에 포함되는 다른 하나의 블록을 나타낼 수 있다.
메모리 셀 어레이(230)는 기판 상에 이차원 또는 삼차원 구조로 형성될 수 있다. 예를 들어, 메모리 셀 어레이(230)에 포함되는 메모리 셀들은 상기 기판과 수평한 방향 또는 수직한 방향으로 형성될 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(230)에 포함되는 제1 메모리 셀들(MCS1) 또는 제2 메모리 셀들(MCS2)의 각각은 하나의 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)일 수 있다.
다른 실시예에 있어서, 메모리 셀 어레이(230)에 포함되는 제1 메모리 셀들(MCS1) 또는 제2 메모리 셀들(MCS2)의 각각은 복수의 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)일 수 있다.
제어부(220)는 메모리 컨트롤러와 같은 외부 장치로부터 수신되는 제어 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 전압 생성 회로(210), 어드레스 디코더(110) 및 데이터 입출력 회로(240)를 제어함으로써 비휘발성 메모리 장치(200)의 전반적인 동작을 제어한다. 예를 들어, 제어부(220)는 제어 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(200)의 프로그램 동작, 독출 동작 및 소거 동작을 제어할 수 있다.
일 실시예에 있어서, 제어부(220)는 어드레스 신호(ADDR)에 기초하여 행 어드레스 신호(RADDR) 및 열 어드레스 신호(CADDR)를 생성할 수 있다. 제어부(220)는 행 어드레스 신호(RADDR)를 어드레스 디코더(110)에 제공하고, 열 어드레스 신호(CADDR)를 데이터 입출력 회로(240)에 제공할 수 있다.
전압 생성 회로(220)는 비휘발성 메모리 장치(200)의 동작에 필요한 다양한 전압들을 생성한다. 예를 들어, 전압 생성 회로(210)는 프로그램 동작시 사용되는 프로그램 전압, 패스 전압 및 프로그램 검증 전압을 생성하고, 독출 동작시 사용되는 독출 전압을 생성하고, 소거 동작시 사용되는 소거 전압을 생성할 수 있다. 전압 생성 회로(220)는 제1 및 제2 메모리 셀들(MCS1, MCS2)의 프로그램 전압보다 높은 제1 전압 및 제1 및 제2 메모리 셀들(MCS1, MCS2)의 패스 전압보다 낮은 제2 전압을 생성할 수 있다.
어드레스 디코더(110)는 복수의 워드 라인들(WL0~WLN), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(230)와 연결된다. 어드레스 디코더(110)는 제어부(220)로부터 수신되는 행 어드레스(RADDR)에 기초하여 복수의 워드 라인들(WL0~WLN) 중의 하나를 선택하고, 전압 생성 회로(210)로부터 제공되는 다양한 전압들을 상기 선택된 워드 라인 및 선택되지 않은 워드 라인들에 인가할 수 있다. 어드레스 디코더(110)는 제1 메모리 셀들(MCS1)의 오버 프로그램 구간에서, 행 어드레스 신호(RADDR)에 상응하는 제1 워드 라인(WL1)에 상기 제1 전압을 인가하고, 제2 워드 라인(WL2)에 상기 제2 전압을 인가할 수 있다. 어드레스 디코더(110)는 제1 메모리 셀들(MCS1)의 일반 프로그램 구간에서, 행 어드레스 신호(RADDR)에 상응하는 제1 워드 라인(WL1)에 상기 프로그램 전압을 인가하고, 제2 워드 라인(WL2)에 상기 패스 전압을 인가할 수 있다.
제1 메모리 셀들(MCS1)의 오버 프로그램 구간 및 제1 메모리 셀들(MCS1)의 일반 프로그램 구간에 대해서 도 8을 참조하여 후술한다.
데이터 입출력 회로(240)는 복수의 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(230)와 연결된다. 데이터 입출력 회로(240)는 제어부(220)로부터 수신되는 열 어드레스(CADDR)에 기초하여 복수의 비트라인들(BL1~BLm) 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터(DATA)를 상기 외부 장치로 출력하고, 상기 외부 장치로부터 입력되는 데이터(DATA)를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다.
일 실시예에 있어서, 데이터 입출력 회로(240)는 감지 증폭기(sense amplifier), 페이지 버퍼(page buffer), 컬럼 선택 회로, 기입 드라이버, 데이터 버퍼 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 비활성 메모리 장치(200)는 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더(110)에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더(110)에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더(110)에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 비활성 메모리 장치(200)의 어드레스 디코더(110)에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더(110)에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
도 3은 도 2의 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(230)는 근거리 셀 스트링들(231) 및 원거리 셀 스트링들(232)을 포함할 수 있다. 근거리 셀 스트링들(231)은 어드레스 디코더(110)로부터 제1 거리(DIST1) 내에 존재하는 셀 스트링들을 지칭한다. 원거리 셀 스트링들(232)은 어드레스 디코더(110)로부터 제1 거리(DIST1) 밖에 존재하는 셀 스트링들을 지칭한다. 근거리 셀 스트링들(231)은 제1 셀 스트링(ST1)을 포함할 수 있다. 제1 셀 스트링(ST1)에 포함되는 플로팅 게이트 트랜지스터들(MC10, MC11, MC12, MC1N)을 근거리 플로팅 게이트 트랜지스터로 구분될 수 있다. 원거리 셀 스트링(232)은 제2 셀 스트링(ST2)을 포함할 수 있다. 제2 셀 스트링(ST2)에 포함되는 플로팅 게이트 트랜지스터들(MC20, MC21, MC22, MC2N)은 원거리 플로팅 게이트 트랜지스터로 구분될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 제1 셀 스트링(ST1)이 연결될 수 있다. 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 제2 셀 스트링(ST2)이 연결될 수 있다.
제1 셀 스트링(ST1)은 제1 스트링 선택 트랜지스터(SST1), 제1 열 제1 플로팅 게이트 트랜지스터(MC11), 제1 열 제2 플로팅 게이트 트랜지스터(MC12), 제1 열 제3 플로팅 게이트 트랜지스터(MC10), 제1 열 제4 플로팅 게이트 트랜지스터(MC1N) 및 제1 접지 선택 트랜지스터(GST1)를 포함할 수 있다. 제1 스트링 선택 트랜지스터(SST1)의 게이트는 스트링 선택 라인(SSL)에 연결될 수 있다. 제1 접지 선택 트랜지스터(GST1)의 게이트는 접지 선택 라인(GSL)에 연결될 수 있다.
제2 셀 스트링(ST2)은 제2 스트링 선택 트랜지스터(SST2), 제2 열 제1 플로팅 게이트 트랜지스터(MC21), 제2 열 제2 플로팅 게이트 트랜지스터(MC22), 제2 열 제3 플로팅 게이트 트랜지스터(MC20), 제2 열 제4 플로팅 게이트 트랜지스터(MC2N) 및 제2 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 제2 스트링 선택 트랜지스터(SST2)의 게이트는 스트링 선택 라인(SSL)에 연결될 수 있다. 제2 접지 선택 트랜지스터(GST2)의 게이트는 접지 선택 라인(GSL)에 연결될 수 있다.
제1 메모리 셀들(MCS1)과 제1 워드 라인(WL1)은 메모리 셀 어레이(230)에 포함되는 하나의 블록(Block)을 나타낼 수 있다. 제2 메모리 셀들(MCS2)과 제2 워드 라인(WL2)은 메모리 셀 어레이(230)에 포함되는 다른 하나의 블록을 나타낼 수 있다. 제3 메모리 셀들(MCS3)과 제3 워드 라인(WL3)은 메모리 셀 어레이(230)에 포함되는 또 다른 하나의 블록을 나타낼 수 있다. 제4 메모리 셀들(MCSN)과 제4 워드 라인(WLN)은 메모리 셀 어레이(230)에 포함되는 또 다른 하나의 블록을 나타낼 수 있다.
제1 메모리 셀들(MCS1)은 제1 열 제1 메모리 셀로서 제1 열 제1 플로팅 게이트 트랜지스터(MC11)를 포함할 수 있다. 제1 메모리 셀들(MCS1)은 제2 열 제1 메모리 셀로서 제2 열 제1 플로팅 게이트 트랜지스터(MC21)를 포함할 수 있다. 제2 메모리 셀들(MCS2)은 제1 열 제2 메모리 셀로서 제1 열 제2 플로팅 게이트 트랜지스터(MC12)를 포함할 수 있다. 제2 메모리 셀들(MCS2)은 제2 열 제2 메모리 셀로서 제2 열 제2 플로팅 게이트 트랜지스터(MC22)를 포함할 수 있다. 제3 메모리 셀들(MCS0)은 제1 열 제3 메모리 셀로서 제1 열 제3 플로팅 게이트 트랜지스터(MC10)를 포함할 수 있다. 제3 메모리 셀들(MCS0)은 제2 열 제3 메모리 셀로서 제2 열 제3 플로팅 게이트 트랜지스터(MC20)를 포함할 수 있다. 제4 메모리 셀들(MCSN)은 제1 열 제4 메모리 셀로서 제1 열 제4 플로팅 게이트 트랜지스터(MC1N)를 포함할 수 있다. 제4 메모리 셀들(MCSN)은 제2 열 제4 메모리 셀로서 제2 열 제4 플로팅 게이트 트랜지스터(MC2N)를 포함할 수 있다.
제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 콘트롤 게이트 및 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 콘트롤 게이트에 제1 워드 라인(WL1)이 연결될 수 있다. 제1 열 제2 플로팅 게이트 트랜지스터(MC12)의 콘트롤 게이트 및 제2 열 제2 플로팅 게이트 트랜지스터(MC22)의 콘트롤 게이트에 제2 워드 라인(WL2)이 연결될 수 있다. 제1 열 제3 플로팅 게이트 트랜지스터(MC13)의 콘트롤 게이트 및 제2 열 제3 플로팅 게이트 트랜지스터(MC23)의 콘트롤 게이트에 제3 워드 라인(WL0)이 연결될 수 있다. 제1 열 제4 플로팅 게이트 트랜지스터(MC1N)의 콘트롤 게이트 및 제2 열 제4 플로팅 게이트 트랜지스터(MC2N)의 콘트롤 게이트에 제4 워드 라인(WLN)이 연결될 수 있다.
제1 워드 라인(WL1)은 제2 워드 라인(WL2) 및 제3 워드 라인(WL3)과 이웃한다. 제1 워드 라인(WL1)은 제4 워드 라인(WLN)과 이웃하지 않는다. 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 소스는 제1 열 제3 플로팅 게이트 트랜지스터(MC10)의 드레인과 연결될 수 있다. 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 드레인은 제1 열 제2 플로팅 게이트 트랜지스터(MC12)의 소스와 연결될 수 있다. 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 소스는 제2 열 제3 플로팅 게이트 트랜지스터(MC20)의 드레인과 연결될 수 있다. 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 드레인은 제2 열 제2 플로팅 게이트 트랜지스터(MC22)의 소스와 연결될 수 있다.
제1 열 플로팅 게이트 트랜지스터들(MC10, MC11, MC12)에 대하여 도 4를 참조하여 후술한다. 제2 열 플로팅 게이트 트랜지스터들(MC20, MC21, MC22)에 대하여 도 5를 참조하여 후술한다.
도 4 및 5는 도 3의 메모리 셀 어레이에 포함되는 메모리 셀들의 단면도들이다.
도 4를 참조하면, 제1 열 플로팅 게이트 트랜지스터들(234)은 제1 열 제1 플로팅 게이트 트랜지스터(MC11), 제1 열 제2 플로팅 게이트 트랜지스터(MC12) 및 제1 열 제3 플로팅 게이트 트랜지스터(MC10)를 포함한다. 제1 열 제1 플로팅 게이트 트랜지스터(MC11)는 제1 열 제1 콘트롤 게이트(CG11) 및 제1 열 제1 플로팅 게이트(FG11)를 포함한다. 제1 열 제1 콘트롤 게이트(CG11)에 제1 워드 라인(WL1)이 연결될 수 있다. 제1 열 제1 콘트롤 게이트(CG11)와 제1 열 제1 플로팅 게이트(FG11) 사이에 절연체가 위치할 수 있다. 제1 열 제1 플로팅 게이트(FG11)와 기판(241) 사이에 절연체가 위치할 수 있다. 제1 열 제2 플로팅 게이트 트랜지스터(MC12)는 제1 열 제2 콘트롤 게이트(CG12) 및 제1 열 제2 플로팅 게이트(FG12)를 포함한다. 제1 열 제2 콘트롤 게이트(CG12)에 제2 워드 라인(WL2)이 연결될 수 있다. 제1 열 제2 콘트롤 게이트(CG12)와 제1 열 제2 플로팅 게이트(FG12) 사이에 절연체가 위치할 수 있다. 제1 열 제2 플로팅 게이트(FG12)와 기판(241) 사이에 절연체가 위치할 수 있다. 제1 열 제3 플로팅 게이트 트랜지스터(MC10)는 제1 열 제3 콘트롤 게이트(CG10) 및 제1 열 제3 플로팅 게이트(FG10)를 포함한다. 제1 열 제3 콘트롤 게이트(CG10)에 제3 워드 라인(WL0)이 연결될 수 있다. 제1 열 제3 콘트롤 게이트(CG10)와 제1 열 제3 플로팅 게이트(FG10) 사이에 절연체가 위치할 수 있다. 제1 열 제3 플로팅 게이트(FG10)와 기판(241) 사이에 절연체가 위치할 수 있다. 제1 열 제3 플로팅 게이트 트랜지스터(MC10)의 드레인(D10)은 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 소스(S11)와 연결될 수 있다. 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 드레인(D11)은 제1 열 제2 플로팅 게이트(MC12)의 소스(S12)와 연결될 수 있다.
제1 열 제1 플로팅 게이트(FG11)와 제1 열 제3 콘트롤 게이트(CG10) 사이에 제1 기생 커패시턴스(C11)가 존재할 수 있다. 제1 열 제1 플로팅 게이트(FG11)와 제1 열 제1 콘트롤 게이트(CF11) 사이에 제2 기생 커패시턴스(C12)가 존재할 수 있다. 제1 열 제1 플로팅 게이트(FG11)와 제1 열 제2 콘트롤 게이트(CG12) 사이에 제3 기생 커패시턴스(C13)가 존재할 수 있다. 제1 열 제1 플로팅 게이트(FG11)와 기판(241) 간의 전압 차(VFG1NC)는 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC), 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC) 및 제1 열 제3 콘트롤 게이트(CG10)의 전압(VCG0NC)에 기초하여 형성될 수 있다. 제1 열 제2 플로팅 게이트(FG12)와 기판(241) 간의 전압 차(VFG2NC) 및 제1 열 제3 플로팅 게이트(FG10)와 기판(241) 간의 전압 차(VFG0NC)는 제1 열 제1 플로팅 게이트(FG11)와 기판(241) 간의 전압 차(VFG1NC)에 대한 설명에 기초해서 이해할 수 있으므로 설명을 생략한다.
제1 열 플로팅 게이트 트랜지스터들(233)의 신호에 대해서 도 6 내지 8을 참조하여 후술한다.
도 5를 참조하면, 제2 열 플로팅 게이트 트랜지스터들(234)은 제2 열 제1 플로팅 게이트 트랜지스터(MC21), 제2 열 제2 플로팅 게이트 트랜지스터(MC22) 및 제2 열 제3 플로팅 게이트 트랜지스터(MC20)를 포함한다. 제2 열 제1 플로팅 게이트 트랜지스터(MC21)는 제2 열 제1 콘트롤 게이트(CG21) 및 제2 열 제1 플로팅 게이트(FG21)를 포함한다. 제2 열 제1 콘트롤 게이트(CG21)에 제1 워드 라인(WL1)이 연결될 수 있다. 제2 열 제1 콘트롤 게이트(CG21)와 제2 열 제1 플로팅 게이트(FG21) 사이에 절연체가 위치할 수 있다. 제2 열 제1 플로팅 게이트(FG21)와 기판(241) 사이에 절연체가 위치할 수 있다. 제2 열 제2 플로팅 게이트 트랜지스터(MC22)는 제2 열 제2 콘트롤 게이트(CG22) 및 제2 열 제2 플로팅 게이트(FG22)를 포함한다. 제2 열 제2 콘트롤 게이트(CG22)에 제2 워드 라인(WL2)이 연결될 수 있다. 제2 열 제2 콘트롤 게이트(CG22)와 제2 열 제2 플로팅 게이트(FG22) 사이에 절연체가 위치할 수 있다. 제2 열 제2 플로팅 게이트(FG22)와 기판(241) 사이에 절연체가 위치할 수 있다. 제2 열 제3 플로팅 게이트 트랜지스터(MC20)는 제2 열 제3 콘트롤 게이트(CG20) 및 제2 열 제3 플로팅 게이트(FG20)를 포함한다. 제2 열 제3 콘트롤 게이트(CG20)에 제3 워드 라인(WL0)이 연결될 수 있다. 제2 열 제3 콘트롤 게이트(CG20)와 제2 열 제3 플로팅 게이트(FG20) 사이에 절연체가 위치할 수 있다. 제2 열 제3 플로팅 게이트(FG20)와 기판(241) 사이에 절연체가 위치할 수 있다. 제2 열 제3 플로팅 게이트 트랜지스터(MC20)의 드레인(D20)은 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 소스(S21)와 연결될 수 있다. 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 드레인(D21)은 제2 열 제2 플로팅 게이트(MC22)의 소스(S22)와 연결될 수 있다.
제2 열 제1 플로팅 게이트(FG21)와 제2 열 제3 콘트롤 게이트(CG20) 사이에 제1 기생 커패시턴스(C21)가 존재할 수 있다. 제2 열 제1 플로팅 게이트(FG21)와 제2 열 제1 콘트롤 게이트(CF21) 사이에 제2 기생 커패시턴스(C22)가 존재할 수 있다. 제2 열 제1 플로팅 게이트(FG21)와 제2 열 제2 콘트롤 게이트(CG22) 사이에 제3 기생 커패시턴스(C23)가 존재할 수 있다. 제2 열 제1 플로팅 게이트(FG21)와 기판(241) 간의 전압 차(VFG1FC)는 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC), 제2 열 제2 콘트롤 게이트(CG22)의 전압(VCG2FC) 및 제2 열 제3 콘트롤 게이트(CG20)의 전압(VCG0FC)에 기초하여 형성될 수 있다. 제2 열 제2 플로팅 게이트(FG22)와 기판(241) 간의 전압 차(VFG2FC) 및 제2 열 제3 플로팅 게이트(FG20)와 기판(241) 간의 전압 차(VFG0FC)는 제2 열 제1 플로팅 게이트(FG21)와 기판(241) 간의 전압 차(VFG1FC)에 대한 설명에 기초해서 이해할 수 있으므로 설명을 생략한다.
제2 열 플로팅 게이트 트랜지스터들(234)의 신호에 대해서 도 6 내지 8을 참조하여 후술한다.
도 6 내지 8은 도 4 및 5의 메모리 셀들의 신호들의 동작을 나타내는 타이밍도들이다. 편의상, 제1 열 제1 플로팅 게이트(FG11)와 기판(241) 간의 전압 차(VFG1NC)를 제1 열 제1 플로팅 게이트(FG11)의 전압(VFG1NC)라고 칭한다. 이는 나머지 플로팅 게이트들(FG12, FG10, FC22, FG20)에도 동일하게 적용된다. 도 6 및 7은 종래 기술에 따른 신호의 동작을 나타내는 도면이고, 도 8은 본 발명의 일 실시예에 따른 신호의 동작을 나타내는 도면이다.
도 6은 제1 워드 라인(WL1)에 프로그램 전압이 인가되고, 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 패스 전압이 인가되는 경우의 제1 열 플로팅 게이트 트랜지스터들(MC10, MC11, MC12) 및 제2 열 플로팅 게이트 트랜지스터들(MC20, MC21, MC22)의 신호들의 동작을 나타내는 타이밍도이다.
제1 시점(T1a)에서, 제1 워드 라인(WL1)에 패스 전압이 인가된다. 제1 열 제1 콘트롤 게이트(CG11)는 어드레스 디코더(110)와 가깝기 때문에 RC 딜레이 없이 제1 시점(T1a)에서 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC)은 패스 전압 값(VPASS)을 가진다. 제1 시점(T1a)에서, 제2 열 제1 콘트롤 게이트(CG21)는 어드레스 디코더(110)와 멀기 때문에, RC 딜레이로 인해 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC)은 패스 전압 값(VPASS)보다 작은 전압 값을 가진다.
제1 시점(T1a)에서, 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 패스 전압이 인가된다. 제1 시점(T1a)에서, 제1 열 제2 콘트롤 게이트(CG12) 및 제1 열 제3 콘트롤 게이트(CG10)는 어드레스 디코더(110)와 가깝기 때문에 RC 딜레이 없이 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC) 및 제1 열 제3 콘트롤 게이트(CG10)의 전압(VCG0NC)은 패스 전압 값(VPASS)을 가진다. 제1 시점(T1a)에서, 제2 열 제2 콘트롤 게이트(CG22) 및 제2 열 제3 콘트롤 게이트(CG20)는 어드레스 디코더(110)와 멀기 때문에, RC 딜레이로 인해 제2 열 제2 콘트롤 게이트(CG22)의 전압(VCG2FC) 및 제2 열 제3 콘트롤 게이트(CG20)의 전압(VCG0FC)은 패스 전압 값(VPASS)보다 작은 전압 값을 가진다.
제1 시점(T1a)에서, 제1 내지 제2 기생 커패시턴스들(C11, C12, C13)에 의해, 제1 열 제1 플로팅 게이트(FG11)의 전압(VFG1NC)은 패스 전압 값(VPASS)보다 낮은 제2 패스 전압 값(VPASS2)을 가진다. 제1 시점(T1a)에서, 제2 열 제1 플로팅 게이트(FG21)는 어드레스 디코더(110)와 멀기 때문에 RC 딜레이로 인해 제2 열 제1 플로팅 게이트(FG21)의 전압(VFG1FC)은 제2 패스 전압 값(VPASS2)보다 작은 전압 값을 가진다.
제1 시점(T1a)에서, 제1 열 제2 플로팅 게이트(FG12)의 전압 (VFG2NC) 및 제1 열 제3 플로팅 게이트(FG10)의 전압(VFG0NC)은 제2 패스 전압 값(VPASS2)을 가진다. 제1 시점(T1a)에서, 제2 열 제2 플로팅 게이트(FG22)의 전압(VFG2FC) 및 제2 열 제3 플로팅 게이트(FG23)의 전압(VFG0FC)은 제2 패스 전압 값(VPASS2)보다 작은 전압 값을 가진다.
제2 시점(T2a)에서, 제1 워드 라인(WL1)에 프로그램 전압이 인가된다. 제2 시점(T2a)에서, 제1 열 제1 콘트롤 게이트(CG11)는 어드레스 디코더(110)와 가깝기 때문에 RC 딜레이 없이 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC)은 프로그램 전압 값(VPGM)을 가진다. 제2 시점(T2a)에서, 제2 열 제1 콘트롤 게이트(CG21)는 어드레스 디코더(110)와 멀기 때문에, RC 딜레이로 인해 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC)은 프로그램 전압 값(VPGM)보다 작은 전압 값을 가진다.
제2 시점(T2a)에서, 제1 내지 제2 기생 커패시턴스들(C11, C12, C13)에 의해, 제1 열 제1 플로팅 게이트(FG11)의 전압(VFG1NC)은 프로그램 전압 값(VPGM)보다 낮은 제2 프로그램 전압 값(VPGM2)을 가진다. 제2 시점(T2a)에서, 제2 열 제1 플로팅 게이트(FG21)는 어드레스 디코더(110)와 멀기 때문에 RC 딜레이로 인해 제2 열 제1 플로팅 게이트(FG21)의 전압(VFG1FC)은 제2 프로그램 전압 값(VPGM2)보다 작은 전압 값을 가진다.
제3 시점(T3a)에서, 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC)은 프로그램 전압 값(VPGM)을 가지게 된다. 제3 시점(T3a)에서, 제2 열 제1 플로팅 게이트(FG21)의 전압(VFG1FC)은 제2 프로그램 전압 값(VPGM2)을 가진다.
제1 열 제1 플로팅 게이트(FG11)에 제2 프로그램 전압 값(VPGM2)에 상응하는 속도로 제2 시점(T2a)부터 제4 시점(T4a)까지 전하가 저장된다. 제1 열 제1 플로팅 게이트(FG11)에 저장된 전하에 의해 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 문턱 전압이 결정된다. 제2 열 제1 플로팅 게이트(FG21)에 제2 프로그램 전압 값(VPGM2)에 상응하는 속도로 제3 시점(T3a)부터 제4 시점(T4a)까지 전하가 저장된다. 제2 열 제1 플로팅 게이트(FG21)에 저장된 전하에 의해서 제2 열 제1 플로팅 게이트(MC21)의 문턱 전압이 결정된다. 전하의 저장 시간이 다르기 때문에, 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 문턱 전압과 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 문턱 전압이 달라진다.
도 7은 오버 프로그램 구간(T1b ~ T3b)에서 제1 워드 라인(WL1)에 오버 프로그램 전압(VOPGM)이 인가되고, 일반 프로그램 구간(T3b ~ T4b)에서 제1 워드 라인(WL1)에 프로그램 전압이 인가되고, 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 패스 전압이 인가되는 경우, 제1 열 플로팅 게이트 트랜지스터들(MC10, MC11, MC12) 및 제2 열 플로팅 게이트 트랜지스터들(MC20, MC21, MC22)의 신호들의 동작을 나타내는 타이밍도이다.
제1 시점(T1b) 이전의 신호들의 동작은 도 6을 참조하여 이해할 수 있으므로 설명을 생략한다.
제1 시점(T1b)에서, 제1 워드 라인(WL1)에 오버 프로그램 전압이 인가된다. 제1 시점(T1b)에서, 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC)은 프로그램 전압 값(VPGM)보다 큰 오버 프로그램 전압 값(VOPGM)을 갖는다. 제1 시점(T1b)에서, 제1 열 제1 플로팅 게이트(FG11)의 전압(VFG1NC)은 오버 프로그램 전압 값(VOPGM)보다 낮은 제2 오버 프로그램 전압 값(VOPGM2)을 갖는다.
제2 시점(T2b)에서, 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC)은 프로그램 전압 값(VPGM)에 도달한다. 제2 시점(T2b)에서 제2 열 제1 플로팅 게이트(FG21)의 전압(VFG1FC)은 제2 프로그램 전압 값(VPGM2)에 도달하게 된다.
제1 열 제1 플로팅 게이트(FG11)에 제2 오버 프로그램 전압 값(VOPGM2)에 상응하는 속도로 제1 시점(T1b)부터 제3 시점(T3b)까지 전하가 저장된다. 제1 열 제1 플로팅 게이트(FG11)에 제2 프로그램 전압 값(VPGM2)에 상응하는 속도로 제3 시점(T3b)부터 제4 시점(T4b)까지 전하가 저장된다. 제1 열 제1 플로팅 게이트(FG11)에 저장된 전하에 의해 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 문턱 전압이 결정된다.
제2 열 제1 플로팅 게이트(FG21)에 제2 프로그램 전압 값(VPGM2)보다 약간 높은 전압 값에 상응하는 속도로 제2 시점(T2b)부터 제3 시점(T3b)까지 전하가 저장된다. 제2 열 제1 플로팅 게이트(FG21)에 프로그램 전압 값(VPGM)에 상응하는 속도로 제3 시점(T3b)부터 제4 시점(T4b)까지 전하가 저장된다. 제2 열 제1 플로팅 게이트(FG21)에 저장된 전하에 의해서 제2 열 제1 플로팅 게이트(MC21)의 문턱 전압이 결정된다.
제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 전하 저장 시간(T1b ~ T4b)과 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 전하 저장 시간(T2b ~ T4b)의 차이가 도 6에 비해서 줄어들었지만, 전하의 저장 속도가 플로팅 게이트의 전압에 민감하기 때문에, 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 문턱 전압과 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 문턱 전압의 차이는 여전히 크다.
도 8은 오버 프로그램 구간(T2c ~ T4c)에서 제1 워드 라인(WL1)에 오버 프로그램 전압(VOPGM)을 인가하고, 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 패스 전압보다 낮은 전압을 인가하고, 일반 프로그램 구간(T4c ~ T5c)에서 제1 워드 라인(WL1)에 프로그램 전압을 인가하고, 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 패스 전압을 인가하는 본 발명의 일 실시예에 따른 제1 열 플로팅 게이트 트랜지스터들(MC10, MC11, MC12) 및 제2 열 플로팅 게이트 트랜지스터들(MC20, MC21, MC22)의 신호들의 동작을 나타내는 타이밍도이다.
제1 시점(T1c)에서, 제1 워드 라인(WL1)에 패스 전압이 인가되고, 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 패스 전압이 인가된다. 제1 시점(T1c)에서, 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC)은 패스 전압 값(VPASS)을 가지고, 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC) 및 제1 열 제3 콘트롤 게이트(CG13)의 전압(VCG0NC)이 패스 전압 값(VPASS)보다 작은 전압 값을 가진다.
제2 시점(T2c)에서, 제1 워드 라인(WL1)에 오버 프로그램 전압이 인가된다.
오버 프로그램 구간(T2c ~ T4c)에서, 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC)이 프로그램 전압 값(VPGM)보다 높은 오버 프로그램 전압 값(VOPGM)을 갖는다. 오버 프로그램 구간(T2c ~ T4c)에서, 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC) 및 제1 열 제3 콘트롤 게이트(CG13)의 전압(VCG0NC)이 패스 전압 값(VPASS)보다 작은 전압 값을 가진다.
제3 시점(T3c)에서, 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC)은 프로그램 전압 값(VPGM)에 도달하게 된다.
일 실시예에 있어서, 제2 시점(T2c)에서 제3 시점(T3c)까지 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC)과 제1 열 제3 콘트롤 게이트(CG13)의 전압(VCG0NC)은 지속적으로 증가할 수 있다.
다른 실시예에 있어서, 제2 시점(T2c)에서 제3 시점(T3c)까지 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC)과 제1 열 제3 콘트롤 게이트(CG13)의 전압(VCG0NC)은 계단 형태로 증가할 수 있다.
또 다른 실시예에 있어서, 제2 시점(T2c)에서 제3 시점(T3c)까지 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC)과 제1 열 제3 콘트롤 게이트(CG13)의 전압(VCG0NC)은 패스 전압 값(VPASS)보다 작은 값으로 고정될 수 있다.
오버 프로그램 구간(T2c ~ T4c)에서, 제1 열 제1 콘트롤 게이트(CG11)의 전압(VCG1NC)이 프로그램 전압 값(VPGM)보다 높은 오버 프로그램 전압 값(VOPGM)을 가지더라도, 제1 및 제3 기생 커패시턴스들(C11, C13)을 통해, 패스 전압 값(VPASS)보다 작은 전압 값을 가지는 제1 열 제2 콘트롤 게이트(CG12)의 전압(VCG2NC) 및 제1 열 제3 콘트롤 게이트(CG10)의 전압(VCG0NC)의 영향을 받아 제1 열 제1 플로팅 게이트(FG11)의 전압(VFG1NC)은 제2 프로그램 전압 값(VPGM2)을 초과하는 전압 값을 가지지 않는다.
오버 프로그램 구간(T2c ~ T4c)에서, 제2 열 제1 콘트롤 게이트(CG21)의 전압(VCG1FC)이 프로그램 전압 값(VPGM)보다 높은 전압 값을 가지더라도, 제1 및 제3 기생 커패시턴스들(C21, C23)을 통해, 패스 전압 값(VPASS)보다 작은 전압 값을 가지는 제2 열 제2 콘트롤 게이트(CG22)의 전압(VCG2FC) 및 제2 열 제3 콘트롤 게이트(CG23)의 전압(VCG0FC)의 영향을 받아 제2 열 제1 플로팅 게이트(FG21)의 전압(VFG1FC)은 제2 프로그램 전압 값(VPGM2)을 초과하는 전압 값을 가지지 않는다.
제1 열 제1 플로팅 게이트(FG11)에 제2 프로그램 전압 값(VPGM2)에 상응하는 속도로 제2 시점(T2c)부터 제5 시점(T5c)까지 전하가 저장된다. 제1 열 제1 플로팅 게이트(FG11)에 저장된 전하에 의해 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 문턱 전압이 결정된다.
제2 열 제1 플로팅 게이트(FG21)에 제2 프로그램 전압 값(VPGM2)에 상응하는 속도로 제3 시점(T3c)부터 제5 시점(T5c)까지 전하가 저장된다. 제2 열 제1 플로팅 게이트(FG21)에 저장된 전하에 의해서 제2 열 제1 플로팅 게이트(MC21)의 문턱 전압이 결정된다.
제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 전하 저장 시간(T2c ~ T5c)과 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 전하 저장 시간(T3c ~ T5c)의 차이가 도 6에 비해서 줄어들고, 오버 프로그램 구간(T2c ~ T4c) 및 일반 프로그램 구간(T4c ~ T5c)에서, 제1 열 제1 플로팅 게이트 트랜지스터(MC11)에 인가된 전압 값과 제2 열 제1 플로팅 게이트 트랜지스터(MC21)에 인가된 전압 값이 동일하기 때문에, 제1 열 제1 플로팅 게이트 트랜지스터(MC11)의 문턱 전압과 제2 열 제1 플로팅 게이트 트랜지스터(MC21)의 문턱 전압의 차이는 줄어들게 된다.
일 실시예에 있어서, 오버 프로그램 구간(T2c ~ T4c)에서 제4 워드 라인(WLN)에 패스 전압이 인가될 수 있다.
다른 실시예에 있어서, 오버 프로그램 구간(T2c ~ T4c)에서 제4 워드 라인(WLN)에 제2 워드 라인(WL2) 및 제3 워드 라인(WL0)에 인가된 전압과 동일한 전압을 인가할 수 있다.
오버 프로그램 구간(T2c ~ T4c)에서, 제1 열 제2 플로팅 게이트 트랜지스터(MC12), 제1 열 제3 플로팅 게이트 트랜지스터(MC13), 제1 열 제4 플로팅 게이트 트랜지스터(MC1N), 제2 열 제2 플로팅 게이트 트랜지스터(MC22), 제2 열 제3 플로팅 게이트 트랜지스터(MC23) 및 제2 열 제4 플로팅 게이트 트랜지스터(MC2N)는 각각 패스 트랜지스터로서 동작할 수 있다.
도 9는 본 발명의 일 실시예에 따른 비활성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 9를 참조하면, 비활성 메모리 장치는 제1 워드 라인, 상기 제1 워드 라인에 이웃한 제2 워드 라인, 상기 제1 워드 라인에 연결된 제1 메모리 셀들, 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀들과 각각 연결된 제2 메모리 셀들 및 어드레스 디코더를 포함한다. 상기 비활성 메모리 장치의 프로그램 방법은 상기 제1 메모리 셀들의 오버 프로그램 구간에서, 상기 어드레스 디코더가 상기 제1 및 제2 메모리 셀들의 프로그램 전압보다 높은 제1 전압을 상기 제1 워드 라인에 인가하고, 상기 제1 및 제2 메모리 셀들의 패스 전압 보다 낮은 제2 전압을 제2 워드 라인에 인가하는 단계(단계 S110)를 포함한다. 상기 비활성 메모리 장치의 프로그램 방법은 상기 오버 프로그램 구간 후 상기 제1 메모리 셀들의 일반 프로그램 구간에서, 상기 어드레스 디코더가 상기 프로그램 전압을 상기 제1 워드 라인에 인가하고, 상기 패스 전압을 상기 제2 워드 라인에 인가하는 단계(단계 S120)를 포함한다.
상기 단계들(S110, S120)에 대하여 도 1 내지 도 8을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310) 및 비휘발성 메모리 장치(320)를 포함한다.
비휘발성 메모리 장치(320)는 메모리 셀 어레이(321) 및 데이터 입출력 회로(322)를 포함한다.
메모리 셀 어레이(321)는 기판 상에 삼차원 구조로 형성된다. 예를 들어, 메모리 셀 어레이(321)에 포함되는 메모리 셀들은 상기 기판과 수직한 방향 또는 수평한 방향으로 형성될 수 있다.
데이터 입출력 회로(322)는 상기 복수의 비트 라인들을 통해 메모리 셀 어레이(321)에 연결된다. 데이터 입출력 회로(322)는 상기 복수의 비트라인들 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터를 메모리 컨트롤러(310)로 출력하고, 메모리 컨트롤러(310)로부터 입력되는 데이터를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다.
비활성 메모리 장치(320)는 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 비활성 메모리 장치(320)의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
비휘발성 메모리 장치(320)는 도 1 및 2에 도시된 비휘발성 메모리 장치들(100, 200)로 구현될 수 있다. 비휘발성 메모리 장치들(200)의 구성 및 동작에 대해서는 도 1 내지 8을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(320)에 대한 상세한 설명은 생략한다.
메모리 컨트롤러(310)는 비휘발성 메모리 장치(320)를 제어한다. 메모리 컨트롤러(310)는 외부의 호스트와 비휘발성 메모리 장치(320) 사이의 데이터 교환을 제어할 수 있다.
메모리 컨트롤러(310)는 중앙 처리 장치(311), 버퍼 메모리(312), 호스트 인터페이스(313) 및 메모리 인터페이스(314)를 포함할 수 있다.
중앙 처리 장치(311)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(312)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다.
버퍼 메모리(312)는 중앙 처리 장치(311)의 동작 메모리일 수 있다. 실시예에 따라서, 버퍼 메모리(312)는 메모리 컨트롤러(310)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(313)는 상기 호스트와 연결되고, 메모리 인터페이스(314)는 비휘발성 메모리 장치(320)와 연결된다. 중앙 처리 장치(311)는 호스트 인터페이스(313)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(313)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
또한, 중앙 처리 장치(311)는 메모리 인터페이스(314)를 통하여 비휘발성 메모리 장치(320)와 통신할 수 있다.
실시예에 따라서, 메모리 컨트롤러(310)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(315)을 더 포함할 수 있다.
일 실시예에서, 메모리 컨트롤러(310)는 비휘발성 메모리 장치(320)에 빌트-인(built-in)되어 구현될 수 있다. 메모리 컨트롤러(310)가 빌트-인되어 구현된 NAND 플래시 메모리 장치를 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.
메모리 시스템(300)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 11을 참조하면, 메모리 카드(400)는 복수의 접속 핀들(410), 메모리 컨트롤러(420) 및 비휘발성 메모리 장치(430)를 포함한다.
호스트와 메모리 카드(400) 사이의 신호들이 송수신되도록 복수의 접속 핀들(410)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(410)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(420)는 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(430)에 저장할 수 있다.
비활성 메모리 장치(430)는 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 비활성 메모리 장치(430)의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
비휘발성 메모리 장치(430)는 도 1 및 2에 도시된 비휘발성 메모리 장치들(100, 200)로 구현될 수 있다. 비휘발성 메모리 장치들(200)의 구성 및 동작에 대해서는 도 1 내지 8을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(430)에 대한 상세한 설명은 생략한다.
메모리 카드(400)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(400)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 12는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 12를 참조하면, 솔리드 스테이트 드라이브 시스템(500)은 호스트(510) 및 솔리드 스테이트 드라이브(520)를 포함한다.
솔리드 스테이트 드라이브(520)는 복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n) 및 SSD 컨트롤러(522)를 포함한다.
복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n)은 솔리드 스테이트 드라이브(520)의 저장 매체로서 사용된다.
복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n) 각각은 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n) 각각의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n) 각각은 도 1 및 2에 도시된 비휘발성 메모리 장치들(100, 200)로 구현될 수 있다. 비휘발성 메모리 장치들(200)의 구성 및 동작에 대해서는 도 1 내지 8을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(430)에 대한 상세한 설명은 생략한다.
SSD 컨트롤러(522)는 복수의 채널들(CH1, CH2, CHn)을 통해 복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n)과 각각 연결된다.
SSD 컨트롤러(522)는 신호 커넥터(524)를 통해 호스트(510)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(522)는 호스트(510)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(523-1, 523-2, 523-n)로부터 데이터를 읽어낸다.
솔리드 스테이트 드라이브(520)는 보조 전원 장치(526)를 더 포함할 수 있다. 보조 전원 장치(526)는 전원 커넥터(525)를 통해 호스트(510)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(522)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(526)는 솔리드 스테이트 드라이브(520) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(520) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(526)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(520)에 보조 전원을 제공할 수도 있다.
도 13은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 13을 참조하면, 모바일 시스템(600)은 어플리케이션 프로세서(610), 통신(Connectivity)부(620), 사용자 인터페이스(630), 비휘발성 메모리 장치(NVM)(640), 휘발성 메모리 장치(VM)(650) 및 파워 서플라이(660)를 포함한다.
실시예에 따라, 모바일 시스템(600)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(610)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(610)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(6100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(610)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(620)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(620)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(620)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
비휘발성 메모리 장치(640)는 모바일 시스템(600)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
비활성 메모리 장치(640)는 프로그램 동작 시 어드레스 신호에 상응하는 워드 라인에 프로그램 전압보다 높은 전압을 인가하고, 상기 어드레스 신호에 상응하는 워드 라인에 이웃한 워드 라인에 패스 전압보다 낮은 전압을 인가하여, 어드레스 디코더에서 가까운 메모리 셀의 오버 프로그램을 방지하면서, 어드레스 디코더에서 가까운 메모리 셀의 프로그램 시간과 어드레스 디코더에서 먼 메모리 셀의 프로그램 시간의 차이를 줄일 수 있다. 프로그램 동작 후 비활성 메모리 장치(640)의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이가 종래 기술에 따른 비활성 메모리 장치의 어드레스 디코더에서 가까운 메모리 셀의 문턱 전압과 어드레스 디코더에서 먼 메모리 셀의 문턱 전압의 차이보다 작을 수 있다.
비휘발성 메모리 장치(640)는 도 1 및 2에 도시된 비휘발성 메모리 장치들(100, 200)로 구현될 수 있다. 비휘발성 메모리 장치들(200)의 구성 및 동작에 대해서는 도 1 내지 8을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(430)에 대한 상세한 설명은 생략한다.
휘발성 메모리 장치(650)는 어플리케이션 프로세서(610)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(630)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(660)는 모바일 시스템(600)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(600)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(600) 또는 모바일 시스템(600)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 워드 라인;
    상기 제1 워드 라인에 이웃한 제2 워드 라인;
    상기 제1 워드 라인에 연결된 제1 메모리 셀들;
    상기 제2 워드 라인에 연결되고, 상기 제1 메모리 셀들과 각각 연결된 제2 메모리 셀들; 및
    상기 제1 메모리 셀들의 오버 프로그램(Over program) 구간에서, 상기 제1 및 제2 메모리 셀들의 프로그램 전압보다 높은 제1 전압을 상기 제1 워드 라인에 인가하고, 상기 제1 및 제2 메모리 셀들의 패스 전압보다 낮은 제2 전압을 상기 제2 워드 라인에 인가하는 어드레스 디코더를 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 어드레스 디코더는, 상기 오버 프로그램 구간 후에 존재하는 상기 제1 메모리 셀들의 일반 프로그램 구간에서, 상기 프로그램 전압을 상기 제1 워드 라인에 인가하고, 상기 패스 전압을 상기 제2 워드 라인에 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 워드 라인과 이웃하지 않은 제3 워드 라인; 및
    상기 제3 워드 라인과 연결된 제3 메모리 셀들을 더 포함하고,
    상기 어드레스 디코더는, 상기 오버 프로그램 구간에서, 상기 제2 전압 또는 상기 패스 전압을 상기 제3 워드 라인에 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 메모리 셀들에 포함되는 하나의 메모리 셀은 제1 플로팅 게이트 및 상기 제1 워드 라인과 연결되는 제1 콘트롤 게이트를 구비하는 제1 플로팅 게이트 트랜지스터(Floating-gate transistor)를 포함하고,
    상기 제2 메모리 셀들에 포함되는 하나의 메모리 셀은 제2 플로팅 게이트 및 상기 제2 워드 라인과 연결되는 제2 콘트롤 게이트를 구비하는 제2 플로팅 게이트 트랜지스터를 포함하고,
    상기 제1 메모리 셀들에 포함되는 상기 하나의 메모리 셀은 상기 제2 메모리 셀들에 포함되는 상기 하나의 메모리 셀과 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 제1 플로팅 게이트와 기판 간의 전압 차는 상기 제1 콘트롤 게이트의 전압 및 상기 제2 콘트롤 게이트의 전압에 기초하여 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서, 상기 제1 메모리 셀들은
    제1 플로팅 게이트 및 상기 제1 워드 라인과 연결되는 제1 콘트롤 게이트를 구비하고, 상기 어드레스 디코더로부터 제1 거리 내에 위치하는 근거리 플로팅 게이트 트랜지스터; 및
    제2 플로팅 게이트 및 상기 제1 워드 라인과 연결되는 제2 콘트롤 게이트를 구비하고, 상기 어드레스 디코더로부터 상기 제1 거리 밖에 위치하는 원거리 플로팅 게이트 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 오버 프로그램 구간에서의 상기 제1 플로팅 게이트와 기판 간의 전압 차는 상기 제1 워드 라인에 상기 프로그램 전압이 인가되고, 상기 제2 워드 라인에 상기 패스 전압이 인가된 경우의 상기 제1 플로팅 게이트와 상기 기판 간의 전압 차 이하인 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6 항에 있어서,
    상기 오버 프로그램 구간에서의 상기 제2 플로팅 게이트와 기판 간의 전압 차는 상기 제1 워드 라인에 상기 프로그램 전압이 인가되고, 상기 제2 워드 라인에 상기 패스 전압이 인가된 경우의 상기 제1 플로팅 게이트와 상기 기판 간의 전압 차 이하인 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 항에 있어서, 상기 비휘발성 메모리 장치는
    커맨드 신호 및 어드레스 신호에 기초하여, 행 어드레스 신호 및 열 어드레스 신호를 생성하는 제어 회로;
    상기 프로그램 전압, 상기 패스 전압, 상기 제1 전압 및 상기 제2 전압을 생성하는 전압 생성 회로; 및
    상기 열 어드레스 신호에 응답하여 상기 제1 및 제2 메모리 셀들과 복수의 비트 라인들을 통해 연결되는 데이터 입/출력 회로를 더 포함하고,
    상기 어드레스 디코더는 상기 행 어드레스 신호에 응답하여 동작하고, 상기 제1 워드 라인은 상기 행 어드레스 신호에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1 워드 라인, 상기 제1 워드 라인에 이웃한 제2 워드 라인, 상기 제1 워드 라인에 연결된 제1 메모리 셀들, 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀들과 각각 연결된 제2 메모리 셀들 및 어드레스 디코더를 포함하는 비휘발성 장치의 프로그램 방법으로서,
    상기 제1 메모리 셀들의 오버 프로그램 구간에서, 상기 어드레스 디코더가 상기 제1 및 제2 메모리 셀들의 프로그램 전압보다 높은 제1 전압을 상기 제1 워드 라인에 인가하고, 상기 제1 및 제2 메모리 셀들의 패스 전압 보다 낮은 제2 전압을 제2 워드 라인에 인가하는 단계; 및
    상기 오버 프로그램 구간 후 상기 제1 메모리 셀들의 일반 프로그램 구간에서, 상기 어드레스 디코더가 상기 프로그램 전압을 상기 제1 워드 라인에 인가하고, 상기 패스 전압을 상기 제2 워드 라인에 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
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