JP2013191264A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】ロウデコーダまたはワード線ドライバからメモリセルまでの距離よって生じるメモリセルの閾値電圧のばらつきを抑制することができる半導体記憶装置を提供する。
【解決手段】メモリにおいて、ワード線ドライバは、複数のワード線のうち非選択ワード線に印加されるパス電圧と、複数のワード線のうち選択ワード線に印加される書込み電圧と、パス電圧よりも高く書込み電圧よりも低い中間電圧とのいずれかの電圧をワード線に印加する。センスアンプは、ビット線を介してメモリセルのデータを検出する。選択ワード線に接続された複数のメモリセルのうち選択メモリセルにデータを書き込む動作は、選択ワード線へ電圧を印加する書込みループと選択メモリセルにデータが書き込まれたか否かを検証するベリファイとを繰り返すことにより実行される。ワード線ドライバは、各書込みループにおいて、選択ワード線に、パス電圧、中間電圧、書込み電圧をこの順に印加する。
【選択図】図６

Description

本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。

ＮＡＮＤ型フラッシュメモリでは、微細化によってワード線の配線幅が狭くなり、ワード線の配線間隔も狭くなる。ワード線の配線幅が狭くなると、ワード線の抵抗が増大する。ワード線の配線間隔が狭くなると、ワード線の容量が増大する。これにより、ワード線の時定数が大きくなり、ＲＣ遅延が生じる。

ＲＣ遅延が生じると、ロウデコーダおよびワード線ドライバに近い位置とそれらから遠い位置においてワード線電圧の立ち上がり時間が異なる。この場合、ロウデコーダおよびワード線ドライバに近いメモリセルほど、データが速く書き込まれ、速くベリファイをパスする。ベリファイをパスしたメモリセルは、書込み禁止状態になるものの、ロウデコーダから遠いメモリセルがベリファイをパスするまでワード線の電圧を受ける。これにより、ロウデコーダおよびワード線ドライバに近いメモリセルの閾値は、書込み完了後であっても、若干、シフトしてしまう。従って、ロウデコーダおよびワード線ドライバからメモリセルまでの距離に依って、データ書込み後のメモリセルの閾値電圧がばらついてしまう。これは、信頼性およびパフォーマンスの劣化に繋がる。

特開２０１１−２２２０８１号公報 特開２０１１−４０１４２号公報 特開２０１１−４４１８７号公報

ロウデコーダまたはワード線ドライバからメモリセルまでの距離よって生じるメモリセルの閾値電圧のばらつきを抑制することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、複数のワード線と、ワード線と交差する複数のビット線と、ワード線とビット線との交点に対応して設けられた複数のメモリセルとを備える。ワード線ドライバは、複数のワード線のうち選択されていない非選択ワード線に印加されるパス電圧と、複数のワード線のうち選択されている選択ワード線に印加される書込み電圧と、パス電圧よりも高く前記書込み電圧よりも低い中間電圧とのいずれかの電圧を複数のワード線に印加する。センスアンプは、ビット線を介してメモリセルのデータを検出する。選択ワード線に接続された複数のメモリセルのうち選択された選択メモリセルにデータを書き込む動作は、選択ワード線へ電圧を印加する書込みループと選択メモリセルにデータが書き込まれたか否かを検証するベリファイとを繰り返すことにより実行される。ワード線ドライバは、各書込みループにおいて、選択ワード線に対して、パス電圧、中間電圧、書込み電圧をこの順に印加する。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図。 図１のメモリセルアレイＭＣＡ内の１つのＮＡＮＤストリングＮＳの構成を示す回路図。 メモリセルアレイＭＣＡのブロックおよびページ等の概念を示す図。 第１の実施形態によるメモリ１００の内部構成の一部を示すブロック図。 昇圧回路ＶｐｇｍＢＳＴＣおよび昇圧回路ＶｐａｓｓＢＳＴＣの内部構成を示す図。 第１の実施形態に従った書込みループの１つを示すタイミング図。 比較例に従った書込みループの１つを示すタイミング図。 書込みループＮと書込みループＮ＋１との関係を示すタイミング図。 第２の実施形態によるＮＡＮＤ型フラッシュメモリ１００の動作を示すタイミング図。 第３の実施形態に従ったＮＡＮＤ型フラッシュメモリ１００の動作を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００（以下、メモリ１００ともいう）の要部構成を示すブロック図である。メモリ１００は、メモリセルアレイＭＣＡと、ロウデコーダＲＤと、ワード線ドライバＷＬＤと、ビット線制御回路ＢＬＣと、センスアンプＳＡと、データラッチ回路ＤＬと、データ入出力バッファＤＱＢと、アドレスバッファＡＤＤＢと、内部電圧ジェネレータＶｉｎＧと、基板電圧制御回路ＶＳＵＢＣと、ロジック回路ＬＣとを備える。

メモリセルアレイＭＣＡは、第１の方向に延伸する複数のワード線ＷＬと第１の方向に対して交差する第２の方向に延伸する複数のビット線ＢＬとを備える。メモリセルアレイＭＣＡは、複数のワード線ＷＬと複数のビット線ＢＬとの交点に対応して設けられた複数のメモリセルＭＣを含む。

アドレスバッファＡＤＤＢは、データ読出しおよびデータ書込み動作において、メモリ１００のチップ外部(例えば、外部コントローラ)から受け取ったアドレスを格納し、ロウデコーダＲＤ、ビット線制御回路ＢＬＣ、センスアンプＳＡおよびデータラッチ回路ＤＬ等にそのアドレスを送る。

ロウデコーダＲＤは、アドレスバッファＡＤＤＢから受け取ったアドレスに応じて、複数のワード線ＷＬのうちいずれかのワード線ＷＬを選択する。ワード線ドライバＷＬＤは、ロウデコーダＲＤによって選択されたワード線ＷＬに電圧を印加することによって、このワード線ＷＬを駆動する。

ビット線制御回路ＢＬＣは、アドレスバッファＡＤＤＢから受け取ったアドレスに応じて、複数のビット線ＢＬのうち単数または複数のビット線ＢＬを選択する。そして、ビット線制御回路ＢＬＣは、ビット線ＢＬの電圧を制御することにより、書込み制御、ベリファイリード、読み出し動作を行う。

センスアンプＳＡは、ベリファイリードおよび読出し動作において、選択ワード線ＷＬと選択ビット線ＢＬとに接続された選択メモリセルＭＣに格納されたデータを検出する。データラッチ回路ＤＬは、センスアンプＳＡにおいて検出されたデータを一時的に保持する。

内部電圧ジェネレータＶｉｎＧは、メモリチップの外部からの電源電圧を昇圧して内部電源電圧を生成する。内部電圧ジェネレータＶｉｎＧは、その内部電源電圧をビット線制御回路ＢＬＣ、センスアンプＳＡ、データラッチ回路ＤＬ、ワード線ドライバＷＬＤ、ロウデコーダＲＤ、基板電圧制御回路ＶＳＵＢＣ等のメモリ１００の内部構成に供給する。

基板電圧制御回路ＶＳＵＢＣは、半導体基板に設けられたセルウェル１０３（図２参照）またはソースＳＲＣの各電圧を制御する。

ロジック回路ＬＣは、内部電圧ジェネレータＶｉｎＧの動作タイミングを制御する。

図２は、図１のメモリセルアレイＭＣＡ内の１つのＮＡＮＤストリングＮＳの構成を示す回路図である。図２に示すように、複数のメモリセルＭＣが直列に接続されてＮＡＮＤストリングＮＳを構成している。

ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、その両端に接続された２つの選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒから成る。ソース側の選択ゲートトランジスタＳＧＳＴｒはソース線ＳＲＣに、ドレイン側の選択ゲートトランジスタＳＧＤＴｒはビット線ＢＬにそれぞれ接続されている。

メモリセルＭＣは、それぞれフローティングゲートＦＧおよびコントロールゲートＣＧを備える。コントロールゲートＣＧは、ワード線ＷＬ０〜ＷＬ６３のいずれかに接続されている。ＮＡＮＤストリングＮＳの一端のメモリセルＭＣは、選択ゲートトランジスタＳＧＳＴｒを介してソース線ＳＲＣに接続されている。ＮＡＮＤストリングＮＳの他端のメモリセルＭＣは、選択ゲートトランジスタＳＧＤＴｒを介してビット線ＢＬに接続されている。尚、ワード線ＷＬ、ビット線ＢＬ、メモリセルＭＣの数は、特に限定されない。また、メモリセルＭＣは、ＳＬＣ（Single-Level Cell）またはＭＬＣ(Multi-Level Cell)のいずれでもよい。

メモリセルＭＣおよび選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒは、セルウェル１０３上に設けられており、セルウェル１０３から基板電圧を受ける。

図３は、メモリセルアレイＭＣＡのブロックおよびページ等の概念を示す図である。メモリセルアレイＭＣＡは、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成されている。ページは、データ読出しまたはデータ書込みの単位である。各ページは、ワード線ＷＬに対応しており、或るアドレスで特定される複数のメモリセルＭＣのデータによって構成されている。ＲＯＭ１２０は、ダイソート試験等において予め設定された書込み電圧等の設定情報を格納している。

ＮＡＮＤ型フラッシュメモリは、通常、５１２バイトから８Ｋバイトのページ単位で、書込み動作および読出し動作を行う。すなわち、ビット線制御回路ＢＬＣは、ページ内の５１２バイトから８Ｋバイトに対応するビット線ＢＬの制御を同時に行うことができる。センスアンプＳＡは、ビット線ＢＬを介してメモリセルＭＣのデータを検出する。

図４は、第１の実施形態によるメモリ１００の内部構成の一部を示すブロック図である。内部電圧ジェネレータＶｉｎＧは、書込み電圧Ｖｐｇｍを生成する昇圧回路ＶｐｇｍＢＳＴＣと、パス電圧Ｖｐａｓｓを生成する昇圧回路ＶｐａｓｓＢＳＴＣとを備えている。

昇圧回路ＶｐｇｍＢＳＴＣは、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭおよび昇圧イネーブル信号ＢＳＴＥＮを受け取り、書込み電圧Ｖｐｇｍ、中間電圧Ｖｍｉｄ、ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈを出力する。昇圧イネーブル信号ＢＳＴＥＮが活性化されている場合に、昇圧回路ＶｐｇｍＢＳＴＣは、外部電源電圧Ｖｅｘを昇圧することによって、書込み電圧Ｖｐｇｍおよびゲート電圧Ｖｐｇｍｈ、または、中間電圧Ｖｍｉｄおよびゲート電圧Ｖｍｉｄｈのいずれかを生成する。Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは、昇圧回路ＶｐｇｍＢＳＴＣが書込み電圧Ｖｐｇｍおよびゲート電圧Ｖｐｇｍｈ、または、中間電圧Ｖｍｉｄおよびゲート電圧Ｖｍｉｄｈのいずれを生成するかを指定する。

昇圧回路ＶｐａｓｓＢＳＴＣは、昇圧イネーブル信号ＢＳＴＥＮを受け取る。昇圧イネーブル信号ＢＳＴＥＮが活性化されている場合に、昇圧回路ＶｐａｓｓＢＳＴＣは、外部電源電圧Ｖｅｘを昇圧することによって、パス電圧Ｖｐａｓｓを生成する。

書込み電圧Ｖｐｇｍは、データ書込み時に、複数のワード線ＷＬのうち選択されたワード線に印加される電圧である。ワード線ドライバＷＬＤは、書込み電圧Ｖｐｇｍを、ＮＡＮＤストリングＮＳのうち書込み対象である選択メモリセルＭＣのコントロールゲートＣＧに印加する。書込み電圧Ｖｐｇｍは、例えば、約２０Ｖである。

パス電圧Ｖｐａｓｓは、複数のワード線ＷＬのうち選択されていないワード線に印加される電圧である。ワード線ドライバＷＬＤは、パス電圧Ｖｐａｓｓを、ＮＡＮＤストリングＮＳのうち書込み対象でない非選択メモリセルＭＣのコントロールゲートＣＧに印加する。パス電圧Ｖｐａｓｓは、書込み電圧Ｖｐｇｍよりも低い電圧である。従って、パス電圧Ｖｐａｓｓは、非選択メモリセルＭＣを導通状態にする電圧であるが、非選択メモリセルＭＣにデータを書き込むほど高い電圧ではない。パス電圧Ｖｐａｓｓは、例えば、約１０Ｖである。

中間電圧Ｖｍｉｄは、パス電圧Ｖｐａｓｓよりも高く、書込み電圧Ｖｐｇｍよりも低い電圧である。中間電圧Ｖｍｉｄは、データ書込み動作において、パス電圧Ｖｐａｓｓの印加と書込み電圧Ｖｐｇｍの印加との間に選択ワード線に印加される電圧である。中間電圧Ｖｍｉｄは、例えば、約１８Ｖである。

さらに、昇圧回路ＶｐｇｍＢＳＴＣは、ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈを生成する。ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈは、ワード線ドライバＷＬＤおよびワード線セレクタＷＬＳＴを駆動するために用いられる。ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈの生成については、後で図５（Ａ）を参照して説明する。

ワード線ドライバＷＬＤは、各ワード線ＷＬに対応して設けられている。ワード線ドライバＷＬＤは、昇圧回路ＶｐｇｍＢＳＴＣ、ＶｐａｓｓＢＳＴＣと各ワード線ＷＬとの間に接続されている。ワード線ドライバＷＬＤは、トランジスタＴｒ１、Ｔｒ２と、放電回路ＤＩＳＣＨＣと、レベルシフタＬＳ１、ＬＳ２とを備えている。

トランジスタＴｒ１は、昇圧回路ＶｐｇｍＢＳＴＣとワード線セレクタＷＬＳＴとの間に接続されている。トランジスタＴｒ１は、ゲート電極Ｇ１に電圧ＶｐｇｎｈまたはＶｍｉｄｈを受けて、書込み電圧Ｖｐｇｍまたは中間電圧Ｖｍｉｄをワード線ＷＬへ印加する。

トランジスタＴｒ２は、昇圧回路ＶｐａｓｓＢＳＴＣとワード線セレクタＷＬＳＴとの間に接続されている。トランジスタＴｒ２は、ゲート電極Ｇ２に電圧ＶｐｇｎｈまたはＶｍｉｄｈを受けて、パス電圧Ｖｐａｓｓをワード線ＷＬへ印加する。

放電回路ＤＩＳＣＨＣは、ワード線ＷＬを放電するために設けられている。

レベルシフタＬＳ１は、トランジスタＴｒ１のゲート電極Ｇ１に接続されており、所望のタイミングでゲート電圧Ｖｐｇｍｈ、ＶｍｉｄｈをトランジスタＴｒ１のゲート電極Ｇ１へ伝達する。ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈを伝達するタイミングは、図１に示すロジック回路ＬＣによって制御される。

レベルシフタＬＳ２は、トランジスタＴｒ２のゲート電極Ｇ２に接続されており、所望のタイミングでゲート電圧Ｖｐｇｍｈ、ＶｍｉｄｈをトランジスタＴｒ２のゲート電極Ｇ２へ伝達する。ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈを伝達するタイミングは、図１に示すロジック回路ＬＣによって制御される。

ワード線セレクタＷＬＳＴは、トランジスタＴｒｓｅｌを備えている。トランジスタＴｒｓｅｌは、ワード線ドライバＷＬＤと各ワード線ＷＬとの間に設けられている。トランジスタＴｒｓｅｌは、それぞれのゲート電極Ｇ３においてレベルシフタＬＳ３から電圧を受けて、ワード線ドライバＷＬＤをワード線ＷＬに接続する。同一のメモリブロック内の複数のワード線セレクタＷＬＳＴは同時に駆動される。ワード線セレクタＷＬＳＴは、ロウデコーダＲＤの一部として考えてよい。

レベルシフタＬＳ３は、複数のワード線セレクタＷＬＳＴのトランジスタＴｒｓｅｌのゲート電極Ｇ３に共通に接続されており、所望のタイミングでゲート電圧Ｖｐｇｍｈ、ＶｍｉｄｈをトランジスタＴｒｓｅｌのゲート電極Ｇ３へ伝達する。ゲート電圧Ｖｐｇｍｈ、Ｖｍｉｄｈを伝達するタイミングは、図１に示すロジック回路ＬＣによって制御される。

図５（Ａ）は、昇圧回路ＶｐｇｍＢＳＴＣの内部構成を示す図である。昇圧回路ＶｐｇｍＢＳＴＣは、昇圧回路ＢＳＴＣ１と、比較回路ＣＭＰ１と、トランジスタＴｒｂｓｔ１と、抵抗Ｒ１と、可変抵抗ＶＲ１とを備えている。昇圧回路ＢＳＴＣ１は、昇圧イネーブル信号ＢＳＴＥＮの活性化によって外部電源電圧Ｖｅｘを昇圧する。

一方、可変抵抗ＶＲ１の抵抗値は、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭに応じて、トランジスタＴｒｂｓｔ１と抵抗Ｒ１との間のノードＮ１から書込み電圧Ｖｐｇｍまたは中間電圧Ｖｍｉｄを出力するように設定される。

比較回路ＣＭＰ１は、抵抗Ｒ１と可変抵抗ＶＲ１との間のノードＮ１０の電圧が所定の参照電圧ＶＲＥＦと等しくなるように昇圧回路ＢＳＴＣ１をフィードバック制御する。これにより、昇圧回路ＢＳＴＣ１は、ノードＮ１から書込み電圧Ｖｐｇｍまたは中間電圧Ｖｍｉｄを出力するように制御される。ノードＮ１からの出力電圧は、ワード線ＷＬに印加される。

昇圧回路ＢＳＴＣ１からの出力電圧は、ノードＮ１からの出力電圧よりもトランジスタＴｒｂｓｔ１の閾値電圧だけ高い電圧となる。従って、トランジスタＴｒｂｓｔ１の閾値電圧をＶｔｈとすると、昇圧回路ＢＳＴＣ１からの出力電圧は、Ｖｐｇｍ＋ＶｔｈまたはＶｍｉｄ＋Ｖｔｈとなる。Ｖｐｇｍ＋Ｖｔｈは、ゲート電圧Ｖｐｇｍｈとしてワード線ドライバＷＬＤおよびレベルシフタＬＳ３に印加される。Ｖｍｉｄ＋Ｖｔｈは、ゲート電圧Ｖｍｉｄｈとしてワード線ドライバＷＬＤおよびレベルシフタＬＳ３に印加される。

このように、昇圧回路ＢＳＴＣ１は、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭに基づいて、書込み電圧Ｖｐｇｍおよびゲート電圧Ｖｐｇｍｈ、または、中間電圧Ｖｍｉｄおよびゲート電圧Ｖｍｉｄｈのいずれかを出力することができる。

図５（Ｂ）は、昇圧回路ＶｐａｓｓＢＳＴＣの内部構成を示す図である。昇圧回路ＶｐａｓｓＢＳＴＣは、昇圧回路ＢＳＴＣ２と、比較回路ＣＭＰ２と、抵抗Ｒ２と、可変抵抗ＶＲ２とを備えている。昇圧回路ＢＳＴＣ２は、昇圧イネーブル信号ＢＳＴＥＮの活性化によって外部電源電圧Ｖｅｘを昇圧し、パス電圧Ｖｐａｓｓを出力する。

一方、可変抵抗ＶＲ２の抵抗値は、Ｖｐａｓｓ制御コマンドＶｐａｓｓＣＯＭに基づいて制御され、昇圧回路ＢＳＴＣ２がパス電圧Ｖｐａｓｓを出力するように設定される。

比較回路ＣＭＰ２は、抵抗Ｒ２と可変抵抗ＶＲ２との間のノードＮ２０の電圧が所定の参照電圧ＶＲＥＦと等しくなるように昇圧回路ＢＳＴＣ２をフィードバック制御する。これにより、昇圧回路ＢＳＴＣ２は、パス電圧Ｖｐａｓｓを出力するように制御される。昇圧回路ＢＳＴＣ２からのパス電圧Ｖｐａｓｓは、ワード線ドライバＷＬＤおよびワード線ＷＬに印加される。

このように、昇圧回路ＢＳＴＣ２は、Ｖｐａｓｓ制御コマンドＶｐａｓｓＣＯＭに基づいて、パス電圧Ｖｐａｓｓをワード線ＷＬへ印加することができる。

次に、本実施形態によるＮＡＮＤ型フラッシュメモリ１００のデータ書込み動作を説明する。データ書込み動作は、選択ワード線へ書込み電圧を印加する書込みループと選択ワード線に接続された複数のメモリセルのうち選択された選択メモリセルにデータが書き込まれたか否かを検証するベリファイリードとを繰り返すことにより実行される。例えば、図２に示すＷＬｓを選択ワード線とし、ＭＣｓを選択メモリセルとする。

図６は、第１の実施形態に従った書込みループの１つを示すタイミング図である。書込みループでは、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓ（選択メモリセルＭＣｓのゲート）に、パス電圧Ｖｐａｓｓ、中間電圧Ｖｍｉｄ、書込み電圧Ｖｐｇｍをこの順番で段階的に印加する。ワード線ドライバＷＬＤは、他の非選択ワード線ＷＬにはパス電圧Ｖｐａｓｓを印加する。

より詳細には、まず、ｔ１において、昇圧イネーブル信号ＢＳＴＥＮを論理ハイに活性化させる。図４に示す内部電圧ジェネレータＶｉｎＧは、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭとして中間電圧Ｖｍｉｄを生成するためのデジタルコードを受け取る。これにより、図５（Ａ）に示す昇圧回路ＶｐｇｍＢＳＴＣは、中間電圧Ｖｍｉｄを出力する。

昇圧回路ＶｐｇｍＢＳＴＣが中間電圧Ｖｍｉｄを出力すると、その後、ｔ２〜ｔ５のそれぞれにおいて、図４に示すトランジスタＴｒｓｅｌ、Ｔｒ２、Ｔｒ１の各ゲート電極Ｇ３、Ｇ２、Ｇ１にゲート電圧Ｖｍｉｄｈが印加される。これにより、ｔ２において、トランジスタＴｒｓｅｌが導通状態になり、ｔ３において、トランジスタＴｒ２が導通状態になり、さらに、ｔ４において、トランジスタＴｒ１が導通状態になる。

ｔ２において、トランジスタＴｒｓｅｌが導通状態になることによって、ワード線ドライバＷＬＤが選択ワード線ＷＬｓに電圧を印加可能になる。尚、このとき、非選択ワード線ＷＬに対応するトランジスタＴｒｓｅｌも同時に導通状態になる。従って、非選択ワード線ＷＬに対応する他のワード線ドライバＷＬＤも非選択ワード線ＷＬに電圧を印加可能になる。

ｔ３において、トランジスタＴｒ２が導通状態になることによって、パス電圧Ｖｐａｓｓが選択ワード線ＷＬｓに印加される。これにより、選択ワード線ＷＬｓの電圧がパス電圧Ｖｐａｓｓになる。尚、このとき、他の非選択ワード線ＷＬの電圧もパス電圧Ｖｐａｓｓになる。

ｔ４において、トランジスタＴｒ１が導通状態になることによって、中間電圧Ｖｍｉｄまたは書込み電圧Ｖｐｇｍが選択ワード線ＷＬｓに印加される。ｔ４〜ｔ５において、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭが中間電圧Ｖｍｉｄのデジタルコードになる。従って、昇圧回路ＶｐｇｍＢＳＴＣは、中間電圧Ｖｍｉｄを出力する。その結果、選択ワード線ＷＬｓの電圧は、中間電圧Ｖｍｉｄになる。

ｔ５において、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは書込み電圧Ｖｐｇｍのデジタルコードになる。従って、昇圧回路ＶｐｇｍＢＳＴＣは、書込み電圧Ｖｐｇｍを出力する。よって、選択ワード線ＷＬｓの電圧は、書込み電圧Ｖｐｇｍになり、選択メモリセルＭＣｓにデータが書き込まれる。

例えば、データ“０”を書き込むために、ビット線選択回路ＢＬＣは、選択ビット線に書き込み電圧を与える。これにより、選択メモリセルＭＣｓのフローティングゲートＦＧに電子が注入され、選択メモリセルＭＣｓにデータ“０”が書き込まれる。

一方、データ“１”の書込みは、データ“０”を書き込まないことによって実行される。従って、ビット線選択回路ＢＬＣは、データ“０”を書き込まないために、非選択ビット線に非書き込み電圧を与える。これにより、選択メモリセルＭＣｓのデータを“１”に維持することができる。尚、データの論理の呼称は、便宜的なものであり、“０”と“１”とを入れ替えても差し支えない。

昇圧回路ＶｐｇｍＢＳＴＣが書込み電圧Ｖｐｇｍを出力すると、ゲート電極Ｇ１、Ｇ３の電圧は、ゲート電圧Ｖｐｇｍｈになる。ゲート電圧Ｖｐｇｍｈによって、トランジスタＴｒ１およびＴｒｓｅｌは、導通状態を維持する。

ｔ６において、ゲート電極Ｇ１への電圧が低レベル電圧に戻る。これにより、トランジスタＴｒ１が非導通状態になる。そして、放電回路ＤＩＳＣＨＣが活性化されてワード線ＷＬが放電される。これにより、選択ワード線ＷＬｓの電圧も低レベル電圧に戻る。

その後、ｔ７において、トランジスタＴｒｓｅｌが非導通状態となり、ｔ８において、昇圧イネーブル信号ＢＳＴＥＮが論理ロウに非活性化される。これにより、１つの書込みループが終了する。

書込みループの実行後、メモリ１００は、ベリファイリードを実行する。ベリファイリードは、通常の読出し動作と同様でよいので、そのタイミング図をここでは図示しない。ベリファイリードにより、選択メモリセルＭＣｓにデータが書き込まれたか否かが検証され得る。

ベリファイリードは、選択メモリセルＭＣｓにデータ“０”が書き込まれたか否かを検証する動作である。より詳細には、センスアンプＳＡが、選択メモリセルＭＣｓのデータを検出することによって行なわれる。このとき、選択メモリセルＭＣｓのデータが“０”であれば、ベリファイリードをパス（合格）したことになる。しかし、選択メモリセルＭＣｓのデータが“１”であれば、ベリファイリードをフェイル（不合格）したことになる。

ベリファイリードをフェイルした場合、メモリ１００は、書込みループを再度実行する。このとき、選択ワード線ＷＬｓに印加される書込み電圧は、前回の書込みループにおけるＶｐｇｍよりも高いＶｐｇｍ＋ΔＶｐｇｍへステップアップさせる。

選択ワード線ＷＬｓに接続されたメモリセルＭＣ（ページ）のうち、全ての選択メモリセルＭＣｓがベリファイリードをパスするまで、書込みループおよびベリファイリードは繰り返し実行される。

本実施形態による書込みループでは、ワード線ドライバＷＬＤは、図６に示すパルス印加時間Ｔｐｕｌｓｅのうち時間Ｔ１ｎの間、選択ワード線ＷＬｓに中間電圧Ｖｍｉｄを印加する。パルス印加時間Ｔｐｕｌｓｅのうち時間Ｔ２ｎの間、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓに書込み電圧Ｖｐｇｍを印加する。
ここで、図６に示す実線波形Ｐａは、ワード線ドライバＷＬＤおよびロウデコーダＲＤに比較的近いメモリセルＭＣａに印加されるゲート電圧（ワード線電圧）の波形である。破線波形Ｐｂは、ワード線ドライバＷＬＤおよびロウデコーダＲＤから比較的遠いメモリセルＭＣｂに印加されるゲート電圧（ワード線電圧）の波形である。波形ＰａおよびＰｂに示すとおり、ワード線ＷＬのＲＣ遅延により、ワード線ドライバＷＬＤおよびロウデコーダＲＤに近い位置とそれらから遠い位置においてワード線の電圧レベル（ワード線電圧の立上がり時間）が異なる。即ち、書込み対象の複数のメモリセルＭＣが同じページ内に存在していても、ワード線ドライバＷＬＤおよびロウデコーダＲＤから各メモリセルＭＣまでの距離によって、書込み電圧Ｖｐｇｍの実質的な印加時間が異なる。

例えば、選択ワード線ＷＬｓの電圧が書込み電圧Ｖｐｇｍ以上になる期間は、ワード線ドライバＷＬＤおよびロウデコーダＲＤに比較的近いメモリセルＭＣａにおいてＴａであり、ワード線ドライバＷＬＤおよびロウデコーダＲＤから比較的遠いメモリセルＭＣｂにおいてＴｂである。即ち、Ｔａは、書込み電圧ＶｐｇｍがメモリセルＭＣａに実質的に印加される期間である。Ｔｂは、書込み電圧ＶｐｇｍがメモリセルＭＣｂに実質的に印加される期間である。

本実施形態では、ワード線ドライバＷＬＤおよびロウデコーダＲＤから各メモリセルＭＣまでの距離によって、書込み電圧Ｖｐｇｍの実質的な印加時間は、最大（Ｔａ−Ｔｂ）だけ異なる。

図７は、比較例に従った書込みループの１つを示すタイミング図である。この比較例では、中間電圧Ｖｍｉｄが設けられておらず、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓにパス電圧Ｖｐａｓｓを印加した直後、選択ワード線ＷＬｓに書込み電圧Ｖｐｇｍを印加している。比較例よるメモリの構成は、第１の実施形態の構成と同様でよい。

図７に示す実線波形Ｐａ０は、ワード線ドライバＷＬＤおよびロウデコーダＲＤに比較的近いメモリセルＭＣａに印加されるゲート電圧（ワード線電圧）の波形である。破線波形Ｐｂ０は、ワード線ドライバＷＬＤおよびロウデコーダＲＤから比較的遠いメモリセルＭＣｂに印加されるゲート電圧（ワード線電圧）の波形である。波形Ｐａ０およびＰｂ０に示すとおり、ワード線ＷＬにＲＣ遅延が生じると、ワード線ドライバＷＬＤおよびロウデコーダＲＤに近い位置とそれらから遠い位置においてワード線電圧の立ち上がり時間が異なる。

選択ワード線ＷＬｓの電圧が書込み電圧Ｖｐｇｍ以上になる期間は、ワード線ドライバＷＬＤおよびロウデコーダＲＤに比較的近いメモリセルＭＣａにおいてＴａ０であり、ワード線ドライバＷＬＤおよびロウデコーダＲＤから比較的遠いメモリセルＭＣｂにおいてＴｂ０である。

従って、比較例では、ワード線ドライバＷＬＤおよびロウデコーダＲＤから各メモリセルＭＣまでの距離によって、書込み電圧Ｖｐｇｍの実質的な印加時間は、最大（Ｔａ０−Ｔｂ０）だけ異なる。

より詳細には、図７の比較例では、ワード線ドライバＷＬＤは、パス電圧Ｖｐａｓｓと書込み電圧Ｖｐｇｍとの間に中間電圧Ｖｍｉｄを印加しない。従って、ワード線ドライバＷＬＤおよびロウデコーダＲＤに比較的近いメモリセルＭＣａのゲート電圧は、パス電圧Ｖｐａｓｓの印加終了直後に書込み電圧Ｖｐｇｍになる。メモリセルＭＣａのゲート電圧は、パルス印加時間Ｔｐｕｌｓｅ０のうちほとんどの期間、書込み電圧Ｖｐｇｍに維持される。

一方、ワード線ドライバＷＬＤおよびロウデコーダＲＤから比較的遠いメモリセルＭＣｂのゲート電圧は、選択ワード線ＷＬｓのＲＣ遅延によってパス電圧Ｖｐａｓｓから書込み電圧Ｖｐｇｍへの立ち上がりまでに比較的長い期間を要する。従って、メモリセルＭＣｂのゲート電圧は、パルス印加時間Ｔｐｕｌｓｅ０のうち一部の短期間だけ、書込み電圧Ｖｐｇｍに維持される。

これに対し、本実施形態では、ワード線ドライバＷＬＤは、パス電圧Ｖｐａｓｓと書込み電圧Ｖｐｇｍとの間において中間電圧Ｖｍｉｄを選択ワード線ＷＬｓに印加する。従って、選択ワード線ＷＬｓの電圧は、パス電圧Ｖｐａｓｓ、中間電圧Ｖｍｉｄおよび書込み電圧Ｖｐｇｍの順番で段階的に上昇する。これにより、ワード線ドライバＷＬＤおよびロウデコーダＲＤに比較的近いメモリセルＭＣａのゲート電圧は、パス電圧Ｖｐａｓｓの印加終了直後に中間電圧Ｖｍｉｄになり、中間電圧Ｖｍｉｄの印加終了直後に、書込み電圧Ｖｐｇｍになる。その結果、メモリセルＭＣａは、パルス印加時間Ｔｐｕｌｓｅのうち中間電圧Ｖｍｉｄを印加している期間（ｔ４〜ｔ５）を除いた期間（ｔ５〜ｔ６）において、書込み電圧Ｖｐｇｍに維持される。

一方、ワード線ドライバＷＬＤおよびロウデコーダＲＤから比較的遠いメモリセルＭＣｂのゲート電圧は、選択ワード線ＷＬｓのＲＣ遅延によって、メモリセルＭＣａのゲート電圧よりも遅れて上昇する。しかし、中間電圧Ｖｍｉｄが選択ワード線ＷＬｓに印加される期間（ｔ４〜ｔ５）が設けられており、ワード線ドライバＷＬＤの出力電圧は段階的に上昇するので、メモリセルＭＣｂのゲート電圧の上昇は、メモリセルＭＣａのゲート電圧の上昇に或る程度追従しながら上昇する。従って、本実施形態による期間Ｔｂは、比較例による期間Ｔｂ０とさほど変わらないが、本実施形態による期間Ｔａは、比較例による期間Ｔａ０よりも中間電圧Ｖｍｉｄの印加期間（ｔ４〜ｔ５）だけ短くなる。その結果、本実施形態における書込み電圧Ｖｐｇｍの印加時間の差（Ｔａ−Ｔｂ）は、比較例における書込み電圧Ｖｐｇｍの印加時間の差（Ｔａ０−Ｔｂ０）よりも小さくなる。ｋのように、本実施形態では、ワード線ドライバＷＬＤおよびロウデコーダＲＤから各メモリセルＭＣまでの距離（ワード線ＷＬの長さ）に依る影響が小さくなる。

ワード線ドライバＷＬＤおよびロウデコーダＲＤから各メモリセルＭＣまでの距離に依る影響が小さいと、ベリファイリードをパスするまでの書込みループ回数が、複数の選択メモリセルＭＣｓ間においてばらつかず、安定する。即ち、複数の選択メモリセルＭＣｓ間においてディスターブが生じにくく、複数の選択メモリセルＭＣｓ間において書込みの度合がばらつかず、安定する。これにより、本実施形態は、ワード線ドライバＷＬＤおよびロウデコーダＲＤからメモリセルＭＣまでの距離よって生じるメモリセルＭＣの閾値電圧のばらつきを抑制することができる。その結果、本実施形態によるメモリセルの閾値分布は広がらず、メモリ１００の信頼性の向上に繋がる。

尚、本実施形態による書込み電圧Ｖｐｇｍの印加時間Ｔａ、Ｔｂ自体は、とくに限定しない。従って、印加時間Ｔａ、Ｔｂは、任意に設定してもよく、あるいは、比較例の印加時間Ｔａ０、Ｔｂ０のいずれかに適合させてもよい。

図８は、書込みループＮと書込みループＮ＋１（Ｎは整数）との関係を示すタイミング図である。本実施形態において、ワード線ドライバＷＬＤは、書込みループを繰り返すごとに、書込み電圧ＶｐｇｍをΔＶｐｇｍだけステップアップさせる。一方、ワード線ドライバＷＬＤは、複数の書込みループにおいて中間電圧を一定のまま維持する。

書込みループＮにおいて、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは、中間電圧Ｖｍｉｄに対応するデジタルコードおよび書込み電圧Ｖｐｇｍに対応するデジタルコードになる。これにより、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓに対して、パス電圧Ｖｐａｓｓ、中間電圧ＶｍｉｄおよびＶｐｇｍをこの順番に印加する。

書込みループＮ＋１において、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは、中間電圧Ｖｍｉｄに対応するデジタルコードおよび書込み電圧Ｖｐｇｍ＋ΔＶｐｇｍに対応するデジタルコードになる。これにより、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓに対して、パス電圧Ｖｐａｓｓ、中間電圧ＶｍｉｄおよびＶｐｇｍ＋ΔＶｐｇｍをこの順番に印加する。

書込みループＮにおいて、中間電圧Ｖｍｉｄを印加する時間はＴ１ｎであり、書込み電圧Ｖｐｇｍを印加する時間はＴ２ｎである。書込みループＮ＋１において、中間電圧Ｖｍｉｄを印加する時間はＴ１ｎ＋１であり、書込み電圧Ｖｐｇｍ＋ΔＶｐｇｍを印加する時間はＴ２ｎ＋１である。各書込みループＮ、Ｎ＋１において、中間電圧および書込み電圧の印加時間は、異なってもよく、任意に設定してよい。

例えば、書込みループＮ＋１では、書込みループＮよりも書込み電圧が高くなる。従って、書込みループＮ＋１における書込み電圧Ｖｐｇｍ＋ΔＶｐｇｍの印加時間Ｔ２ｎ＋１は、書込みループＮにおける書込み電圧Ｖｐｇｍの印加時間Ｔ２ｎよりも長くしてもよい。これにより、選択ワード線ＷＬｓの充電時間を充分にとることができる。

尚、各書込みループＮ、Ｎ＋１において、中間電圧および書込み電圧の印加時間は、それぞれ等しくてもよい。即ち、Ｔ１ｎ＋１＝Ｔ１ｎ、Ｔ２ｎ＋１＝Ｔ２ｎであってもよい。

（第２の実施形態）
図９は、第２の実施形態によるＮＡＮＤ型フラッシュメモリ１００の動作を示すタイミング図である。第２の実施形態では、ワード線ドライバＷＬＤは、書込みループを繰り返すごとに、書込み電圧Ｖｐｇｍおよび中間電圧Ｖｍｉｄの両方をステップアップさせる。第２の実施形態によるメモリ１００のその他の動作は、第１の実施形態によるメモリ１００の動作と同様でよい。第２の実施形態の構成は、第１の実施形態の構成と同様でよい。

書込みループＮにおいて、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは、中間電圧Ｖｍｉｄに対応するデジタルコードまたは書込み電圧Ｖｐｇｍに対応するデジタルコードになる。これにより、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓに対して、パス電圧Ｖｐａｓｓ、中間電圧ＶｍｉｄおよびＶｐｇｍをこの順番に印加することができる。

書込みループＮ＋１において、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは、中間電圧Ｖｍｉｄ＋ΔＶｍｉｄに対応するデジタルコードおよび書込み電圧Ｖｐｇｍ＋ΔＶｐｇｍに対応するデジタルコードになる。これにより、ワード線ドライバＷＬＤは、選択ワード線ＷＬｓに対して、パス電圧Ｖｐａｓｓ、中間電圧Ｖｍｉｄ＋ΔＶｍｉｄおよびＶｐｇｍ＋ΔＶｐｇｍをこの順番に印加することができる。

書込みループＮにおいて、中間電圧Ｖｍｉｄを印加する時間はＴ１ｎであり、書込み電圧Ｖｐｇｍを印加する時間はＴ２ｎである。書込みループＮ＋１において、中間電圧Ｖｍｉｄ＋ΔＶｍｉｄを印加する時間はＴ１ｎ＋１であり、書込み電圧Ｖｐｇｍ＋ΔＶｐｇｍを印加する時間はＴ２ｎ＋１である。各書込みループＮ、Ｎ＋１において、中間電圧および書込み電圧の印加時間は、異なってもよく、任意に設定してよい。例えば、書込みループＮ＋１では、書込みループＮよりも中間電圧および書込み電圧の両方が高くなる。従って、書込みループＮ＋１における中間電圧Ｖｍｉｄ＋ΔＶｍｉｄの印加時間Ｔ１ｎ＋１は、書込みループＮにおける中間電圧Ｖｍｉｄの印加時間Ｔ１ｎよりも長くしてもよい。また、書込みループＮ＋１における書込み電圧Ｖｐｇｍ＋ΔＶｐｇｍの印加時間Ｔ２ｎ＋１は、書込みループＮにおける書込み電圧Ｖｐｇｍの印加時間Ｔ２ｎよりも長くしてもよい。これにより、選択ワード線ＷＬｓの充電時間を充分にとることができる。

尚、各書込みループＮ、Ｎ＋１において、中間電圧および書込み電圧の印加時間は、それぞれ等しくてもよい。即ち、Ｔ１ｎ＋１＝Ｔ１ｎ、Ｔ２ｎ＋１＝Ｔ２ｎであってもよい。また、中間電圧Ｖｍｉｄのステップアップの電圧幅ΔＶｍｉｄは、書込み電圧Ｖｐｇｍのステップアップの電圧幅ΔＶｐｇｍとほぼ等しくてもよい。

第２の実施形態も、第１の実施形態と同様に、各書込みループにおいて選択ワード線ＷＬｓの電圧を段階的に上昇させる。これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

（第２の実施形態の変形例１）
本変形例において、ワード線ドライバＷＬＤは、書込みループの繰り返し回数が所定値ｋ（ｋは整数）未満のとき、各書込みループにおいて中間電圧Ｖｍｉｄを一定のまま維持する。そして、書込みループの回数が所定値ｋ以上になったときに、ワード線ドライバＷＬＤは、書込みループを繰り返すごとに、中間電圧Ｖｍｉｄをステップアップさせる。即ち、書込みループの数値Ｎが所定値ｋ未満の場合、中間電圧Ｖｍｉｄは一定のまま維持される。書込みループの数値Ｎが所定値ｋ以上になった場合、中間電圧Ｖｍｉｄは、書込みループの実行ごとに、例えば、ΔＶｍｉｄずつステップアップされる。

本変形例も、第１の実施形態と同様に、各書込みループにおいて選択ワード線ＷＬｓの電圧を段階的に上昇させる。これにより、本変形例は、第１の実施形態と同様の効果を得ることができる。

（第２の実施形態の変形例２）
本変形例において、ワード線ドライバＷＬＤは、書込みループの繰り返し回数が所定値ｋ未満のとき、書込みループを繰り返すごとに、中間電圧Ｖｍｉｄをステップアップさせる。そして、書込みループの回数が所定値ｋ以上になったときに、ワード線ドライバＷＬＤは、各書込みループにおいて中間電圧Ｖｍｉｄを一定のまま維持する。即ち、書込みループの数値Ｎが所定値ｋ未満の場合、中間電圧Ｖｍｉｄは、書込みループの実行ごとに、例えば、ΔＶｍｉｄずつステップアップされる。書込みループの数値Ｎが所定値ｋ以上になった場合、中間電圧Ｖｍｉｄは一定のまま維持される。

本変形例も、第１の実施形態と同様に、各書込みループにおいて選択ワード線ＷＬｓの電圧を段階的に上昇させる。これにより、本変形例は、第１の実施形態と同様の効果を得ることができる。

(第３の実施形態)
図１０は、第３の実施形態に従ったＮＡＮＤ型フラッシュメモリ１００の動作を示すタイミング図である。第３の実施形態において、ワード線ドライバＷＬＤは、各書込みループにおいて、選択ワード線ＷＬｓに対して、パス電圧Ｖｐａｓｓの印加と、書込み電圧Ｖｐｇｍの印加との間に、複数の中間電圧Ｖｍｉｄ１、Ｖｍｉｄ２を印加する。尚、第３の実施形態では、中間電圧は２つ設定されているが、中間電圧の数は、これに限定しない。第３の実施形態によるメモリ１００の構成は、第１の実施形態によるメモリ１００の構成と同様でよい。

第３の実施形態のｔ１〜ｔ５の動作は、第１の実施形態のｔ１〜ｔ５の動作と同様でよい。ただし、第３の実施形態では、ｔ１において、図４に示す内部電圧ジェネレータＶｉｎＧは、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭとして第１の中間電圧Ｖｍｉｄ１を生成するためのデジタルコードを受け取る。これにより、図５（Ａ）に示す昇圧回路ＶｐｇｍＢＳＴＣは、第１の中間電圧Ｖｍｉｄ１を出力する。そして、ｔ２〜ｔ５において、昇圧回路ＶｐｇｍＢＳＴＣは、図４に示すトランジスタＴｒｓｅｌ、Ｔｒ２、Ｔｒ１の各ゲート電極Ｇ３、Ｇ２、Ｇ１にゲート電圧Ｖｍｉｄｈ１を印加する。

その後、ｔ５〜ｔ６において、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは第２の中間電圧Ｖｍｉｄ２のデジタルコードになる。従って、昇圧回路ＶｐｇｍＢＳＴＣは、第２の中間電圧Ｖｍｉｄ２を出力する。選択ワード線ＷＬｓの電圧は、第２の中間電圧Ｖｍｉｄ２になる。

ｔ６において、Ｖｐｇｍ制御コマンドＶｐｇｍＣＯＭは書込み電圧Ｖｐｇｍのデジタルコードになる。従って、昇圧回路ＶｐｇｍＢＳＴＣは、書込み電圧Ｖｐｇｍを出力する。選択ワード線ＷＬｓの電圧は、書込み電圧Ｖｐｇｍになり、選択メモリセルＭＣｓにデータが書き込まれる。

ｔ７〜ｔ９の動作は、第１の実施形態のｔ６〜ｔ９の動作と同様でよい。

第３の実施形態では、選択ワード線ＷＬｓの電圧が、パス電圧Ｖｐａｓｓ、第１の中間電圧Ｖｍｉｄ１、第２の中間電圧Ｖｍｉｄ２、書込み電圧Ｖｐｇｍと段階的に上昇する。これにより、第３の実施形態における書込み電圧Ｖｐｇｍの印加時間の差（Ｔａ３−Ｔｂ３）は、さらに小さくなる。即ち、第３の実施形態によるメモリ１００では、ワード線ドライバＷＬＤおよびロウデコーダＲＤから各メモリセルＭＣまでの距離（ワード線ＷＬの長さ）に依る影響がさらに小さくなる。第３の実施形態は、第１の実施形態の効果も得られる。

尚、第１の中間電圧Ｖｍｉｄ１、第２の中間電圧Ｖｍｉｄ２および書込み電圧Ｖｐｇｍの印加時間Ｔ１〜Ｔ３は、それぞれ任意に設定され得る。

複数の書込みループにおいて、第１および第２の中間電圧Ｖｍｉｄ１、Ｖｍｉｄ２は、図８に示すように一定に維持されてもよい。また、複数の書込みループにおいて、第１および第２の中間電圧Ｖｍｉｄ１、Ｖｍｉｄ２のいずれか一方または両方は、書込み電圧Ｖｐｇｍと同様にステップアップさせてもよい。さらに、第３の実施形態は、上記第２の実施形態の変形例１または変形例２を適用することもできる。

上記第１から第３の実施形態は、二次元構造のメモリセルアレイだけでなく、三次元構造のメモリセルアレイにも適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００・・・メモリ、ＭＣＡ・・・メモリセルアレイ、ＲＤ・・・ロウデコーダ、ＷＬＤ・・・ワード線ドライバ、ＢＬＣ・・・ビット線制御回路、ＳＡ・・・センスアンプ、ＤＬ・・・データラッチ回路、ＤＱＢ・・・データ入出力バッファ、ＡＤＤＢ・・・アドレスバッファ、ＶｉｎＧ・・・内部電圧ジェネレータ、ＶＳＵＢＣ・・・基板電圧制御回路、ＬＣ・・・ロジック回路、ＶｐｇｍＢＳＴＣ・・・Ｖｐｇｍ昇圧回路、ＶｐａｓｓＢＳＴＣ・・・Ｖｐａｓｓ昇圧回路、Ｔｒ１、Ｔｒ２、Ｔｒｓｅｌ・・・トランジスタ、ＤＩＳＣＨＣ・・・放電回路、ＬＳ１、ＬＳ２、ＬＳ３・・・レベルシフタ、ＷＬＳＴ・・・ワード線セレクタ、ＢＳＴＣ１、ＢＳＴＣ２・・・昇圧回路、ＣＭＰ１、ＣＭＰ２・・・比較回路、Ｔｒｂｓｔ１・・・トランジスタ、Ｒ１、Ｒ２・・・抵抗、ＶＲ１、ＶＲ２・・・可変抵抗

Claims (9)

1. 複数のワード線と、
   前記ワード線と交差する複数のビット線と、
   前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルと、
   前記複数のワード線のうち選択されていない非選択ワード線に印加されるパス電圧と、前記複数のワード線のうち選択されている選択ワード線に印加される書込み電圧と、前記パス電圧よりも高く前記書込み電圧よりも低い中間電圧とのいずれかの電圧を前記複数のワード線に印加するワード線ドライバと、
   前記ビット線を介して前記メモリセルのデータを検出するセンスアンプとを備え、
   前記選択ワード線に接続された前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込む動作は、前記選択ワード線へ電圧を印加する書込みループと前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイとを繰り返すことにより実行され、
   前記ワード線ドライバは、各前記書込みループにおいて、前記選択ワード線に対して、前記パス電圧、前記中間電圧、前記書込み電圧をこの順に印加し、
   前記ワード線ドライバは、前記書込みループを繰り返すごとに、前記書込み電圧および前記中間電圧をステップアップさせることを特徴とする半導体記憶装置。
2. 複数のワード線と、
   前記ワード線と交差する複数のビット線と、
   前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルと、
   前記複数のワード線のうち選択されていない非選択ワード線に印加されるパス電圧と、前記複数のワード線のうち選択されている選択ワード線に印加される書込み電圧と、前記パス電圧よりも高く前記書込み電圧よりも低い中間電圧とのいずれかの電圧を前記複数のワード線に印加するワード線ドライバと、
   前記ビット線を介して前記メモリセルのデータを検出するセンスアンプとを備え、
   前記選択ワード線に接続された前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込む動作は、前記選択ワード線へ電圧を印加する書込みループと前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイとを繰り返すことにより実行され、
   前記ワード線ドライバは、各前記書込みループにおいて、前記選択ワード線に対して、前記パス電圧、前記中間電圧、前記書込み電圧をこの順に印加することを特徴とする半導体記憶装置。
3. 前記ワード線ドライバは、前記書込みループを繰り返すごとに、前記書込み電圧をステップアップさせ、前記中間電圧を一定のまま維持することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ワード線ドライバは、前記書込みループを繰り返すごとに、前記書込み電圧および前記中間電圧をステップアップさせることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記中間電圧のステップアップの電圧幅は、前記書込み電圧のステップアップの電圧幅とほぼ等しいことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記ワード線ドライバは、前記書込みループの回数が所定値未満のとき、各前記書込みループにおいて前記中間電圧を一定のまま維持し、
   前記ワード線ドライバは、前記書込みループの回数が所定値以上のとき、前記書込みループを繰り返すごとに、前記中間電圧をステップアップさせることを特徴とする請求項２から請求項５のいずれかに記載の半導体記憶装置。
7. 前記ワード線ドライバは、前記書込みループの回数が所定値未満のとき、前記書込みループを繰り返すごとに、前記中間電圧をステップアップさせ、
   前記ワード線ドライバは、前記書込みループの回数が所定値以上のとき、各前記書込みループにおいて前記中間電圧を一定のまま維持することを特徴とする請求項３から請求項５のいずれかに記載の半導体記憶装置。
8. 前記ワード線ドライバは、各前記書込みループにおいて、前記選択ワード線に対して、前記パス電圧の印加と前記書込み電圧の印加との間に、複数の前記中間電圧を印加することを特徴とする請求項２から請求項７のいずれかに記載の半導体記憶装置。
9. 複数のワード線と、前記ワード線と交差する複数のビット線と、前記ワード線と前記ビット線との交点に対応して設けられた複数のメモリセルと、電圧を前記複数のワード線に印加するワード線ドライバと、前記ビット線を介して前記メモリセルのデータを検出するセンスアンプとを備えた半導体記憶装置の駆動方法であって、
   前記複数のワード線から選択されている選択ワード線に接続された前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込む動作は、前記選択ワード線へ電圧を印加する書込みループと前記選択メモリセルにデータが書き込まれたか否かを検証するベリファイとを繰り返すことにより実行され、
   各前記書込みループにおいて、前記複数のワード線のうち選択されていない非選択ワード線に印加するパス電圧と、前記選択ワード線に印加する書込み電圧と、前記パス電圧よりも高く前記書込み電圧よりも低い中間電圧とを、前記選択ワード線に対して、前記パス電圧、前記中間電圧および前記書込み電圧の順番に印加することを具備する半導体記憶装置の駆動方法。

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