CN114464236A - 半导体存储装置及半导体存储装置的控制方法 - Google Patents

半导体存储装置及半导体存储装置的控制方法 Download PDF

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Abstract

本发明的实施方式提供一种能够提高处理能力的半导体存储装置及半导体存储装置的控制方法。实施方式的半导体存储装置包含多个第1存储单元(MT)、字线(WL)及控制电路(17)。控制电路(17)在第1模式的第1编程循环中，在对字线施加了第1电压(VSV)而执行第1编程后，一边使施加到字线(WL)的第2电压(VCG_SV)升压，一边重复进行第1验证，直到第1存储单元的断开单元数成为阈值以下为止，基于第1电压(VSV)与重复进行第1验证的次数来决定第3电压(VPGM_SV)，在第2模式的第1次的第2编程循环中，对字线(WL)施加第3电压(VPGM_SV)而执行第2编程。

Description

半导体存储装置及半导体存储装置的控制方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2017年8月2日、申请号为201710651020.9、发明名称为“半导体存储装置及存储器系统”的发明专利申请案。
[相关申请]
本申请享有以日本专利申请2017-42499号(申请日：2017年3月7日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及存储器系统。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。
发明内容
本发明的实施方式提供一种能够提高处理能力的半导体存储装置及存储器系统。
实施方式的半导体存储装置包含：第1存储单元组，包含多个第1存储单元；字线，共通地连接在多个第1存储单元；及控制电路，控制写入动作，所述写入动作具备重复进行包含第1编程及第1验证的第1编程循环的第1模式、及重复进行包含第2编程及第2验证的第2编程循环的第2模式。控制电路在依次执行第1及第2模式的情况下，在第1编程循环中，在对字线施加第1电压而执行第1编程后，一边使施加到字线的第2电压升压，一边重复进行第1验证，直到第1存储单元的断开单元数成为阈值以下为止，基于第1电压与重复进行第1验证的次数来决定低于第1电压的第3电压，在第1次的第2编程循环中，对字线施加第3电压而执行第2编程后，对字线施加低于第2电压的第4电压而执行第2验证。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图5是第1实施方式的半导体存储装置所具备的读出放大器模块的框图。
图6是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。
图7是第1实施方式的半导体存储装置中的取样模式的说明图。
图8是第1实施方式的半导体存储装置所具备的偏移表。
图9是表示第1实施方式的半导体存储装置中的写入动作的流程图。
图10是表示第1实施方式的半导体存储装置中的写入动作的流程图。
图11是表示第1实施方式的半导体存储装置中的写入动作时的选择字线的电压的时序图。
图12是表示第1实施方式的半导体存储装置中的写入动作时的选择字线的电压的时序图。
图13是表示第2实施方式的第1例的半导体存储装置中的写入的流程图。
图14是表示第2实施方式的第2例的半导体存储装置中的写入的流程图。
图15是表示第2实施方式的第3例的半导体存储装置中的写入的流程图。
图16是表示第2实施方式的第4例的半导体存储装置中的区的NAND串的剖视图。
图17是表示第2实施方式的第4例的半导体存储装置中的写入的流程图。
图18是表示第3实施方式的存储器系统中的写入动作的流程图。
图19是表示第3实施方式的存储器系统所具备的控制器未指定寄存器的情况下的指令序列的时序图。
图20是表示第3实施方式的存储器系统所具备的控制器指定寄存器的情况下的指令序列的时序图。
图21是表示第4实施方式的存储器系统中的写入动作的流程图。
图22是表示第1变化例的半导体存储装置中的取样模式的说明图。
具体实施方式
以下，参照附图对实施方式进行说明。在进行该说明时，在所有图中，对于共通的部分标注共通的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置及存储器系统进行说明。以下，作为半导体存储装置，列举存储单元晶体管三维积层在半导体衬底上方而成的三维积层型NAND型闪速存储器为例进行说明。
1.1关于构成
1.1.1关于存储器系统的整体构成
首先，使用图1对本实施方式的存储器系统的整体构成进行说明。
如图1所示，存储器系统1具备NAND型闪速存储器100及控制器200。控制器200与NAND型闪速存储器100例如可通过该等的组合构成一个半导体存储装置，作为其例子，可列举如SDTM卡那样的存储卡或SSD(solid state drive，固态驱动器)等。
NAND型闪速存储器100具备多个存储单元晶体管，且非易失地存储数据。NAND型闪速存储器100利用NAND总线而与控制器200连接，并基于来自控制器200的命令动作。更具体来说，NAND型闪速存储器100经由数据线DQ0～DQ7而与控制器200进行例如8比特的输入输出信号I/O的收发。输入输出信号I/O例如是数据、地址及指令。另外，NAND型闪速存储器100从控制器200接收例如晶片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读取使能信号REn。并且，NAND型闪速存储器100向控制器200发送就绪/忙碌信号R/Bn。
晶片使能信号CEn是用来使NAND型闪速存储器100使能的信号，例如是以Low(“L”)电平激活。指令锁存使能信号CLE是表示输入输出信号I/O为指令的信号，例如是以High(“H”)电平激活。地址锁存使能信号ALE是表示输入输出信号I/O为地址的信号，例如是以“H”电平激活。写入使能信号WEn是用来将接收到的信号输入到NAND型闪速存储器100内的信号，每当从控制器200接收到指令、地址及数据等时，例如以“L”电平激活。因此，每当WEn被切换时，将输入输出信号I/O输入到NAND型闪速存储器100。读取使能信号REn是用来使控制器200从NAND型闪速存储器100中读出数据的信号。读取使能信号REn例如是以“L”电平激活。就绪/忙碌信号R/Bn是表示NAND型闪速存储器100是否为忙碌状态(是能够从控制器200接收指令的状态抑或是不能够从控制器200接收指令的状态)的信号，例如当NAND型闪速存储器100为忙碌状态时，设为“L”电平。
控制器200响应来自主机设备2的命令，命令NAND型闪速存储器100执行数据的读出、写入、删除等。另外，控制器200管理NAND型闪速存储器100的存储器空间。
控制器200包含主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250及ECC电路260。
主机接口电路210经由控制器总线而与主机设备2连接，且负责与主机设备2的通信。主机接口电路210将从主机设备2接收到的命令及数据传输到处理器230及缓冲存储器240。另外，主机接口电路210响应处理器230的命令将缓冲存储器240内的数据传输到主机设备2。
NAND接口电路250经由NAND总线而与NAND型闪速存储器100连接，且负责与NAND型闪速存储器100的通信。NAND接口电路250将从处理器230接收到的命令传输到NAND型闪速存储器100。另外，NAND接口电路250在写入时，将缓冲存储器240内的写入数据传输到NAND型闪速存储器100。进而，NAND接口电路250在读出时，将从NAND型闪速存储器100中读出的数据传输到缓冲存储器240。
处理器230控制整个控制器200的动作。例如，当处理器230从主机设备2接收到写入命令时，响应该命令而将写入命令输出到NAND型闪速存储器100。读出及删除时也相同。另外，处理器230执行耗损平均等用来管理NAND型闪速存储器100的各种处理。进而，处理器230执行各种运算。例如，处理器230执行数据的加密处理或随机化处理等。
ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting，错误检查与订正)处理。
内置存储器220例如是DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且被用作处理器230的作业区域。并且，内置存储器220保存用来管理NAND型闪速存储器100的固件及各种管理表等。
1.1.2关于半导体存储装置的构成
接下来，使用图2对NAND型闪速存储器100的构成进行说明。
如图2所示，NAND型闪速存储器100包含存储单元阵列11、读出放大器模块12、行解码器13、输入输出电路14、寄存器15、逻辑控制电路16、定序器17、就绪/忙碌控制电路18及电压产生电路19。此外，在图2的例中，为了使说明简略化，示出各区块间的连接的一部分。
存储单元阵列11包含区块BLK0～BLKn(n为1以上的自然数)。区块BLK是与位线及字线建立关联的多个非易失性存储单元晶体管的集合。各存储单元晶体管能够通过应用MLC(Multi-Level Cell，多级单元)方式存储多比特的数据。
读出放大器模块12将从存储单元阵列11读出的数据DAT经由输入输出电路14输出到控制器200。另外，读出放大器模块12将从控制器200经由输入输出电路14接收到的写入数据DAT传输到存储单元阵列11。
另外，读出放大器模块12包含计数器CT及设置在每条位线的多个读出放大器单元(未作图示)。计数器CT对已读出的数据的断开单元数、也就是处于断开状态的存储单元晶体管的个数进行计数，并将该计数结果传输到定序器17。关于读出放大器模块12的详细内容将于下文中进行说明。
行解码器13选择与进行读出动作及写入动作的存储单元晶体管对应的字线。并且，行解码器13分别对选择字线及非选择字线施加所需的电压。
输入输出电路14经由数据线DQ0～DQ7而与控制器200之间进行例如8比特的输入输出信号I/O(I/O0～I/O7)的收发。例如输入输出电路14将从控制器200接收到的输入输出信号I/O中所包含的写入数据DAT传输到读出放大器模块12。另外，输入输出电路14将从读出放大器模块12传输来的读出数据DAT作为输入输出信号I/O发送到控制器200。
寄存器15包含状态寄存器15A、地址寄存器15B、指令寄存器15C。状态寄存器15A保存状态信息STS。另外，状态寄存器15A根据定序器17的指示将该状态信息STS传输到输入输出电路14。地址寄存器15B从输入输出电路14接收地址ADD，并保存该地址ADD。并且，地址寄存器15B将地址ADD中所包含的列地址CA及行地址RA分别传输到读出放大器模块12及行解码器13。指令寄存器15C从输入输出电路14接收指令CMD，并保存该指令CMD。并且，指令寄存器15C将指令CMD传输到定序器17。
逻辑控制电路16从控制器200接收晶片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn，并根据这些控制信号控制输入输出电路14及定序器17。
定序器17控制整个NAND型闪速存储器100的动作。具体来说，定序器17基于从指令寄存器15C传输来的指令CMD控制读出放大器模块12、行解码器13及电压产生电路19等，而执行数据的写入动作及读出动作等。定序器17能够在写入动作时对编程电压进行取样，并基于该结果算出编程电压的偏移值。所谓编程电压，是指在写入数据时施加到选择字线的电压。算出偏移值的动作将于下文中进行说明。
另外，定序器17包含寄存器REG。寄存器REG例如具有与编程电压的偏移值相关的表(以下称为“偏移表”)。定序器17参照偏移表设定最佳的编程电压。此外，偏移表能够通过被称为例如设置特征(set feature)的参数写入动作进行重写。
就绪/忙碌控制电路18基于定序器17的动作状态产生就绪/忙碌信号R/Bn，并将该信号发送到控制器200。就绪/忙碌信号R/Bn是通过就绪/忙碌控制电路18控制连接于其输出的晶体管Tr的接通/断开而产生。
电压产生电路19基于定序器17的指示产生各种电压。并且，电压产生电路19将所产生的电压供给到存储单元阵列11、读出放大器模块12及行解码器13等。
1.1.3关于存储单元阵列的构成
接下来，使用图3对存储单元阵列11的构成进行说明。图3的例表示区块BLK0，但其它区块BLK的构成也相同。
如图3所示，区块BLK0包含例如4个串单元SU(SU0～SU3)。此外，1个区块BLK中所包含的串单元SU数任意。并且，各个串单元SU包含多个NAND串20。NAND串20分别包含例如8个存储单元晶体管MT(MT0～MT7)以及选择晶体管ST1及ST2。以下，在不限定存储单元晶体管MT0～MT7的情况下记为存储单元晶体管MT。存储单元晶体管MT具备控制栅极与电荷存储层，且非易失地保存数据。
此外，存储单元晶体管MT可以是在电荷存储层使用绝缘膜的MONOS型，也可以是在电荷存储层使用导电层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限定于8个，也可以是16个或32个、64个、128个等，其数量并无限定。进而，选择晶体管ST1及ST2的个数任意，只要分别为1个以上即可。
存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT7的电流路径串联连接。并且，存储单元晶体管MT7的漏极连接在选择晶体管ST1的源极，存储单元晶体管MT0的源极连接在选择晶体管ST2的漏极。
各个串单元SU0～SU3中的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。同样地，各个串单元SU0～SU3中的选择晶体管ST2的栅极分别连接在选择栅极线SGS0～SGS3。以下，在不限定选择栅极线SGD0～SGD3的情况下记为选择栅极线SGD。在不限定选择栅极线SGS0～SGS3的情况下记为选择栅极线SGS。此外，各串单元SU的选择栅极线SGS0～SGS3也可以共通地连接。
位于区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通地连接在字线WL0～WL7。以下，在不限定字线WL0～WL7的情况下记为字线WL。
位于串单元SU内的各NAND串20的选择晶体管ST1的漏极分别连接在不同的位线BL0～BL(L－1)(L为2以上的整数)。以下，在不限定位线BL0～BL(L－1)的情况下记为位线BL。各位线BL将在多个区块BLK间位于各串单元SU内的1个NAND串20共通地连接。进而，多个选择晶体管ST2的源极共通地连接在源极线SL。也就是说，串单元SU是连接在不同的位线BL且连接在相同的选择栅极线SGD及SGS的NAND串20的集合体。另外，区块BLK是使字线WL共用的多个串单元SU的集合体。并且，存储单元阵列11是使位线BL共用的多个区块BLK的集合体。
对任一串单元SU中的连接在任一字线WL的存储单元晶体管MT总括地进行数据的写入动作及读出动作。以下，在进行数据的写入动作及读出动作时，将总括地选择的存储单元晶体管MT的组称为“存储单元组MCG”。并且，将写入到1个存储单元组MCG中或者经读出的1比特的数据的集合称为“页”。
数据的删除能够以区块BLK单位或小于区块BLK的单位进行。关于删除，例如记载在名为“非易失性半导体存储器装置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”且在2011年9月18日提出申请的美国专利申请13/235,389号。另外，记载在名为“非易失性半导体存储器装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”且在2010年1月27日提出申请的美国专利申请12/694,690号。进而，记载在名为“非易失性半导体存储器装置及其数据删除方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATAERASE METHODTHEREOF)”且在2012年5月30日提出申请的美国专利申请13/483,610号。这些专利申请是通过参照而将其整体内容援用于本申请说明书中。
进而，存储单元阵列11的构成也可以为其它构成。也就是说，关于存储单元阵列11的构成，例如，记载在名为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”且在2009年3月19日提出申请的美国专利申请12/407,403号。另外，记载在名为“三维积层非易失性半导体存储器(THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY)”且在2009年3月18日提出申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法(NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”且在2010年3月25日提出申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”且在2009年3月23日提出申请的美国专利申请12/532,030号。这些专利申请是通过参照而将其整体内容援用于本申请说明书中。
1.1.4关于存储单元阵列的剖面构成
接下来，使用图4对存储单元阵列11的剖面构成进行说明。图4的例表示串单元SU0及SU1的剖面，串单元SU2及SU3的构成也相同。此外，在图4中省略层间绝缘膜。
如图4所示，沿与半导体衬底30平行的第1方向D1设置着与半导体衬底30平行且沿与第1方向D1垂直的第2方向D2延伸的多个源极线接点LI。在2个源极线接点LI之间配置着1个串单元SU。源极线接点LI将半导体衬底30与设置于比NAND串20更靠上方的未图示的源极线SL连接。此外，源极线接点LI及NAND串20的配置能够任意设定。例如也可以在2个源极线接点LI之间设置多个串单元SU。进而，在图4的例中，为了使说明简略化，示出在1个串单元SU中多个NAND串20沿第2方向D2排列成1列的情况，1个串单元SU中的NAND串20的排列能够任意设定。例如，可以沿着第2方向D2并排地配置成2列，也可以排列成4列的锯齿配置。
在各串单元SU中，NAND串20是沿着与半导体衬底30垂直的第3方向D3形成。更具体来说，在半导体衬底30的表面区域设置着n型井31。并且，在n型井31的表面区域设置着p型井32。另外，在p型井32的表面区域的一部分设置着n+型扩散层33。并且，在p型井32的上方，作为选择栅极线SGS、字线WL及选择栅极线SGD发挥功能的10层配线层34分别经由未图示的层间绝缘膜依次积层。
并且，形成着贯通10层配线层34并到达至p型井32的柱状半导体层35。在半导体层35的侧面依次形成着隧穿绝缘膜36、电荷存储层37及阻挡绝缘膜38。半导体层35例如使用多晶硅。隧穿绝缘膜36及阻挡绝缘膜38例如使用氧化硅膜。电荷存储层37例如使用氮化硅膜。以下，将由半导体层35、隧穿绝缘膜36、电荷存储层37及阻挡绝缘膜38形成的柱称为“存储器柱MP”。半导体层35作为NAND串20的电流路径发挥功能，且成为供形成各晶体管的通道的区域。并且，半导体层35的上端连接在作为位线BL发挥功能的配线层(未图示)。由存储器柱MP与配线层34形成存储单元晶体管MT、以及选择晶体管ST1及ST2。
在图4的例中，存储器柱MP的上表面(开口部)的直径大于与半导体衬底30相接的底面的直径。并且，存储器柱MP的侧面相对于半导体衬底30的平面而倾斜角度成为90度以下(以下，将此种形状称为“圆锥形状”)。在此种情况下，对应于存储器柱MP的形状，每层配线层34(层)上的存储单元晶体管MT(MT0～MT7)的单元尺寸不同。更具体来说，在图4的例中，存储单元晶体管MT0的单元尺寸变得最小，存储单元晶体管MT7的单元尺寸变得最大。
如果单元尺寸不同，那么存在例如在写入动作时施加到选择字线WL的编程电压的最佳值不同的情况。
此外，存储器柱MP的形状并不限定于圆锥形状。例如，存储器柱MP可以呈上表面到底面直径相同的圆柱形状，底面的直径也可以大于上表面的直径。
进而，在图4的例中，作为选择栅极线SGD及SGS发挥功能的配线层34分别设置着1层，但也可以设置多层。
源极线接点LI沿着第2方向D2具有线形状。源极线接点LI例如使用多晶硅。并且，源极线接点LI的底面连接在n+型扩散层33，上表面连接在作为源极线SL发挥功能的配线层(未图示)。
1.1.5读出放大器模块的构成
接下来，使用图5对读出放大器模块12的构成进行说明。图5是读出放大器模块12的电路图。如图5所示，读出放大器模块12包含设置在每条位线BL的读出放大器单元SAU(SAU0～SAU(L－1))。
各读出放大器单元SAU分别是以能够与计数器CT进行数据收发的方式连接。另外，各读出放大器单元SAU具备读出电路SA、锁存电路SDL、ADL、BDL、CDL及XDL。这些读出电路SA、锁存电路SDL、ADL、BDL、CDL及XDL是以能够相互间进行数据收发的方式连接。
读出电路SA在读出动作时读出已被读出至对应的位线BL的数据，并判断读出数据是“0”还是“1”。另外，在写入动作时，基于保存在锁存电路SDL的数据对位线BL施加电压。
锁存电路SDL、ADL、BDL及CDL暂时保存读出数据及写入数据。锁存电路ADL、BDL及CDL例如用于各个存储单元晶体管保存2比特以上的数据的多值动作。此外，锁存电路的个数能够任意设定，例如是根据存储单元晶体管所能保存的数据量(比特数)来设定。
锁存电路XDL设置在每个读出放大器单元SAU，并用于读出放大器单元SAU与控制器200之间的数据的输入输出。从控制器200接收到的数据经由锁存电路XDL被传输到锁存电路SDL、ADL、BDL或者CDL。另外，锁存电路SDL、ADL、BDL及CDL的数据经由锁存电路XDL被传输到控制器200。
1.2关于存储单元晶体管的阈值分布
接下来，使用图6对本实施方式的存储单元晶体管MT可获得的阈值分布进行说明。以下，在本实施方式中，对存储单元晶体管MT能够保存4位(2比特)数据的情况进行说明，但能够保存的数据并不限定于4位。在本实施方式中，存储单元晶体管MT例如也能够保存8位(3比特)数据，只要能够保存4位(2比特)以上的数据即可。
如图6所示，各个存储单元晶体管MT的阈值电压取离散性的例如4个分布的任一个所包含的值。将该4个分布按阈值高低从低到高依次称为“Er”电平、“A”电平、“B”电平及“C”电平。
“Er”电平例如相当于数据的删除状态。并且，“Er”电平中所包含的阈值电压小于电压VCG_AV，具有正或负的值。
“A”～“C”电平相当于将电荷注入到电荷存储层并写入了数据的状态，各分布中所包含的阈值电压例如具有正的值。“A”电平中所包含的阈值电压为电压VCG_AV以上且小于电压VCG_BV(其中，VCG_BV＞VCG_AV)。“B”电平中所包含的阈值电压为电压VCG_BV以上且小于电压VCG_CV(其中，VCG_CV＞VCG_BV)。“C”电平中所包含的阈值电压为电压VCG_CV以上且小于电压VREAD及VPASS(VREAD(或者VPASS)＞VCG_CV)。此外，VREAD及VPASS分别是在数据的读出动作时及写入动作时施加到非选择位线WL的电压。
如上所述，各存储单元晶体管MT具有4个阈值分布的任一个，由此可获得4种状态。将这些状态以2进制记法分配于“00”～“11”，由此，各存储单元晶体管MT能够保存2比特的数据。以下，将该2比特数据分别称为上位比特及下位比特。另外，将在存储单元组MCG中被总括地写入(或者读出)的上位比特的集合称为上位页(upper page)，将下位比特的集合称为下位页(lower page)。
此外，在图6中，以4个电平离散地分布的情况为例进行了说明，但该分布是例如刚写入数据后的理想的状态。因此，现实中相邻的电平可能会产生重叠。例如存在在写入数据后，因干扰等而导致“Er”电平的上端与“A”电平的下端重叠的情况。在此种情况下，例如使用ECC技术等对数据进行订正。
1.3写入动作
接下来，对写入动作进行说明。写入动作大体包含编程与编程验证。并且，通过重复进行编程与编程验证的组合(以下称为“编程循环”)而使存储单元晶体管MT的阈值电压上升至目标电平为止。
编程是指通过将电子注入到电荷存储层而使阈值电压上升(或通过禁止注入而维持阈值电压)的动作。以下，将使阈值电压上升的动作称为““0”写入”。另一方面，将维持阈值电压的动作称为““1”写入”或“禁止写入”。
编程验证是在编程之后读出数据，并判定存储单元晶体管MT的阈值电压是否达到设为目标的目标电平的动作。以下，将存储单元晶体管MT的阈值电压达到目标电平的情况称为“验证通过”，将未达到目标电平的情况称为“验证失败”。
本实施方式中的写入动作具有被称为“普通模式”与“取样模式”的2个模式。定序器17在进行施加到字线WL的编程电压的最佳化的情况下选择取样模式。以下，将编程电压的初始值记为VPGM，将经最佳化的编程电压记为VPGM_SV。
普通模式是通常的写入序列，重复进行编程循环并写入数据。在普通模式的第1次编程中，使用电压VPGM_SV作为在取样模式中被最佳化的编程电压，每当重复进行编程循环时，编程电压升压。以下，将普通模式中的升压电压记为DVP。
取样模式是用来求出最佳的编程电压的写入序列。以下，也将取样模式时的写入动作简称为“取样”。在取样模式中，使用高于普通模式的第1次所施加的编程电压的电压来执行编程。以下，将在取样模式时的第1次编程循环中施加到选择字线WL的编程电压记为VSV。电压VSV、VPGM及VPGM_SV呈VSV＞VPGM_SV＞VPGM的关系。例如，电压VSV是如在1次编程中存储单元晶体管MT的阈值电压的偏移量从“Er”电平达到“B”电平那样的高电压。并且，基于此时的存储单元晶体管MT的阈值电压的偏移量决定编程电压的最佳化、也就是偏移电压VOS。电压VPGM、VPGM_SV及VOS呈VPGM_SV＝VPGM+VOS的关系。
1.3.1关于取样模式
接下来，使用图7对取样模式详细地进行说明。
如图7所示，定序器17在编程时，例如将写入“C”电平的数据(以下，简称为““C”写入”)的存储单元晶体管MT作为对象执行使用了电压VSV的“0”写入。例如，“C”写入的存储单元晶体管MT数利用随机化处理而成为数据长的1/4左右。此时，写入“Er”电平、“A”电平及“B”电平的数据(以下，分别称为““Er”写入”、““A”写入”及““B”写入”)的存储单元晶体管MT设为禁止写入。该结果为例如多个“C”写入的存储单元晶体管MT的阈值电压从“Er”电平达到“B”电平。此外，被设为“0”写入的对象的存储单元晶体管MT只要为利用使用了电压VSV的“0”写入而写入比阈值电压所达到的电平(例如“B”电平)高的电平(例如“C”电平)的数据的存储单元晶体管MT即可。
在取样模式与普通模式中，编程验证的动作不同。更具体来说，在取样模式的情况下，定序器17在编程验证时对断开单元数进行计数，并且一边使读出电压以等间隔升压，一边重复进行编程验证，直到断开单元数成为预先设定的规定数以下为止。
以下，将编程循环内的编程验证的重复称为“验证循环”。并且，对应于验证循环的次数将各验证循环中的编程验证称为第1～第M验证(M为1以上的整数)。进而，将取样模式中的第1验证时施加到选择字线WL的读出电压记为VCG_SV，将电压VCG_SV的升压电压记为DVCG。更具体来说，例如，行解码器13在第2验证时对选择字线WL施加电压(VCG_SV+DVCG)，在第3验证时对选择字线WL施加电压(VCG_SV+2·DVCG)。同样地，行解码器13在第M验证时对选择字线WL施加电压(VCG_SV+(M－1)·DVCG)。
另外，在取样模式的情况下，定序器17在第1验证中，在断开单元数为规定数以下的情况、也就是写入不足的情况下，一边使编程电压升压，一边重复进行编程循环，直到断开单元数暂时变得多于规定数为止。以下，将取样模式中的电压VSV的升压电压记为DSV。并且，定序器17在第1验证中，在断开单元数变得多于规定数的情况下，重复进行验证循环，直到断开单元数成为规定数以下为止。在该情况下，验证循环至少重复进行2次以上。
定序器17基于断开单元数成为规定数以下时的读出电压、也就是验证循环的次数决定偏移电压VOS。并且，定序器17基于偏移电压VOS设定最佳的编程电压VPGM_SV。电压VPGM_SV与电压VOS呈VPGM_SV＝VPGM+VOS的关系。
此外，定序器17也可以具有调整电压VSV的电压值及施加期间、断开单元的规定数、以及电压DSV、电压VCG_SV及电压DVCG_SV的电压值的功能，例如控制器200也可以利用Set Feature(设置特征)进行变更。
1.3.2关于偏移表
接下来，使用图8对偏移表进行说明。在本实施方式中，定序器17具有与取样模式时的编程循环的次数及读出电压(验证循环的次数)相关的偏移表。并且，定序器17基于偏移表决定偏移电压VOS。此外，图8的例表示编程循环被设定至2次且验证循环的次数被设定至5次的表，但并不限定于此。取样模式中的编程循环的次数与编程验证的次数能够任意设定。
如图8所示，例如在编程循环的次数为1次且验证循环的次数为2次的情况下，设定电压VOS1_2作为偏移电压VOS。同样地，在验证循环的次数为3、4及5次的情况下，分别设定电压VOS1_3、VOS1_4及VOS1_5作为偏移电压VOS。同样地，在编程循环为2次的情况下，对应于验证循环的次数设定电压VOS2_2～VOS2_5。在编程循环的次数相同的情况下，验证循环的次数越多，偏移电压VOS越小。例如，电压VOS1_2～VOS1_5呈VOS1_2＞VOS1_3＞VOS1_4＞VOS1_5的关系。另外，在验证循环的次数相同的情况下，编程循环的次数越多，偏移电压VOS越大。例如，电压VOS1_2与电压VOS_2_2呈VOS1_2＜VOS2_2的关系。此外，电压VOS1_2～VOS1_5及电压VOS2_2～VOS2_5中的各电压间的步骤宽度既可相同，也可不同。
1.3.3关于半导体存储装置中的写入动作的整体流程
接下来，使用图9及图10对半导体存储装置中的写入动作的整体流程进行说明。图9及图10的例表示在选择与前一次写入动作相同的区块BLK的相同字线WL的情况下选择普通模式，在选择不同字线WL的情况下选择取样模式的情况。此外，选择取样模式的条件能够任意设定。例如，定序器17可以在每次应用取样模式设定编程电压VPGM_SV后，执行基于普通模式的写入。或者，定序器17也可以根据由控制器200发送的指令选择取样模式。
如图9所示，首先，NAND型闪速存储器100从控制器200接收写入命令(指令CMD、地址ADD及数据DAT)(步骤S10)。更具体来说，NAND型闪速存储器100的输入输出电路14将所接收到的指令CMD、地址ADD及数据DAT分别传输到指令寄存器15C、地址寄存器15B及读出放大器模块12。地址寄存器15B将列地址CA发送到读出放大器模块12，将行地址RA发送到行解码器13。当指令CMD被存储至指令寄存器15C时，就绪/忙碌控制电路18对应于定序器17的控制将就绪/忙碌信号从“H”电平设为“L”电平。
定序器17在选择字线WL与前一次不同的情况下(步骤S11_是)选择取样模式(步骤S12)。更具体来说，例如，在选择区块BLK与前一次不同的情况下或者选择区块BLK与前一次相同但选择字线WL与前一次不同的情况下，定序器17选择取样模式。
另一方面，定序器17在选择字线WL与前一次相同的情况下(步骤S11_否)选择普通模式(步骤S13)。例如，在串单元SU与前一次不同但选择字线WL与前一次相同的情况下或者存储单元组MCG与前一次相同的情况下，定序器17选择普通模式。在选择了普通模式的情况下，定序器17设定前一次写入动作中所使用的编程电压VPGM_SV作为第1次编程电压。前一次使用的编程电压VPGM_SV例如保存在定序器17内的寄存器REG中。
在选择了取样模式的情况下(步骤S12)，定序器17设定电压VSV作为编程电压(步骤S14)。
定序器17使用电压VSV执行编程(步骤S15)。更具体来说，定序器17将“C”写入的存储单元晶体管MT设为“0”写入的对象，将“Er”～“B”写入的存储单元晶体管MT设为禁止写入。读出放大器模块12对与“C”写入的存储单元晶体管MT对应的位线BL施加例如电压VSS，对与“Er”～“B”写入的存储单元晶体管MT对应的位线BL施加电压VBL(＞VSS)。行解码器13在选择区块BLK中对选择字线WL施加电压VSV，对其它非选择字线WL施加电压VPASS。电压VPASS是不论存储单元晶体管MT的阈值电压如何均将存储单元晶体管MT设为接通状态的电压。电压VPASS呈VPASS＜VPGM＜VSV的关系。由此，“C”写入的存储单元晶体管MT的阈值电压上升。
接下来，定序器17执行编程验证(步骤S16)。更具体来说，行解码器13对选择字线WL施加第1验证的读出电压VCG_SV，对非选择字线WL施加电压VREAD。电压VREAD是不论保存数据如何均使存储单元晶体管MT接通的电压，呈VREAD(＞VCG_CV)＞VCG_SV的关系。例如，在读出对象的存储单元晶体管MT的阈值电压高于电压VCG_SV的情况下，存储单元晶体管MT成为断开状态，在阈值电压低于电压VCG_SV的情况下，存储单元晶体管MT成为接通状态。在该状态下，读出放大器模块12读出流经各位线BL的电流，并读出存储单元晶体管MT的数据，计数器CT对断开单元数进行计数。
在断开单元数多于规定数的情况下(步骤S17_是)，定序器17使读出电压升压电压DVCG。更具体来说，例如定序器17设定电压(VCG_SV+DVCG)作为第2验证中的读出电压。接下来，定序器17返回到步骤S16，重复进行验证循环直至断开单元数成为规定数以下为止。
在断开单元数为规定数以下的情况下(步骤S17_否)，定序器17确认是否已使读出电压升压。也就是说，定序器17确认在第1次验证循环中断开单元数是否为规定数以下。
在未使读出电压升压的情况下(步骤S19_否)，定序器17使编程电压升压电压DSV(步骤S20)。更具体来说，例如，定序器17设定电压(VSV+DSV)作为第2次编程电压。接下来，定序器17返回到步骤S15，并再次执行编程。定序器17重复进行取样模式中的编程循环直到成为将验证循环至少重复进行2次以上的状况。
如图10所示，定序器17在使读出电压升压的情况(步骤S19_是)、也就是将验证循环至少重复进行2次以上的情况下，判断取样正常执行，并基于验证循环的次数(读出电压)与编程循环的次数设定编程电压VPGM_SV(步骤S21)。
接下来，定序器17移行到普通模式，并继续进行写入动作(步骤S22)。
在步骤S22中移行到普通模式后或者在步骤S13中选择普通模式后，定序器17执行普通模式中的编程(步骤S23)。更具体来说，定序器17将“A”～“C”写入的存储单元晶体管MT设为“0”写入的对象，将“Er”写入的存储单元晶体管MT设为禁止写入。读出放大器模块12对与“A”～“C”写入的存储单元晶体管MT对应的位线BL施加例如电压VSS，对与“Er”写入的存储单元晶体管MT对应的位线BL施加电压VBL(＞VSS)。解码器13对选择字线施加电压VPGM_SV作为普通模式中的第1次编程电压。
接下来，定序器17执行编程验证(步骤S24)。更具体来说，例如，在进行“A”电平的编程验证的情况下，行解码器13对选择字线施加电压VCG_AV。此外，在普通模式中的编程验证中，也可以执行多个电平的编程验证。此时，与各电平对应的读出电压的间隔也可以各不相同。例如，在执行“A”～“C”电平的验证的情况下，电压VCG_AV与电压VCG_BV的电压差和电压VCG_BV与电压VCG_CV的电压差可以不同。
在通过验证的情况下(步骤S25_是)，定序器17结束写入动作。
在验证失败的情况下(步骤S25_否)，定序器17确认普通模式中的编程循环的次数是否达到预先设定的规定次数(步骤S26)。
在编程循环达到规定次数的情况下(步骤S26_是)，定序器17结束写入动作，并将写入动作未正常结束的内容(状态信息STS)报告给控制器200。
在编程循环未达到规定次数的情况下(步骤S26_否)，定序器17使下一次编程循环中的编程电压升压电压DVP(步骤S27)。更具体来说，例如，定序器17设定电压(VPGM_SV+DVP)作为普通模式中的第2次编程电压。接下来，定序器17返回到步骤S23并再次执行编程。
定序器17重复进行编程循环直到通过验证或普通模式中的编程循环的次数达到规定次数为止。
1.3.4写入动作时的选择字线的电压的具体例
接下来，使用图11及图12对写入动作时的选择字线WL的电压的具体例进行说明。图11的例表示在取样模式中将编程循环执行1次后移行到普通模式的情况，图12的例表示在取样模式中将编程循环执行2次后移行到普通模式的情况。
首先，对在取样模式中将编程循环执行1次的情况进行说明。
如图11所示，首先，定序器17选择取样模式。定序器17在取样模式中的第1次编程循环中，执行基于取样模式的第1次编程(“S_Pg1”)。此时，行解码器13对选择字线WL施加电压VSV。
接下来，定序器17执行基于取样模式的第1次编程验证(“S_Pv1”)。图11的例表示将验证循环重复进行5次的情况。行解码器13在第1验证(“第1Vfy”)中对选择字线WL施加电压VCG_SV。并且，行解码器13每当重复进行验证循环时，使施加到选择字线WL的电压升压电压DVCG。更具体来说，行解码器13在第2验证(“第2Vfy”)中对选择字线WL施加电压(VCG_SV+DVCG)，在第3验证(“第3Vfy”)中对选择字线WL施加电压(VCG_SV+2·DVCG)。进而，行解码器13在第4验证(“第4Vfy”)中对选择字线WL施加电压(VCG_SV+3·DVCG)，在第5验证(“第5Vfy”)中对选择字线WL施加电压(VCG_SV+4·DVCG)。
定序器17基于取样的结果决定偏移电压VOS，并算出已修正的编程电压VPGM_SV。此外，在选择了普通模式的情况下，定序器17省略在此之前的动作。
接下来，定序器17移行到普通模式。定序器17在普通模式中的第1次编程循环中，执行基于普通模式的第1次编程(“N_Pg1”)。此时，行解码器13对选择字线WL施加电压VPGM_SV。
接下来，定序器17执行基于普通模式的第1次编程验证(“N_Pv1”)。图11的例表示执行“A”电平的编程验证的情况。行解码器13对选择字线WL施加低于取样模式中的电压VCG_SV且与“A”电平的编程验证对应的电压VCG_AV。
接下来，定序器17在普通模式中的第2次编程循环中执行基于普通模式的第2次编程(“N_Pg2”)。此时，行解码器13对选择字线WL施加使电压VPGM_SV升压电压DVP后的电压(VPGM_SV+DVP)。
接下来，定序器17执行基于普通模式的第2次验证(“N_Pv2”)。图11的例表示执行“A”及“B”电平的编程验证的情况。行解码器13对选择字线WL施加与“A”电平的编程验证对应的电压VCG_AV后，施加与“B”电平的编程验证对应的电压VCG_BV。
接下来，定序器17在普通模式中的第3次编程循环中执行基于普通模式的第3次编程(“N_Pg3”)。此时，行解码器13对选择字线WL施加使电压(VPGM_SV+DVP)升压电压DVP后的电压(VPGM_SV+2·DVP)。
定序器17重复进行普通模式中的编程循环直到通过验证或编程循环达到规定次数为止。
接下来，对在取样模式中将编程执行2次的情况进行说明。
如图12所示，首先，定序器17选择取样模式。定序器17在取样模式中的第1次编程循环中执行基于取样模式的第1次编程(“S_Pg1”)。此时，行解码器13对选择字线WL施加电压VSV。
接下来，定序器17执行基于取样模式的第1次编程验证(“S_Pv1”)。在图12的例中，由于断开单元的计数为规定数以下，所以定序器17以1次结束编程验证。
接下来，定序器17在取样模式中的第2次编程循环中执行基于取样模式的第2次编程(“S_Pg2”)。此时，行解码器13对选择字线WL施加使电压VSV升压电压DSV后的电压(VSV+DSV)。
接下来，定序器17执行基于取样模式的第2次编程验证(“S_Pv2”)。图12的例表示将验证循环重复进行3次的情况。行解码器13在第1验证(“第1Vfy”)中对选择字线WL施加电压VCG_SV。并且，行解码器13每当重复进行验证循环时，使施加到选择字线WL的电压升压电压DVCG。更具体来说，行解码器13在第2验证(“第2Vfy”)中对选择字线WL施加电压(VCG_SV+DVCG)，在第3验证(“第3Vfy”)中对选择字线WL施加电压(VCG_SV+2·DVCG)。
定序器17基于取样的结果决定偏移电压VOS，并算出已修正的编程电压VPGM_SV。
接下来，定序器17移行到普通模式。普通模式中的写入动作与图11相同，因此省略说明。
1.4关于本实施方式的效果
如果为本实施方式的构成，那么能够提高半导体存储装置及存储器系统的处理能力。以下，对本效果进行详细说明。
例如，在三维积层型NAND型闪速存储器中，存在NAND串内的各存储单元晶体管MT的单元尺寸视层而有所不同的情况。在此种情况下，每个存储单元晶体管MT、也就是每条字线WL的最佳的编程电压不同。
作为使编程电压最佳化的方法，例如有将数据写入到其它存储单元组MCG中，求出存储单元晶体管MT的阈值电压达到目标电平(例如“A”电平)时的编程电压，并应用该编程电压的方法。但是，在该情况下，由于重复进行编程循环(编程及验证)直到编程电压达到目标电平为止，所以最佳化需要时间。另外，无法对实际进行写入的存储单元晶体管MT进行编程电压的最佳化。
相对于此，在本实施方式的构成中，半导体存储装置具备取样模式及普通模式的2个写入模式。在选择了取样模式的情况下，半导体存储装置能够将比普通模式的第1次编程中使用的编程电压高的编程电压施加到选择字线WL。进而，半导体存储装置在编程循环内，能够一边使读出电压以等间隔升压，一边重复进行编程验证，直到断开单元数成为预先设定的规定数以下为止。并且，半导体存储装置能够基于取样模式中的编程电压与重复进行编程验证的次数(读出电压)使编程电压最佳化。因此，与一边重复进行编程与编程验证一边求出编程电压的最佳值的方法相比，半导体存储装置能够减少编程电压的最佳化所需的编程(编程循环)的次数。由此，半导体存储装置能够缩短编程电压的最佳化所需的时间。因此，能够提高半导体存储装置及存储器系统的处理能力。
进而，在本实施方式的构成中，在普通模式中使用经最佳化的编程电压，由此能够减少存储单元晶体管MT的阈值电压达到所需的电平之前的编程循环的次数。因此，能够缩短写入动作的处理时间。
进而，在本实施方式的构成中，通过取样将写入比存储单元晶体管MT的阈值电压所达到的电平高的电平的数据的存储单元晶体管MT设为对象，并执行编程(“0”写入)。因此，能够在取样模式结束后使用经最佳化的编程电压执行普通模式的写入动作。
进而，在本实施方式的构成中，能够将经最佳化的编程电压的电压值(电压VPGM_SV的电压值)预先保存在例如定序器17内的寄存器REG中。因此，在能够使用所保存的编程电压的电压值的情况下能够省略取样模式，因此能够抑制写入动作的处理时间的增加。
此外，寄存器REG可以保存2个以上的在取样模式中算出的电压VPGM_SV的电压值。或者，为了针对每个取样模式保存电压VPGM_SV的电压值，也可以设置多个寄存器REG。例如，定序器17能够对每条字线WL执行取样模式，并将与各字线WL对应的电压VPGM_SV的电压值保存在1个寄存器REG内或者多个寄存器REG中。在该情况下，在普通模式中使用的电压VPGM_SV的电压值使用保存在与取样模式相关联的寄存器REG的电压VPGM_SV的电压值。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置及存储器系统进行说明。在第2实施方式中，示出4个在写入动作中定序器17选择取样模式的情况下的例子。以下，仅对与第1实施方式不同的点进行说明。
2.1第1例
首先，使用图13对第1例进行说明。在第1例中，在选择了与前一次不同的区块BLK的情况下选择取样模式。图13是比第1实施方式的图9及图10更简略地表示NAND型闪速存储器100中的写入动作整体的流程的流程图。
如图13所示，首先，NAND型闪速存储器100从控制器200接收写入命令(步骤S10)。
在选择区块BLK与前一次不同的情况下(步骤S30_是)，定序器17选择取样模式并执行取样(步骤S31)。取样动作的详细内容与第1实施方式的图9及图10中的步骤S12及S14～522相同。例如，在编程电压的最佳值的偏差在区块BLK间较大的情况下，定序器17在每个区块BLK执行取样。取样的结果为定序器17设定编程电压VPGM_SV。
在选择区块BLK与前一次相同的情况下(步骤S30_否)，定序器17使用保存在寄存器REG内的编程电压VPGM_SV。
接下来，定序器17选择普通模式并进行写入(步骤S32)。该情况下的写入动作与第1实施方式的图9及图10中的步骤S23～S27相同。
2.2第2例
接下来，使用图14对第2例进行说明。在第2例中，在选择了串单元SU0的情况下选择取样模式。以下，仅对与第1例不同的点进行说明。
如图14所示，与第1例不同，定序器17在选择了串单元SU0的情况下(步骤S33_是)执行取样(步骤S31)。例如，在本例中，选择区块BLK中的写入顺序成为字线WL0的串单元SU0～SU3、字线WL1的串单元SU0～SU3、…、字线WL7的串单元SU0～SU3的顺序。因此，在关于某一字线WL选择了串单元SU0的情况下(步骤S33_是)执行取样，在选择了串单元SU1～SU3的情况下(步骤S33_否)，使用选择了串单元SU0时经最佳化的编程电压VPGM_SV。
此外，在本例中，也可以在选择了区块BLK0的串单元SU0的情况下选择取样模式。
2.3第3例
接下来，使用图15对第3例进行说明。在第3例中，在选择了与前一次不同的存储单元组MCG的情况下选择取样模式。以下，仅对与第1及第2例不同的点进行说明。
如图15所示，与第1及第2例不同，定序器17在选择存储单元组MCG与前一次不同的情况下(步骤S34_是)执行取样(步骤S31)。例如，在相同的存储单元组MCG中写入下位页后写入上位页的情况下、或者在相同页中列地址CA不同的情况下，选择相同的存储单元组MCG。
2.4第4例
接下来，对第4例进行说明。在第4例中，将NAND串20内的存储单元晶体管MT分组成多个字线WL单位(以下，称为“区ZN”)，在选择了不同的区ZN的情况下选择取样模式。以下，仅对与第1至第3例不同的点进行说明。
2.4.1关于区ZN
首先，使用图16对区ZN进行说明。图16是将第1实施方式的图4中的存储器柱MP及配线层34摘选出来的图。
如图16所示，定序器17将字线WL0～WL7分成例如4个区ZN0～ZN3后进行管理。在图16的例中，字线WL0及WL1属于区ZN0，字线WL2及WL3属于区ZN1，字线WL4及WL5属于区ZN2，字线WL6及WL7属于区ZN3。此外，区ZN的设定能够任意变更。例如，也可以将字线WL0～WL3设定为区ZN0，将字线WL4～WL7设定为区ZN1。
2.4.2关于半导体存储装置中的写入动作的整体流程
接下来，使用图17对半导体存储装置中的写入动作的整体流程进行说明。
如图17所示，与第1至第3例不同，定序器17在区ZN与前一次不同的情况下(步骤S35_是)执行取样(步骤S31)。
2.5关于本实施方式的效果
能够将本实施方式的第1至第4例应用于第1实施方式。进而，第1至第4例能够尽可能地进行组合。例如，可以将第2例与第3例进行组合，并且于在串单元SU0中选择了与前一次相同的存储单元组MCG的情况下，选择普通模式。
3.关于第3实施方式
接下来，对第3实施方式的半导体存储装置及存储器系统进行说明。第3实施方式对控制器200选择NAND型闪速型存储器100中的写入模式的情况进行说明。以下，仅对与第1及第2实施方式不同的点进行说明。
3.1关于存储器系统中的写入动作的整体流程
首先，使用图18对存储器系统1中的写入动作的整体流程进行说明。在图18的例中，控制器200在未选择与前一次相同的行地址RA的情况下选择取样模式。
如图18所示，首先，控制器200从主机设备2接收写入命令(步骤S100)。
控制器200的处理器230决定写入数据的地址ADD(行地址RA及列地址CA)(步骤S101)。
处理器230例如在参照内置存储器220所保存的前一次写入信息(地址ADD)而选择与前一次相同的行地址RA的情况下(步骤S102_是)，选择普通模式，并发布写入指令。接下来，处理器230经由NAND接口电路250向NAND型闪速存储器100发送写入命令(写入指令、地址ADD及数据DAT)(步骤S103)。
如此一来，定序器17基于从控制器200接收到的写入命令，选择普通模式并开始写入动作(步骤S105)。在该情况下，NAND型闪速存储器100中的写入动作与第1实施方式的图9及图10的步骤S13之后的写入动作相同。
另一方面，处理器230在选择了与前一次相同的行地址RA的情况下(步骤S102_是)，选择取样模式，并发布取样指令。接下来，处理器230经由NAND接口电路250向NAND型闪速存储器100发送包含取样指令的写入命令(取样指令、写入指令、地址ADD及数据DAT)(步骤S104)。
如此一来，定序器17基于从控制器200接收到的取样指令，选择取样模式并开始写入动作(步骤S106)。在该情况下，NAND型闪速存储器100中的写入动作与第1实施方式的图9及图10的步骤S12之后的写入动作相同。定序器17通过取样算出编程电压VPGM_SV后，移行到普通模式并继续进行写入动作。
此外，在定序器17保存多个寄存器REG的情况下，处理器230选择适当的寄存器REG并发送写入命令。更具体来说，在普通模式的情况下，处理器230选择保存了与选择页对应的电压VPGM_SV的电压值的寄存器REG和普通模式并发送写入命令。在该情况下，关于NAND型闪速存储器100中的写入动作，使用保存在所选择的寄存器REG中的电压VPGM_SV的电压值进行与第1实施方式的图9及图10的步骤S13之后的写入动作相同的写入动作。另外，在取样模式的情况下，处理器230选择存储取样结果的寄存器REG和取样模式并发送写入命令。在该情况下，在取样模式中算出的电压VPGM_SV的电压值保存在所选择的寄存器REG中，保存在未选择的寄存器REG中的电压VPGM_SV的电压值未得到更新。
3.2关于写入动作的控制器的动作
接下来，使用图19及图20对写入动作时的控制器200的动作的2个例子进行说明。图19的例表示控制器200不指定寄存器REG并选择取样模式的情况下的写入动作。图20的例表示控制器200指定寄存器REG并选择取样模式的情况下的写入动作。
首先，对控制器200不指定寄存器REG的情况进行说明。例如，在定序器17包含1个寄存器REG且寄存器REG仅能保存1个电压VPGM_SV的情况下，控制器200不指定寄存器REG。
如图19所示，首先，处理器230将通知取样的执行的取样指令“YYh”与通知写入动作的执行的指令“80h”输出到NAND型闪速存储器100，并且将指令锁存使能信号CLE作为“H”电平激活。
接下来，处理器230输出地址“ADD”，并且将地址锁存使能信号ALE作为“H”电平激活。此外，在图19的例中，在1个循环中示出地址，但为了发送列地址CA及行地址RA等，也可以为多个循环。
接下来，处理器230输出所需循环数的编程数据“DAT”。
进而，处理器230输出指示写入执行的写入指令“10h”，并且将指令锁存使能信号CLE作为“H”电平激活。
这些指令、地址及数据被存储在NAND型闪速存储器100的例如寄存器15中。
定序器17响应取样指令“YYh”选择取样模式。另外，定序器17响应写入指令“10h”开始写入动作，且NAND型闪速存储器100成为忙碌状态(R/Bn＝“L”)。
当写入动作完成时，NAND型闪速存储器100成为就绪状态，就绪/忙碌信号R/Bn恢复至“H”电平。
接下来，对控制器200指定寄存器REG的情况进行说明。例如在定序器17包含多个寄存器REG的情况下，控制器200指定与选择页对应的寄存器REG。
如图20所示，首先，处理器230将通知指定寄存器REG的指令“ZZ1h”、通知写入模式及寄存器TEG的指令“ZZ2h”、及通知写入动作的执行的指令“80h”输出到NAND型闪速存储器100，并且将指令锁存使能信号CLE作为“H”电平激活。例如，指令ZZ2h是1循环的信号，利用“ZZ2h”的8比特的数据中的1比特选择取样模式或普通模式，利用剩下的比特选择要使用的寄存器REG。此外，指令“ZZ2h”也可以为地址或数据。
接下来，与图19同样地，处理器230输出地址“ADD”、编程数据“DAT”、指示写入执行的写入指令“10h”。
3.3关于本实施方式的效果
只要为本实施方式的构成，便能够获得与第1及第2实施方式相同的效果。
此外，在本实施方式中，对处理器230在行地址RA相同的情况下选择取样模式的情况进行了说明，但并不限定于此。处理器230也可以进行第1及第2实施方式中说明的通过定序器17而进行的取样模式的选择动作。进而，也可以将第1至第3实施方式进行组合，并使控制器200与NAND型闪速存储器100分别在不同的条件下选择取样模式。
4.第4实施方式
接下来，对第4实施方式的半导体存储装置及存储器系统进行说明。第4实施方式对控制器200对应于选择区块BLK的重写次数(重复进行写入/删除的次数)选择取样的情况进行说明。以下，仅对与第1至第3实施方式不同的点进行说明。
4.1关于存储器系统中的写入动作的整体流程
使用图21对存储器系统1中的写入动作的整体流程进行说明。在图21的例中，控制器200对应于之前进行的取样后的重写次数选择取样模式。
如图21所示，首先，控制器200从主机设备2接收写入(步骤S100)。
控制器200的处理器230决定写入数据的地址ADD(行地址RA及列地址CA)(步骤S101)。
处理器230例如是参照设置在内置存储器220中的重写次数表(步骤S107)。在重写次数表中存储了例如每个区块BLK的取样后的重写次数。此外，保存在写入表中的重写次数可以为字线WL单位，也可以为串单元SU单位，能够任意设定。另外，也可以在重写次数表中存储例如出厂后的合计重写次数。在该情况下，可以在每次达到预先设定的多个规定次数(例如，1000次、5000次、…)时进行取样。进而，也可以是保存每个区块BLK的删除次数的删除次数表。
在重写次数为规定次数以下的情况下(步骤S107_是)，与第3实施方式同样地，处理器230选择普通模式并发布写入指令。接下来，处理器230向NAND型闪速存储器100发送写入命令(步骤S103)。
如此一来，定序器17选择普通模式并开始写入动作(步骤S105)。
另一方面，在重写次数多于规定次数的情况下(步骤S107_否)，与第3实施方式同样地，处理器230选择取样模式，并发布取样指令与写入指令。接下来，处理器230向NAND型闪速存储器100发送包含取样指令的写入命令(步骤S104)。
如此一来，定序器17选择取样模式并开始写入动作(步骤S106)。
4.2关于本实施方式的效果
只要为本实施方式的构成，便可获得与第1至第3实施方式相同的效果。
进而，只要为本实施方式的构成，即便在因重复进行写入与删除而导致存储单元晶体管MT的特性劣化的情况下，也能够设定最佳的编程电压。因此，能够提高半导体存储装置及存储器系统的处理能力。
5.变化例等
所述实施方式的半导体存储装置包含：第1存储单元组(MCG)，包含多个第1存储单元(MT)；字线(WL)，共通地连接在多个第1存储单元；及控制电路(17)，控制写入动作，所述写入动作具备：第1模式(取样模式)，重复进行包含第1编程及第1验证的第1编程循环；及第2模式(普通模式)，重复进行包含第2编程及第2验证的第2编程循环。控制电路在依次执行第1及第2模式的情况下，在第1编程循环中，在对字线施加第1电压(VSV)而执行第1编程后，一边使施加到字线的第2电压(VCG_SV)升压，一边重复进行第1验证，直到第1存储单元的断开单元数成为阈值以下为止，基于第1电压与重复进行第1验证的次数来决定低于第1电压的第3电压(VPGM_SV)，在第1次的第2编程循环中，对字线施加第3电压而执行第2编程后，对字线施加低于第2电压的第4电压(VCG_AV)而执行第2验证。
通过应用所述实施方式，能够提供一种能够提高处理能力的半导体存储装置。
此外，实施方式并不限定于所述已说明的方式，能够进行各种变化。
5.1第1变化例
例如，也可以将本实施方式应用在能够保存8位(3比特)数据的存储单元晶体管MT。使用图22对一例进行说明。以下，仅对与第1实施方式的图7不同的点进行说明。
如图22所示，定序器17例如将“D”～“G”写入的存储单元晶体管MT设为对象，并执行使用了电压VSV的“0”写入。此时，“Er”～“C”写入的存储单元晶体管MT设为禁止写入。该结果为例如当多个“D”～“G”写入的存储单元晶体管MT的阈值电压高达“C”电平时大幅偏移。在该情况下，电压VCG_SV设定为例如电压VCG_CV以上且小于电压VCG_DV的电压。
5.2其它变化例
例如，所述实施方式能够尽可能地进行组合。例如，可以将第1实施方式与第4实施方式进行组合。
进而，在所述实施方式中，读出放大器模块12既可为电流读出型，也可以为电压读出型。
进而，所述实施方式并不限定于三维积层型NAND型闪速存储器，也可以应用于在半导体衬底上配置着存储单元的平面型NAND型闪速存储器。进而，并不限定于NAND型闪速存储器，也可以应用在使用了其它存储器的半导体存储装置。
进而，所谓所述实施方式中的“连接”，也包含使例如晶体管或者电阻等其它物体介存在两者之间而使之间接地连接的状态。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并无意图限定发明的范围。所述新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。所述实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。
此外，在与本发明相关的各实施方式中，也可以如下所述。例如存储单元晶体管MT能够保存2比特(4位)的数据，并且在将保存4位中的任一个时的阈值电平从低到高设为Er电平(删除电平)、A电平、B电平及C电平时，
(1)在读出动作中，
施加到“A”电平的读出动作所选择的字线的电压例如为0～0.55V之间。并不限定于此，也可以设为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V及0.5～0.55V中的任一个范围。
施加到“B”电平的读出动作所选择的字线的电压例如为1.5～2.3V之间。并不限定于此，也可以设为1.65～1.8V、1.8～1.95V、1.95～2.1V及2.1～2.3V中的任一个范围。
施加到“C”电平的读出动作所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可以设为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V及3.6～4.0V中的任一个范围。
作为读出动作的时间(tR)，例如可以设为25μs～38μs、38μs～70μs或70μs～80μs中的任一个范围。
(2)如上所述，写入动作包含编程动作与验证动作。在写入动作中，
最先施加到编程动作时所选择的字线的电压例如为13.7～14.3V之间。并不限定于此，例如也可以设为13.7～14.0V及14.0～14.6V中的任一个范围。
也可以改变写入第奇数条字线时的最先施加到所选择的字线的电压与写入第偶数条字线时的最先施加到所选择的字线的电压。
在将编程动作设为ISPP(Incremental Step Pulse Program，增量阶跃脉冲编程)方式时，作为升压的电压，例如可列举0.5V左右。
作为施加到非选择的字线的电压，例如可设为6.0～7.3V之间。并不限定于这种情况，例如也可以设为7.3～8.4V之间，还可以设为6.0V以下。
也可以根据非选择的字线是第奇数条字线抑或是第偶数条字线而改变所要施加的通过电压。
作为写入动作的时间(tProg)，例如可以设为1700μs～1800μs、1800μs～1900μs或1900μs～2000μs中的任一个范围。
(3)在删除动作中，
最先施加到形成在半导体衬底上部且在上方配置着所述存储单元的井的电压例如为12V～13.6V之间。并不限定于这种情况，例如也可以设为13.6V～14.8V、14.8V～19.0V、19.0～19.8V或19.8V～21V中的任一个范围。
作为删除动作的时间(tErase)，例如可以设为3000～4000μs、4000～5000μs或4000～9000μs中的任一个范围。
(4)存储单元的构造具有隔着膜厚为4～10nm的隧穿绝缘膜配置在半导体衬底(硅衬底)上的电荷蓄积层。该电荷蓄积层也可以设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可以向多晶硅中添加Ru等金属。电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。High-k膜可以列举HfO等。另外，氧化硅膜的膜厚可以厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用材料形成着膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可以使用W等。
另外，可以在存储单元间形成气隙。
[符号的说明]
1 存储器系统
2 主机设备
11 存储单元阵列
12 读出放大器模块
13 行解码器
14 输入输出电路
15 寄存器
15A 状态寄存器
15B 地址寄存器
15C 指令寄存器
16 逻辑控制电路
17 定序器
18 就绪/忙碌控制电路
19 电压产生电路
20 NAND串
30 半导体衬底
31 n型井
32 p型井
33 n+型扩散层
34 配线层
35 半导体层
36 隧穿绝缘膜
37 电荷存储层
38 阻挡绝缘膜
100 NAND型闪速存储器
200 控制器
210 主机接口电路
220 内置存储器
230 处理器
240 缓冲存储器
250 NAND接口电路
260 ECC电路

Claims (28)

1.一种半导体存储装置的控制方法，其特征在于控制半导体存储装置，所述半导体存储装置具备：
第1存储单元组，包含多个第1存储单元；
字线，共通地连接在所述多个第1存储单元；及
控制电路，控制写入动作，所述写入动作具备：第1模式，执行包含第1编程及第1验证的第1编程循环至少1次；及第2模式，重复进行包含第2编程及第2验证的第2编程循环；且所述半导体存储装置的控制方法包括：
在依次执行所述第1及第2模式的情况下，
在所述第1编程循环中，
对所述字线施加第1电压而执行所述第1编程，
一边使施加至所述字线的第2电压升压，一边重复进行所述第1验证，直到所述第1存储单元的断开单元数成为阈值以下为止，并
基于所述第1电压与重复进行所述第1验证的次数来决定低于所述第1电压的第3电压；
在第1次的所述第2编程循环中，
对所述字线施加所述第3电压而执行所述第2编程，
对所述字线施加低于所述第2电压的第4电压而执行所述第2验证。
2.根据权利要求1所述的半导体存储装置的控制方法，其特征在于：
在第1次的所述第1编程循环中，一边使所述第1电压升压，一边重复进行所述第1编程循环，直到在对所述字线施加了所述第2电压的第1次的所述第1验证中所述断开单元数超过所述阈值为止。
3.根据权利要求1或2所述的半导体存储装置的控制方法，其特征在于：
在所述第1编程循环中，一边使所述第2电压每次升压第1电压量，一边重复进行所述第1验证。
4.根据权利要求1或2所述的半导体存储装置的控制方法，其特征在于：
所述半导体存储装置还包含第2存储单元组，所述第2存储单元组包含多个第2存储单元；且
在对所述第1存储单元组的所述写入动作之后，执行对所述第2存储单元组的所述写入动作，
在对所述第2存储单元组的所述写入动作中，不执行所述第1模式，而是使用所述第3电压执行所述第2模式。
5.一种半导体存储装置的控制方法，其特征在于所述半导体存储装置具备：
第1存储单元组，包含多个第1存储单元；
第2存储单元组，包含多个第2存储单元；
第1字线，共通地连接在所述多个第1存储单元及所述多个第2存储单元；及
控制电路，控制写入动作，所述写入动作具备：
第1模式，执行包含第1编程及第1验证的第1编程循环至少1次，及
第2模式，重复进行包含第2编程及第2验证的第2编程循环；且
所述控制电路是：
在执行对所述多个第1存储单元的所述写入动作的情况下，
在所述第1编程循环中，
对所述第1字线施加第1电压而执行所述第1编程，
对所述第1字线分别施加低于所述第1电压地升压的多个第2电压而执行多次所述第1验证，直到所述第1存储单元的断开单元数成为阈值以下为止，
基于所述第1电压及执行所述第1验证的次数来决定高于所述第2电压的第3电压；
在第1次的所述第2编程循环中，
对所述第1字线施加所述第3电压而执行所述第2编程，
对所述第1字线施加比所述多个第2电压中的最高电压低的第4电压而执行所述第2验证。
6.根据权利要求6所述的半导体存储装置，其特征在于还具有：
多个第1选择晶体管，连接在所述多个第1存储单元；
多个第2选择晶体管，连接在所述多个第2存储单元；
第1选择栅极线，连接在所述多个第1选择晶体管；及
第2选择栅极线，连接在所述多个第2选择晶体管；且
所述控制电路在对所述第1存储单元组的所述写入动作后执行对所述第2存储单元组的所述写入动作的情况下，
在对所述第2存储单元组的所述写入动作中，不执行所述第1模式，而是使用所述第3电压执行所述第2模式。
7.根据权利要求7所述的半导体存储装置，其特征在于还具有：
多个第3存储单元，连接在所述多个第1存储单元及所述多个第1选择晶体管；
多个第4存储单元，连接在所述多个第2存储单元及所述多个第2选择晶体管；及
第2字线，共通地连接在所述多个第3存储单元及所述多个第4存储单元；
所述控制电路在对所述第2存储单元组的所述写入动作后执行对所述第3存储单元组的所述写入动作的情况下，
在对所述第3存储单元组的所述写入动作中，在执行所述第1模式后执行所述第2模式；
所述控制电路在对所述第3存储单元组的所述写入动作后执行对所述第4存储单元组的所述写入动作的情况下，
在对所述第4存储单元组的所述写入动作中，不执行所述第1模式而执行所述第2模式。
8.一种半导体存储装置的控制方法，其特征在于所述半导体存储装置具备：
第1存储单元组，包含多个第1存储单元；
第2存储单元组，包含多个第2存储单元；
多个第1选择晶体管，连接在所述多个第1存储单元；
多个第2选择晶体管，连接在所述多个第2存储单元；
第1字线，共通地连接在所述多个第1存储单元及所述多个第2存储单元；
第1选择栅极线，连接在所述多个第1选择晶体管；
第2选择栅极线，连接在所述多个第2选择晶体管；及
控制电路，控制具备多次编程循环的写入动作，所述多次编程循环分别包含对所述第1字线施加编程电压的编程、及对所述第1字线施加验证电压的至少1次验证；
所述控制电路是：
在执行对所述多个第1存储单元的所述写入动作的情况下，
在第1次的所述编程循环中，
对所述第1字线施加1种所述编程电压而执行所述编程，
对所述第1字线施加1种所述验证电压而执行所述验证；
在第2次的所述编程循环中，
对所述第1字线施加1种所述编程电压而执行所述编程，
对所述第1字线施加多种所述验证电压而执行多次所述验证；
在第3次的所述编程循环中，
对所述第1字线施加1种所述编程电压而执行所述编程，
对所述第1字线施加1种所述验证电压而执行所述验证；
所述第2次的所述编程循环的执行时间长于所述第1次的所述编程循环的执行时间，所述第3次的所述编程循环的执行时间短于所述第2次的所述编程循环的执行时间。
9.一种半导体存储装置，其特征在于包括：
存储单元阵列，具有多个存储单元组，每个存储单元组包含多个存储单元，所述多个存储单元组包括：第1存储组，包含第1存储单元；及第2存储组，包含第2存储单元；
第1字线，连接至所述第1存储单元中的每一个；
第2字线，连接至所述第2存储单元中的每一个；及
控制电路，构成为：将以所述第1存储单元为目标的第1写入动作在第1模式下执行，在所述第1模式中，所述控制电路对所述第1存储单元执行至少第1编程动作，随后执行多次第1验证动作以验证所述第1编程动作；然后在第2模式下执行，在所述第2模式中，所述控制电路对所述第1存储单元执行第2编程动作，随后执行第2验证动作以验证所述第2编程动作，其中
在所述第2编程动作期间对所述第1字线施加的编程电压小于在所述第1编程动作期间对所述第1字线施加的编程电压，并且基于第1验证动作的次数而调整。
10.根据权利要求9所述的半导体存储装置，其特征在于：
在所述第2编程动作期间对所述第1字线施加的所述编程电压进一步基于在所述第1模式期间执行的第1编程动作的次数而调整。
11.根据权利要求10所述的半导体存储装置，其特征在于：
在所述第2编程动作期间对所述第1字线施加的所述编程电压是：在所述第1编程动作的所述次数是N1且所述第1验证动作的所述次数是N2时为第1电压，且在所述第1编程动作的所述次数是N1且所述第1验证动作的所述次数是N3时为第2电压，并且
若N2<N3，则所述第1电压大于所述第2电压，若N2>N3，则所述第1电压小于所述第2电压。
12.根据权利要求10所述的半导体存储装置，其特征在于：
在所述第2编程动作期间对所述第1字线施加的所述编程电压是：在所述第1编程动作的所述次数是N4且所述第1验证动作的次数是N5时为第3电压，且在所述第1编程动作的次数是N6且所述第1验证动作的次数是N5时为第4电压，并且
若N4>N6，则所述第1电压大于所述第2电压，若N4<N6，则所述第1电压小于所述第2电压。
13.根据权利要求9所述的半导体存储装置，其特征在于所述控制电路构成为：
根据所述第2写入动作是否以所述第1存储单元为目标，执行第2写入指令，所述第2写入指令为所述第1写入指令之后的下一写入指令。
14.根据权利要求13所述的半导体存储装置，其特征在于所述控制电路构成为：
若所述第2写入动作不以所述第1存储单元为目标，在所述第1模式下然后在所述第2模式下，执行所述第2写入指令。
15.根据权利要求13所述的半导体存储装置，其特征在于所述控制电路构成为：
存储在所述第2编程动作期间对所述第1字线施加的所述编程电压，并且
若所述第2写入动作以所述第1存储单元为目标，在第3模式下执行所述第2写入指令，在所述第3模式中，所述控制电路对所述第1存储单元执行第3编程动作，随后执行第3验证动作以验证所述第3编程动作，其中
在所述第3编程动作期间对所述第1字线施加的编程电压与所述存储的编程电压相同。
16.根据权利要求9所述的半导体存储装置，其特征在于所述控制电路构成为：
根据所述第2写入动作是否以与所述第1字线或与位于和所述第1字线为相同的字线区中的不同字线连接的存储单元为目标，来执行第2写入指令，所述第2写入指令为所述第1写入指令之后的下一写入指令。
17.根据权利要求9所述的半导体存储装置，其特征在于所述控制电路构成为：
根据所述第2写入动作是否以位于与所述第1存储单元为相同的区块中的存储单元为目标，来执行第2写入指令，所述第2写入指令为所述第1写入指令之后的下一写入指令。
18.根据权利要求9所述的半导体存储装置，其特征在于所述控制电路构成为：
根据所述第2写入动作是否以具有与所述第1存储单元相同的行地址的存储单元为目标，来执行第2写入指令，所述第2写入指令为所述第1写入指令之后的下一写入指令。
19.根据权利要求9所述的半导体存储装置，其特征在于所述控制电路构成为：
根据所述第2写入动作是否以重写的次数超过了重写的阈值次数的存储单元为目标，来执行第2写入指令，所述第2写入指令为所述第1写入指令之后的下一写入指令。
20.一种半导体存储装置，其特征在于包括：
存储单元阵列，具有多个存储单元组，每个存储单元组包含连接至共通的字线的多个存储单元；及
控制电路，构成为通过以下来执行连续的第1和第2写入动作：
对由所述第1写入动作作为目标的存储单元执行至少第1编程动作，随后执行多次第1验证动作以验证所述第1编程动作，
对由所述第1写入动作作为目标的所述存储单元执行第2编程动作，随后执行第2验证动作以验证所述第2编程动作，
将在所述第2编程动作期间施加的所述编程电压存储到与由所述第1写入动作作为目标的所述存储单元连接的字线，并且
根据所述第2写入动作是否满足用来使用所述存储的编程电压的条件，来执行所述第2写入动作。
21.根据权利要求20所述的半导体存储装置，其特征在于：
在所述第2编程动作期间施加的编程电压小于在所述第1编程动作期间施加的编程电压，并且基于第1验证动作的次数而调整。
22.根据权利要求21所述的半导体存储装置，其特征在于：
在确定所述第2写入动作满足用来使用所述存储的编程电压的所述条件时，对由所述第2写入动作作为目标的存储单元执行第3编程动作，随后执行第3验证动作以验证所述第3编程动作，并且
在所述第3编程动作期间使用的编程电压与所述存储的编程电压相同。
23.根据权利要求21所述的半导体存储装置，其特征在于：
在确定所述第2写入动作不满足用来使用所述存储的编程电压的所述条件时，
对由所述第2写入动作作为目标的存储单元执行至少第3编程动作，随后执行多次第3验证动作以验证所述第3编程动作，并且
对由所述第2写入动作作为目标的所述存储单元执行第4编程动作，随后执行第4验证动作以验证所述第2编程动作。
24.根据权利要求20所述的半导体存储装置，其特征在于所述条件为以下中的一个：
由所述第2写入动作作为目标的存储单元与由所述第1写入动作作为目标的所述存储单元相同；
连接至由所述第2写入动作作为目标的所述存储单元的字线与连接至由所述第1写入动作作为目标的所述存储单元的字线相同；
连接至由所述第2写入动作作为目标的所述存储单元的字线与连接至由所述第1写入动作作为目标的所述存储单元的字线在相同的区中；
由所述第2写入动作作为目标的所述存储单元的行地址与由所述第1写入动作作为目标的所述存储单元的行地址相同；及
对由所述第2写入动作作为目标的所述存储单元执行的重写的次数小于重写的阈值次数。
25.一种对半导体存储装置的存储单元组执行写入动作的方法，所述存储单元连接至共通的字线，所述方法包括：
(a)对所述存储单元执行至少第1编程动作，随后执行多次第1验证动作以验证所述第1编程动作；
(b)对所述存储单元执行第2编程动作，随后执行第2验证动作以验证所述第2编程动作；
(c)将在所述第2编程动作期间施加的所述编程电压存储到与所述存储单元连接的所述字线；及
(d)在完成包含步骤(a)、(b)及(c)的第1写入动作后，根据第2写入动作是否满足用来使用所述存储的编程电压的条件，来执行下一写入动作。
26.根据权利要求25所述的方法，其特征在于：
在所述第2编程动作期间施加的编程电压小于在所述第1编程动作期间施加的编程电压，并且基于第1验证动作的次数而调整。
27.根据权利要求26所述的方法，其特征在于还包括：
在确定所述第2写入动作满足用来使用所述存储的编程电压的所述条件时，对由所述第2写入动作作为目标的存储单元执行第3编程动作，随后执行第3验证动作以验证所述第3编程动作，并且
在所述第3编程动作期间使用的编程电压与所述存储的编程电压相同。
28.根据权利要求26所述的方法，其特征在于：
在确定所述第2写入动作不满足用来使用所述存储的编程电压的所述条件时，
对由所述第2写入动作作为目标的存储单元执行至少第3编程动作，随后执行多次第3验证动作以验证所述第3编程动作，并且
对由所述第2写入动作作为目标的所述存储单元执行第4编程动作，随后执行第4验证动作以验证所述第4编程动作。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102341261B1 (ko) * 2017-11-13 2021-12-20 삼성전자주식회사 매스비트 카운터를 포함하는 메모리 장치 및 그의 동작 방법
JP2020155499A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
CN109979509B (zh) * 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
CN111863101B (zh) * 2019-04-29 2022-08-30 北京兆易创新科技股份有限公司 一种非易失性存储器的编程方法和装置
JP2020198141A (ja) * 2019-06-03 2020-12-10 キオクシア株式会社 半導体記憶装置
JP7258697B2 (ja) * 2019-09-02 2023-04-17 キオクシア株式会社 半導体記憶装置
JP2021101401A (ja) * 2019-12-24 2021-07-08 キオクシア株式会社 半導体記憶装置
JP2021149997A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 メモリシステム
JP2021152779A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
JP2021174564A (ja) * 2020-04-24 2021-11-01 キオクシア株式会社 半導体記憶装置
US12112799B2 (en) * 2020-08-03 2024-10-08 SK Hynix Inc. Storage device and method of operating the storage device
CN112116944A (zh) * 2020-09-24 2020-12-22 深圳市芯天下技术有限公司 可减少难编程的存储单元编程干扰的编程方法
KR20220072284A (ko) * 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법
JP2023027622A (ja) 2021-08-17 2023-03-02 キオクシア株式会社 メモリデバイス及びメモリシステム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235193A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
JP3954245B2 (ja) * 1999-07-22 2007-08-08 株式会社東芝 電圧発生回路
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7414891B2 (en) * 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
KR100967007B1 (ko) * 2007-11-29 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 검증 방법
JP5292052B2 (ja) * 2008-10-21 2013-09-18 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
US8184483B2 (en) * 2009-05-29 2012-05-22 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
JP5259666B2 (ja) * 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
TWI533303B (zh) 2014-03-07 2016-05-11 Toshiba Kk Nonvolatile memory and memory systems
US9570179B2 (en) * 2015-04-22 2017-02-14 Sandisk Technologies Llc Non-volatile memory with two phased programming
KR20160138757A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102313017B1 (ko) * 2015-08-21 2021-10-18 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
US9390808B1 (en) * 2015-09-11 2016-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device

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