JP2021152779A - 半導体記憶装置 - Google Patents

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直晃 金川
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Abstract

【課題】ＳｅｔＦｅａｔｕｒｅシーケンスの処理時間を短縮する半導体装置を提供する。【解決手段】半導体装置は、コントローラと不揮発性メモリとの間で、コマンドＣＭＤ、アドレスＡＤＤ並びにコマンド及びアドレスを除く転送データＤ０〜Ｄ３の転送を行う。コントローラ及び不揮発性メモリは、書き込み及び読み出し時に、コマンド及びアドレスを取り込み信号（ライトイネーブル信号／ＷＥ）に同期して転送すると共に、転送データを同期制御信号ＤＱＳに同期して転送し、不揮発性メモリの機能設定時に、コマンド、アドレス及び転送データ（ＤＱ＜７：０＞）を取り込み信号に同期して転送する。【選択図】図６

Description

本発明の実施形態は、半導体記憶装置に関する。
近年、ＮＡＮＤ型不揮発性メモリ（ＮＡＮＤ型ＦＬＡＳＨ（登録商標）メモリ）等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、ＮＡＮＤ型不揮発性メモリでは、メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。
ＮＡＮＤ型不揮発性メモリにおいては、各種動作モードの設定のために、機能設定（以下、ＳｅｔＦｅａｔｕｒｅ（セットフューチャー）という）が実施される。
米国公報９，０７０，４２６号
本実施形態は、ＳｅｔＦｅａｔｕｒｅシーケンスの処理時間を短縮することができる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、コントローラと不揮発性メモリとの間で、コマンド、アドレス並びに前記コマンド及びアドレスを除く転送データの転送を行う半導体記憶装置において、前記コントローラ及び不揮発性メモリは、書き込み及び読み出し時に、前記コマンド及びアドレスを取り込み信号に同期して転送すると共に、前記転送データを同期制御信号に同期して転送し、前記不揮発性メモリの機能設定時に、前記コマンド、アドレス及び転送データを前記取り込み信号に同期して転送する。
実施形態に関わるメモリシステムの構成例を示すブロック図である。 不揮発性メモリ２を積層配置したメモリデバイスの構造例を説明するための模式な断面図である。 本実施形態の不揮発性メモリの構成例を示すブロック図である。 比較例のＳｅｔＦｅａｔｕｒｅシーケンスを説明するためのタイミングチャートである。 シフトリードを含む読み出し動作におけるコマンドシーケンスを示すタイミングチャートである。 第１の実施の形態におけるＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。 第１の実施の形態の動作を説明するための説明図である。 第１の実施の形態の動作を説明するための説明図である。 第１の実施の形態の動作を説明するための説明図である。 第２の実施の形態を示すブロック図である。 第２の実施の形態におけるＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。 第２の実施の形態の動作を説明するための説明図である。 第２の実施の形態の動作を説明するための説明図である。 第３の実施の形態において採用されるＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
本実施の形態は、ＳｅｔＦｅａｔｕｒｅシーケンスにおいて、コントローラから不揮発性メモリに転送されるデータ（ＳｅｔＦｅａｔｕｒｅデータ）を、一時保持するテンポラルレジスタを備えると共に、ライトイネーブル信号／ＷＥを用いてＳｅｔＦｅａｔｕｒｅデータの転送を行うことにより、ＳｅｔＦｅａｔｕｒｅシーケンスに要する処理時間を短縮することを可能にするものである。
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と１つ以上のＮＡＮＤ型不揮発性メモリを備える。図１では４つのＮＡＮＤ型不揮発性メモリ２Ａ〜２Ｄを備える例が示されている。以下、４つのＮＡＮＤ型不揮発性メモリ２Ａ〜２Ｄを区別する必要がない場合には代表してＮＡＮＤ型不揮発性メモリ２という。また、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステムは、図示しないホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。各不揮発性メモリ２は、チップ化されており、メモリデバイス内において、積層配置されることがある。
図２は不揮発性メモリ２を積層配置したメモリデバイスの構造例を説明するための模式な断面図である。図１に示す不揮発性メモリ２は、それぞれチップ化されて積層配置される。図２は、ｎ個のメモリチップ２１、２２、…、２ｎが配線基板７上に積層されている例を示している。ｎ個のメモリチップ２１、２２、…、２ｎを区別する必要がない場合には、メモリチップ２という。メモリデバイス５は、複数のメモリチップ２によって、高い記憶密度及び大きい記憶容量を実現する。
複数のメモリチップ２は、パッケージのサイズ（面積）を小さくするために、基板上に積層されている。積層されたメモリチップ２は、ボンディングワイヤ６又は貫通電極などを用いて、互いに接続されている。
例えば、図２に示すように、ボンディングワイヤ６によって、上層のメモリチップ２ｎと下層のメモリチップ２ｎ−１とが接続される場合、上層のメモリチップ２ｎが、下層のメモリチップ２ｎ−１に対して一定間隔ずらして、積層される。これによって、下層のメモリチップ２ｎ−１に設けられたパッド４Ａが上層のメモリチップ２ｎに覆われること無く、露出される。
例えば、各メモリチップ２のパッド４Ａは、共通のボンディングワイヤ６に接続され、配線基板７の端子５に接続される。このように、複数のメモリチップ２は、各信号の入出力のための配線を共有している。このため、複数のメモリチップ２は、個別にデータ線を駆動できない。したがって、データ線を共有する複数の不揮発性メモリ（及びコントローラ）のうち、データの出力の可能なチップは、１つのチップのみである。
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤＦＬＡＳＨ メモリを備えている。図１に示すように、メモリコントローラ１と各不揮発性メモリ２とはＮＡＮＤバスを介して接続される。メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
メモリコントローラ１のプロセッサ１２は、メモリインターフェイス１５を制御して、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳを不揮発性メモリ２に送信する。メモリコントローラ１から不揮発性メモリ２へ送信される信号ＤＱ＜７：０＞には、コマンド、アドレス及びデータが含まれる。このデータは、不揮発性メモリ２の各種動作モードの設定値であるＳｅｔＦｅａｔｕｒｅデータと、後述するメモリセルアレイ２３への書き込み動作の対象となる書き込みデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、データ転送に同期して発生する読み出し及び書き込みタイミングを示す同期制御信号である。
プロセッサ１２は、メモリインターフェイス１５を制御して、チップイネーブル信号／ＣＥ、信号ＣＬＥ、信号ＡＬＥ、信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰを不揮発性メモリ２に送信する。信号／ＣＥは、各不揮発性メモリ２を動作状態にするための信号である。ライトイネーブル信号／ＷＥは、書き込みを許可する信号であり、不揮発性メモリ２はこの信号／ＷＥを受信することでコマンド及びアドレスの取り込みを行う。即ち、信号／ＷＥは取り込み信号と呼んでもよい。コマンドラッチイネーブル信号ＣＬＥは、コマンドのラッチを許可する信号であり、アドレスラッチイネーブル信号ＡＬＥは、アドレスのラッチを許可する信号である。
先頭に記号"／"が付された信号 は、アクティブ・ローまたは不論理であることを示す。すなわち、先頭に記号"／"が付されていない信号は、"Ｈ"レベルのときにアクティブになるのに対して、先頭に記号"／"が付された信号は、"Ｌ"レベルのときにアクティブになる。
一方、不揮発性メモリ２は、後述する入出力回路によって、メモリコントローラ１からの各種信号を受信すると共に、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳをメモリコントローラ１に送信する。また、不揮発性メモリ２は、信号Ｒ／Ｂをメモリコントローラ１に送信する。レディー・ビジー信号Ｒ／Ｂは、外部からの命令を受け付けることが可能なレディー状態であるか、外部からの命令を受け付けることができないビジー状態であるかを示す。
（不揮発性メモリの構成）
図３ は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、アドレスレジスタ２６ａ、コマンドレジスタ２６ｂ、制御回路２７、電圧生成回路２８、テンポラリレジスタ２９、Ｒ／Ｂ信号生成回路３０、入出力用パッド群３２、ロジック制御用パッド群３３を備えている。
メモリセルアレイ２３は、複数のブロック（メモリブロック）を備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３３は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、Ｒ／Ｂ信号生成回路３０は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー・ビジー信号Ｒ／Ｂを送信する。
アドレスレジスタ２６ａは、アドレスを保持する。コマンドレジスタ２６ｂは、コマンドを保持する。アドレスレジスタ２６ａ、２６ｂは、例えばＳＲＡＭにより構成される。
不揮発性メモリ２は、外部から種々の動作電源、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓが供給される。なお、電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば２．５Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
制御回路２７は、コマンドレジスタ２６ｂからコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
電圧生成回路２８は、制御回路２７に制御されて、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプ２４は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ２４は、データの書き込み時には、書き込みデータをビット線に転送する。
センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプ２４により検出したデータを保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを保持し、これをセンスアンプ２４へ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
（入出力制御）
入出力回路２２は、ロジック制御回路２１によって制御されて、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）及び信号ＤＱＳ、／ＤＱＳを送受信する。
入出力回路２２は、信号ＤＱＳ、／ＤＱＳとともに信号ＤＱが与えられると、当該信号ＤＱＳ、／ＤＱＳに同期して、信号ＤＱをデータとして受信するように構成される。また、入出力回路２２は、ロジック制御回路２１に与えられる信号ＲＥに対応して、メモリセルアレイ２３から読み出されたデータを信号ＤＱとして信号ＤＱＳ、／ＤＱＳとともにメモリコントローラ１へ送信する。
入出力回路２２は、設定回路２２ａ及び経路切換回路２２ｂを備える。設定回路２２ａは、ロジック制御回路２１に制御されて、入出力回路２２の設定を変更することで、信号／ＷＥに対応した信号転送や信号ＤＱＳ、／ＤＱＳに対応した信号転送を可能にする。経路切換回路２２ｂは、ロジック制御回路２１に制御されて、入出力回路２２によって受信された各種信号の出力経路を選択する。
ロジック制御回路２１は、アドレスＣ＿ＡＤＤによって、自身の不揮発性メモリ２との間の信号転送がメモリコントローラ１により指定されているか否かを判定する。ロジック制御回路２１は、信号ＣＬＥに対応して経路切換回路２２ｂを制御して、信号ＤＱとして受信したコマンドをコマンドレジスタ２６ｂに出力可能にする。ロジック制御回路２１は、信号ＡＬＥに対応して経路切換回路２２ｂを制御して、信号ＤＱとして受信したアドレスをアドレスレジスタ２６ａに出力可能にする。ロジック制御回路２１は、信号／ＷＥに同期して、入出力回路２２に受信された信号を各部に出力させて書き込みを可能にする。
経路切換回路２２ｂは、信号ＣＬＥがアクティブになったときにロジック制御回路２１から供給される信号に基づいてコマンドレジスタ２６ｂを選択し、信号ＡＬＥがアクティブになったときにロジック制御回路２１から供給される信号に基づいてアドレスレジスタ２６ａを選択する。つまり、信号ＣＬＥは、コマンドレジスタ２６ｂへのコマンド格納を可能にする制御信号であり、信号ＡＬＥは、アドレスレジスタ２６ａへのアドレス格納を可能にする制御信号である。また、後述するように、経路切換回路２２ｂは、ＳｅｔＦｅａｔｕｒｅデータを除くデータ（書き込みデータ）については、センスアンプ２４のデータレジスタ２４Ｂを選択して転送するように構成される。
また、ロジック制御回路２１は、信号／ＷＰを受信すると、書き込み及び消去を禁止する。
制御回路２７は、コマンドレジスタ２６ｂからコマンドが与えられると、当該コマンドを解析して、解析結果に基づいてロジック制御回路２１を制御する。ロジック制御回路２１は、この制御に従って、経路切換回路２２ｂを制御するように構成される。
（比較例におけるＳｅｔＦｅａｔｕｒｅシーケンス）
不揮発性メモリでは、各種動作モードの設定のために、機能設定（ＳｅｔＦｅａｔｕｒｅ）が実施される。図４は、比較例における、ＮＡＮＤ型不揮発性メモリのＳｅｔＦｅａｔｕｒｅシーケンスを説明するためのタイミングチャートである。
ライトイネーブル信号／ＷＥは、書き込みを許可する信号であり、ＮＡＮＤ型不揮発性メモリはこの信号／ＷＥを受信することでコマンド及びアドレスの取り込みを行う。即ち、信号／ＷＥは取り込み信号と呼んでもよい。コマンドラッチイネーブル信号ＣＬＥは、コマンドのラッチを許可する信号であり、アドレスラッチイネーブル信号ＡＬＥは、アドレスのラッチを許可する信号である。また、データストローブ信号ＤＱＳ、／ＤＱＳは、データ転送に同期して発生する読み取りのタイミングを示す同期制御信号である。レディー・ビジー信号Ｒ／Ｂは、外部からの命令を受け付けることが可能なレディー状態であるか、外部からの命令を受け付けることができないビジー状態であるかを示す。信号ＤＱ＜７：０＞は、入出力されるコマンド、アドレス及びデータを示す。信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳは、入出力用パッド群３２における対応するパッドをそれぞれ介して不揮発性メモリ２と入出力される。ライトイネーブル信号／ＷＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディー・ビジー信号Ｒ／Ｂは、ロジック制御用パッド群３３における対応するパッドをそれぞれ介して不揮発性メモリ２と入出力される。
信号／ＷＥは、比較的低速のシングルデータレート（Single Data Rate）によるコマンド及びアドレスの伝送に用いられる。信号ＤＱＳ、／ＤＱＳは、比較的高速のダブルデータレート（Double Data Rate）による書き込みデータの伝送に用いられるとともに、比較的低速のシングルデータレートによるＳｅｔＦｅａｔｕｒｅデータの伝送に用いられる。
図４に示すように、信号ＤＱ＜７：０＞として受信されたＳｅｔＦｅａｔｕｒｅコマンドＣＭＤ、チップアドレスＣ＿ＡＤＤ及びＦｅａｔｕｒｅアドレスＦ＿ＡＤＤは、それぞれ、信号／ＷＥの１クロック（パルス）に同期して順次ＮＡＮＤ型不揮発性メモリに取り込まれる。アドレスＣ＿ＡＤＤは、所定のＮＡＮＤ型不揮発性メモリを特定するためのアドレスであり、例えば、複数のＮＡＮＤ型不揮発性メモリにチップイネーブル信号／ＣＥが共通に与えられる場合において、動作対象となるＮＡＮＤ型不揮発性メモリを指定するものである。アドレスＦ＿ＡＤＤは、ＳｅｔＦｅａｔｕｒｅデータ（図４ではＤ０〜Ｄ３））を格納すべきＦｅａｔｕｒｅレジスタのアドレスである。
比較例では、ＳｅｔＦｅａｔｕｒｅデータが、信号ＤＱＳ、／ＤＱＳを用いて転送が行われる。すなわち、図４に示すように、信号ＤＱ＜７：０＞として受信されたＳｅｔＦｅａｔｕｒｅデータＤ０〜Ｄ３は、それぞれ、信号ＤＱＳ、／ＤＱＳの１クロック（パルス）に同期して順次取り込まれる。
ここで、信号／ＷＥを利用したデータ転送と信号ＤＱＳ、／ＤＱＳを利用したデータ転送とでは、処理方式等が異なる。図４に示すＳｅｔＦｅａｔｕｒｅシーケンスにおいて、信号／ＷＥに同期したアドレスＦ＿ＡＤＤの取り込みが完了してから、信号ＤＱＳ、／ＤＱＳに同期したデータＤ０の取り込みが開始できるようになるまでの間に、例えば回路設定を変更するために、図４に示すウェイトタイムｔＡＤＬが必要となる。このウェイトタイムｔＡＤＬは、図４では模式的に短い期間で記載されているが、実際には、マージンを考慮して、例えば信号／ＷＥを連続的に反転（トグル、ｔｏｇｇｌｅ）させるための期間の数十倍に及ぶことがある。
また、図４に示すＳｅｔＦｅａｔｕｒｅシーケンスにおいては、ＳｅｔＦｅａｔｕｒｅデータの最後のデータＤ３の取り込みが完了してから、ＳｅｔＦｅａｔｕｒｅデータを処理に反映させて、次の処理ができるようになるためのウェイトタイムｔＦＥＡＴが必要である。すなわち、ウェイトタイムｔＦＥＡＴは、ＳｅｔＦｅａｔｕｒｅデータの転送後に、このＳｅｔＦｅａｔｕｒｅデータに応じた設定による動作を可能にするための準備期間である。このウェイトタイムｔＦＥＡＴは、図４では模式的に短い期間で記載されているが、実際には、例えば信号／ＷＥを連続的に反転（トグル、ｔｏｇｇｌｅ）させるための期間の数百倍に及ぶことがある。
このように、比較例におけるＳｅｔＦｅａｔｕｒｅシーケンスでは、ウェイトタイムｔＡＤＬ、 ｔＦＥＡＴにより、ＳｅｔＦｅａｔｕｒｅコマンドの受信開始から実際に処理が可能となるまでに、比較的長い処理時間を要する。
（実施形態におけるＳｅｔＦｅａｔｕｒｅシーケンス）
上述した比較例においては、信号／ＷＥにより、ＳｅｔＦｅａｔｕｒｅコマンドが受信され、制御回路においてこのコマンドが解析された結果、ＳｅｔＦｅａｔｕｒｅデータの転送先が決定する。比較例では、ウェイトタイムｔＡＤＬとして、制御回路がコマンドの解析結果に基づいてロジック制御回路及び入出力回路を制御することで、受信データの経路選択が行われる。従って、メモリコントローラのプロセッサは、アドレスＦ＿ＡＤＤおよび信号／ＷＥを送信した後、ウェイトタイムｔＡＤＬの間、ＳｅｔＦｅａｔｕｒｅデータおよび信号ＤＱＳ、／ＤＱＳの送信を保留する必要があった。
これに対し、本実施の形態においては、メモリコントローラ１のプロセッサ１２は、ＳｅｔＦｅａｔｕｒｅデータを信号／ＷＥを用いて不揮発性メモリ２に転送して書き込むように制御を行う。これにより、設定回路２２ａは、ＳｅｔＦｅａｔｕｒｅデータの転送前に回路設定を行う必要はない。更に、本実施の形態においては、プロセッサ１２は、ＳｅｔＦｅａｔｕｒｅデータの転送時に、信号ＣＬＥ及び信号ＡＬＥをアクティブにする。通常のデータ転送では、アドレスとコマンドとは同時に転送されないので、信号ＣＬＥ及び信号ＡＬＥが同時にアクティブになることはない。本実施の形態においては、信号ＣＬＥ及び信号ＡＬＥを同時にアクティブにすることで、ＳｅｔＦｅａｔｕｒｅデータの送信タイミングであることを不揮発性メモリ２に通知するようになっている。
経路切換回路２２ｂは、ロジック制御回路２１から信号ＣＬＥ及び信号ＡＬＥが同時にアクティブになったことを示す信号を受け取ると、入出力回路２２の受信信号ＤＱの転送先をテンポラリレジスタ２９に切換えるようになっている。テンポラリレジスタ２９は、ＳｅｔＦｅａｔｕｒｅデータを一時保持するレジスタであり、保持したＳｅｔＦｅａｔｕｒｅデータを先入れ先出しで制御回路２７に出力する。制御回路２７は、ＳｅｔＦｅａｔｕｒｅデータを記憶するＦｅａｔｕｒｅレジスタ２７ａを備えている。Ｆｅａｔｕｒｅレジスタ２７ａは、複数種類のＳｅｔＦｅａｔｕｒｅデータをそれぞれ記憶可能な複数の領域を有している。制御回路２７は、ＳｅｔＦｅａｔｕｒｅコマンドに対応するＦｅａｔｕｒｅレジスタ２７ａの領域に、テンポラリレジスタ２９からのＳｅｔＦｅａｔｕｒｅデータを格納するようになっている。
なお、メモリコントローラ１のプロセッサ１２は、信号／ＷＥを用いてＳｅｔＦｅａｔｕｒｅデータを転送した後、上述したウェイトタイムｔＦＥＡＴよりも十分に短い所定の時間後に、次の制御信号を不揮発性メモリ２に転送するようになっている。例えば、シフトリードのためのＳｅｔＦｅａｔｕｒｅデータの転送時には、ＳｅｔＦｅａｔｕｒｅデータの転送後に比較的短時間で、制御回路２７は、不揮発性メモリ２の各部におけるシフトリード動作の準備を完了することができる。従って、シフトリード等の所定のＳｅｔＦｅａｔｕｒｅについては、上述したウェイトタイムｔＦＥＡＴよりも十分に短い所定の時間後に次の制御信号を不揮発性メモリ２に転送しても問題はない。
次に、このように構成された実施の形態の動作について図５から図９を参照して説明する。図５はシフトリードを含む読み出し動作におけるコマンドシーケンスを示すタイミングチャートである。図６は第１の実施の形態におけるＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。図７から図９は第１の実施の形態の動作を説明するための説明図である。
本実施の形態においては、ＳｅｔＦｅａｔｕｒｅシーケンス以外の書き込み動作や読み出し動作等のコマンドシーケンスについては、通常の一般的なシーケンスが採用される。例えば、読み出し動作について、図５を参照して説明する。
メモリコントローラ１のプロセッサ１２は、読み出し動作時には、各不揮発性メモリ２を動作状態にする信号／ＣＥをアクティブにする。そして、プロセッサ１２は、信号ＣＬＥ、信号／ＷＥをアクティブにして、読み出しコマンド"００ｈ"を発生し、次に、信号ＡＬＥ、信号／ＷＥをアクティブにして、読み出しアドレスを発生し、最後に信号ＣＬＥ、信号／ＷＥをアクティブにして、不揮発性メモリ２にコマンドの実行を指示するコマンド"３０ｈ"を発生する。
入出力回路２２は、ロジック制御回路２１に制御されて、信号ＣＬＥ及び信号／ＷＥにより、読み出しコマンド"００ｈ"を読み込む。図７はこの場合における受信信号ＤＱ＜７：０＞の転送経路を斜線矢印にて示している。経路切換回路２２ｂは、信号ＣＬＥに対応したロジック制御回路２１からの信号によってコマンドレジスタ２６ｂを選択し、入出力回路２２において受信した信号ＤＱ＜７：０＞を信号／ＷＥによってコマンドレジスタ２６ｂに書き込む。
次に、入出力回路２２は、ロジック制御回路２１に制御されて、信号ＡＬＥ及び信号／ＷＥにより、読み出しアドレスを読み込む。図８はこの場合における受信信号ＤＱ＜７：０＞の転送経路を斜線矢印にて示している。経路切換回路２２ｂは、信号ＡＬＥに対応したロジック制御回路２１からの信号によってアドレスレジスタ２６ａを選択し、入出力回路２２において受信した信号ＤＱ＜７：０＞を信号／ＷＥによってアドレスレジスタ２６ａに書き込む。
次に、入出力回路２２は、ロジック制御回路２１に制御されて、信号ＣＬＥ及び信号／ＷＥにより、実行コマンド"３０ｈ"を読み込む。この場合には図７に示すように、経路切換回路２２ｂは、信号ＣＬＥに対応したロジック制御回路２１からの信号によってコマンドレジスタ２６ｂを選択し、入出力回路２２において受信した信号ＤＱ＜７：０＞を信号／ＷＥによってコマンドレジスタ２６ｂに書き込む。
次に、プロセッサ１２は、信号ＲＥ、／ＲＥを発生して、読み出しを開始する。制御回路２７は、入出力回路２２において受信された信号ＲＥ、／ＲＥに基づいて、メモリセルアレイ２３からデータを読出し、入出力回路２２を介してメモリコントローラ１に転送する。この場合には、入出力回路２２は、信号ＤＱＳ、／ＤＱＳを生成し、信号ＤＱＳ、／ＤＱＳに同期して転送データ（ＤＡＴ）を送信する。こうして、データの読み出しが行われる。
次に、図６及び図９を参照して、ＳｅｔＦｅａｔｕｒｅシーケンスについて説明する。
図６に示すように、ＳｅｔＦｅａｔｕｒｅシーケンスにおいては、メモリコントローラ１のプロセッサ１２は、ＳｅｔＦｅａｔｕｒｅシーケンスの開始から終了までの間、ウェイトタイムｔＡＤＬ等を介在させることなく、信号／ＷＥを期間ｔＷＣで連続的にアクティブにする。図６に示す例では、ＳｅｔＦｅａｔｕｒｅシーケンスの開始から終了までの間、信号／ＷＥは７のパルス波形（"Ｈ"レベルから"Ｌ"レベルとなり、再び"Ｈ"レベルとなる波形）としてあらわされ、７回アクティブとなる。以下、信号／ＷＥのパルスを、ＳｅｔＦｅａｔｕｒｅシーケンスの開始からＮ回目の信号／ＷＥのパルス（Ｎは１、２、３…）というものとする。
プロセッサ１２は、ＳｅｔＦｅａｔｕｒｅシーケンスの開始時において、信号ＣＬＥをアクティブにして、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤを発生させ、信号／ＷＥをアクティブにすることで、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤを不揮発性メモリ２に取り込ませる。次に、プロセッサ１２は、信号ＡＬＥをアクティブにして、アドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤを連続的に発生させる（図６における２回目及び３回目のパルスに相当）ことで、アドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤを不揮発性メモリ２に取り込ませる。
次に、本実施の形態においては、プロセッサ１２は、信号ＡＬＥを継続してアクティブに維持すると共に、信号ＣＬＥについてもアクティブに遷移させてその状態を維持する。そして、プロセッサ１２は、ＳｅｔＦｅａｔｕｒｅデータＤ０〜Ｄ３を発生させ、信号／ＷＥをそれぞれに対応してアクティブにする（図６における４回目から７回目までのパルスに相当）ことで、ＳｅｔＦｅａｔｕｒｅデータＤ０〜Ｄ３を不揮発性メモリ２に取り込ませる。
なお、図６では示していないが、プロセッサ１２は、ＳｅｔＦｅａｔｕｒｅデータの転送直後において、上記ウェイトタイムｔＦＥＡＴよりも十分に短い時間後に、次のコマンドを送信するようになっている。これにより、処理時間の短縮を図ることができ、特に、シフトリード等のＳｅｔＦｅａｔｕｒｅに際して有効である。
一方、不揮発性メモリ２のロジック制御回路２１は、信号ＣＬＥが"Ｈ"レベルであるときに、１回目の信号／ＷＥのパルスに対応して、入出力回路２２を制御して、受信信号ＤＱ＜７：０＞であるＳｅｔＦｅａｔｕｒｅコマンドＣＭＤをコマンドレジスタ２６ｂに格納させる。この場合には、経路切換回路２２ｂは、信号ＣＬＥによってコマンドレジスタ２６ｂを選択し、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤはコマンドレジスタ２６ｂに格納される。
次に、不揮発性メモリ２のロジック制御回路２１は、信号ＡＬＥが"Ｈ"レベルであるときに、２回目の信号／ＷＥのパルスに対応して、入出力回路２２を制御して、受信信号ＤＱ＜７：０＞であるアドレスＣ＿ＡＤＤをアドレスレジスタ２６ａに格納させる。この場合には、経路切換回路２２ｂは、信号ＡＬＥによってアドレスレジスタ２６ａを選択し、アドレスＣ＿ＡＤＤはアドレスレジスタ２６ａに格納される。なお、アドレスＣ＿ＡＤＤにより、自身の不揮発性メモリ２に対するＳｅｔＦｅａｔｕｒｅデータの転送であるか否かが分かる。
更に、不揮発性メモリ２のロジック制御回路２１は、信号ＡＬＥが"Ｈ"レベルであるときに、３回目の信号／ＷＥのパルスに対応して、入出力回路２２を制御して、受信信号ＤＱ＜７：０＞であるアドレスＦ＿ＡＤＤをアドレスレジスタ２６ａに格納させる。この場合には、経路切換回路２２ｂは、信号ＡＬＥによってアドレスレジスタ２６ａを選択し、アドレスＦ＿ＡＤＤはアドレスレジスタ２６ａに格納される。
本実施の形態においては、ロジック制御回路２１は、３回目の信号／ＷＥのパルスの後、期間ｔＷＣ後に、上述したウェイトタイムｔＡＤＬが介在することなく４回目の信号／ＷＥのパルスを受信することができる。また、４回目の信号／ＷＥのパルスの受信前には、ロジック制御回路２１に"Ｈ"レベルの信号ＡＬＥ及び"Ｈ"レベルの信号ＣＬＥが入力される。ロジック制御回路２１は、信号／ＷＥに基づいて入出力回路２２を制御して、受信信号ＤＱ＜７：０＞であるＳｅｔＦｅａｔｕｒｅデータを受信させる。また、ロジック制御回路２１は、信号ＡＬＥ及び信号ＣＬＥが両方ともアクティブになっていることに応じて、経路切換回路２２ｂに経路を選択させる。
図９はこの場合における受信信号ＤＱ＜７：０＞の転送経路を斜線矢印にて示している。図９に示すように、コマンドレジスタ２６ｂは、信号ＡＬＥ及び信号ＣＬＥが両方ともアクティブになっている場合、テンポラリレジスタ２９を選択する。これにより、入出力回路２２に受信されたＳｅｔＦｅａｔｕｒｅデータは、テンポラリレジスタ２９に転送されて格納される。信号ＡＬＥ及び信号ＣＬＥが両方ともアクティブになっているときに供給されるＳｅｔＦｅａｔｕｒｅデータ（Ｄ０〜Ｄ３）は、４〜７回目の信号／ＷＥのパルスに対応して、テンポラリレジスタ２９に転送されて格納される。
コマンドレジスタ２６ｂに格納されたコマンドは、制御回路２７に転送されて解析される。制御回路２７は、ＳｅｔＦｅａｔｕｒｅコマンドの解析には時間を要し、解析結果は、ＳｅｔＦｅａｔｕｒｅデータの受信後になる場合もある。本実施の形態においては、ＳｅｔＦｅａｔｕｒｅデータを一時記憶するテンポラリレジスタ２９を設けると共に、信号ＡＬＥ及び信号ＣＬＥが両方ともアクティブになっている場合には経路切換回路２２ｂがテンポラリレジスタ２９を選択するようになっており、連続的に供給される信号／ＷＥのパルスに対応してアドレスＦ＿ＡＤＤに続けて受信されるＳｅｔＦｅａｔｕｒｅデータについても、確実にテンポラリレジスタ２９に転送されて記憶される。制御回路２７は、ＳｅｔＦｅａｔｕｒｅコマンドの解析後に、アドレスレジスタ２６ａのアドレスＦ＿ＡＤＤを読み出して、テンポラリレジスタ２９に転送されたＳｅｔＦｅａｔｕｒｅデータを、Ｆｅａｔｕｒｅレジスタ２７ａの対応する領域に格納する。
このように本実施の形態においては、メモリコントローラは、連続的に発生する信号／ＷＥによって、ＳｅｔＦｅａｔｕｒｅのコマンド及びアドレスだけでなく、ＳｅｔＦｅａｔｕｒｅデータについても伝送すると共に、通常の書き込み及び読み出しでは生じない信号ＡＬＥ及び信号ＣＬＥの状態により、ＳｅｔＦｅａｔｕｒｅデータの転送を通知するようになっている。一方、不揮発性メモリにおいては、ＳｅｔＦｅａｔｕｒｅデータを一時的に保持するテンポラリレジスタを設けると共に、信号ＡＬＥ及び信号ＣＬＥに応じて経路切換回路を制御することにより、ＳｅｔＦｅａｔｕｒｅコマンドの解析前であっても、ＳｅｔＦｅａｔｕｒｅデータの転送先としてテンポラルレジスタを選択可能にする。これにより、ウェイトタイムを必要とすることなく、ＳｅｔＦｅａｔｕｒｅデータを確実に対応するＦｅａｔｕｒｅレジスタの対応する領域に格納して、ＳｅｔＦｅａｔｕｒｅシーケンスを実施することができ、ＳｅｔＦｅａｔｕｒｅシーケンスの処理時間を短縮することが可能である。
また、図４に示す比較例のＳｅｔＦｅａｔｕｒｅシーケンスでは、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤ、チップアドレスＣ＿ＡＤＤ及びＦｅａｔｕｒｅアドレスＦ＿ＡＤＤが信号／ＷＥによって取り込まれる一方で、ＳｅｔＦｅａｔｕｒｅデータが、信号ＤＱＳ、／ＤＱＳによって込まれる。すなわち、比較例のＳｅｔＦｅａｔｕｒｅシーケンスでは、信号／ＷＥを利用したデータ転送と信号ＤＱＳ、／ＤＱＳが混在している。従って、それらの処理方式等を切り替えるためのウェイトタイムｔＡＤＬが必要となる。これに対して本実施の形態においては、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤ、チップアドレスＣ＿ＡＤＤ、ＦｅａｔｕｒｅアドレスＦ＿ＡＤＤ及びＳｅｔＦｅａｔｕｒｅデータが、信号／ＷＥのみによって取り込まれる。違う言い方をすれば、信号／ＷＥによる信号取り込みの対象を、コマンド及びアドレスだけではく、ＳｅｔＦｅａｔｕｒｅデータに拡張している。従って、本実施の形態におけるＳｅｔＦｅａｔｕｒｅシーケンスでは、処理方式等を切り替えるためのウェイトタイムｔＡＤＬが必要とされない。また、ＳｅｔＦｅａｔｕｒｅデータの取り込みはシングルデータレート（Single Data Rate）によって行われるため、信号ＤＱＳ、／ＤＱＳではなく信号／ＷＥを用いたとしても、大きくは悪化しない。
（第２の実施の形態）
図１０は第２の実施の形態を示すブロック図である。図１０において図３と同一の構成要素には同一符号を付して説明を省略する。本実施の形態におけるメモリコントローラ１のハードウェア構成は、図１と同様である。
本実施の形態においても、所定期間、例えば、期間ｔＷＣで連続的に信号／ＷＥのパルスが供給され、信号／ＷＥのパルスに対応してＳｅｔＦｅａｔｕｒｅシーケンスに必要なデータを転送するようになっている。第１の実施の形態においては、信号ＡＬＥ及び信号信号ＣＬＥを同時にアクティブにすることにより、ＳｅｔＦｅａｔｕｒｅデータの転送を通知する例を示した。これに対し、本実施の形態は、信号ＡＬＥ及び信号信号ＣＬＥについては、通常と同様に、同時にアクティブにしない例を示すものである。
図１０に示す不揮発性メモリ２は、経路切換回路２２ｂに代えて経路切換回路４２ｂを採用した点が図３と異なる。経路切換回路４２ｂは、経路切換回路２２ｂと同様に、信号ＣＬＥがアクティブであることに基づいてコマンドレジスタ２６ｂを選択し、信号ＡＬＥがアクティブであることに基づいてアドレスレジスタ２６ａを選択する。
本実施の形態においては、信号ＣＬＥ及び信号ＡＬＥを除く転送データ、即ち、ＳｅｔＦｅａｔｕｒｅデータを含む転送データが入出力回路２２において受信されている場合には、経路切換回路４２ｂは、センスアンプ２４のデータレジスタ２４Ｂ及びテンポラリレジスタ２９の両方を選択して受信データを転送するように構成される。更に、本実施の形態においては、制御回路２７は、コマンドレジスタ２６ｂから読み出したコマンドにより、入出力回路２２においてＳｅｔＦｅａｔｕｒｅデータが受信されていることを示す解析結果を得ると、ＳｅｔＦｅａｔｕｒｅデータのテンポラリレジスタ２９への転送を継続すると共に、データレジスタ２４Ｂへのデータ転送を停止するようにロジック制御回路２１を制御するようになっている。
ロジック制御回路２１は、制御回路２７に制御されて、経路切換回路４２ｂを制御する。こうして、経路切換回路４２ｂは、入出力回路２２に受信されたＳｅｔＦｅａｔｕｒｅデータのテンポラリレジスタ２９への転送を継続すると共に、事後的にデータレジスタ２４Ｂへの転送を停止する。
次に、このように構成された実施の形態の動作について図１１から図１３を参照して説明する。図１１は第２の実施の形態におけるＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。図１２及び図１３は第２の実施の形態の動作を説明するための説明図である。
本実施の形態においても、ＳｅｔＦｅａｔｕｒｅシーケンス以外の書き込み動作や読み出し動作等のコマンドシーケンスについては、通常の一般的なシーケンスが採用される。ＳｅｔＦｅａｔｕｒｅシーケンスについては図１１に示すシーケンスが採用される。
図１１に示すシーケンスは、信号ＣＬＥ及び信号ＡＬＥが同時にアクティブにならない点のみが図６に示すシーケンスと異なる。即ち、図１１においても、メモリコントローラ１のプロセッサ１２は、ＳｅｔＦｅａｔｕｒｅシーケンスの開始から終了までの間、ウェイトタイムｔＡＤＬ等を介在させることなく、信号／ＷＥを期間ｔＷＣで連続的にアクティブにする。そして、最初の３つの信号／ＷＥのパルスにより、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤ、アドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤを転送する。更に、プロセッサ１２は、アドレスＦ＿ＡＤＤの送信に続けて、Ｄ０〜Ｄ３のＳｅｔＦｅａｔｕｒｅデータを信号／ＷＥのパルスに対応させて連続的に送信する。本実施の形態においては、プロセッサ１２は、ＳｅｔＦｅａｔｕｒｅデータの転送時に、信号ＣＬＥ及び信号ＡＬＥはいずれも非アクティブの状態とする。
一方、不揮発性メモリ２においては、アクティブな信号ＣＬＥ又は信号ＡＬＥの受信時における入出力回路２２内の経路切換回路４２ｂの動作は第１の実施の形態と同様であり、経路切換回路４２ｂは、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤをコマンドレジスタ２６ｂに与え、アドレスＦ＿ＡＤＤをアドレスレジスタ２６ａに与える。
本実施の形態においては、ロジック制御回路２１は、信号ＣＬＥ及び信号ＡＬＥがいずれも非アクティブの状態において信号／ＷＥのパルスに対応して、入出力回路２２に受信された受信信号ＤＱ＜７：０＞をデータレジスタ２４Ｂ及びテンポラリレジスタ２９の両方に転送するように経路切換回路４２ｂを制御する。
図１２はこの場合における受信信号ＤＱ＜７：０＞の転送経路を斜線矢印にて示している。図１２に示すように、信号ＣＬＥ及び信号ＡＬＥがいずれも非アクティブ状態において４回目の信号／ＷＥのパルスに対応して、入出力回路２２に受信されたＳｅｔＦｅａｔｕｒｅデータは、データレジスタ２４Ｂ及びテンポラリレジスタ２９に転送されて格納される。
コマンドレジスタ２６ｂに格納されたコマンドは、制御回路２７に転送されて解析される。制御回路２７は、ＳｅｔＦｅａｔｕｒｅコマンドの解析には時間を要し、解析結果は、ＳｅｔＦｅａｔｕｒｅデータの受信後になる場合もある。しかし、本実施の形態においては、制御回路２７におけるＳｅｔＦｅａｔｕｒｅコマンドの解析の間、ＳｅｔＦｅａｔｕｒｅデータはテンポラリレジスタ２９に一時記憶されている。制御回路２７は、受信したコマンドがＳｅｔＦｅａｔｕｒｅコマンドである解析結果を得ると、ロジック制御回路２１を制御して、経路切換回路４２ｂの経路選択を制御させる。
図１３はこの場合における受信信号ＤＱ＜７：０＞の転送経路を斜線矢印にて示している。図１３に示すように、経路切換回路４２ｂは、ＳｅｔＦｅａｔｕｒｅデータのテンポラリレジスタ２９への転送は継続する一方、ＳｅｔＦｅａｔｕｒｅデータのデータレジスタ２４Ｂへの転送は事後的に停止する。
制御回路２７は、ＳｅｔＦｅａｔｕｒｅコマンドの解析後に、アドレスレジスタ２６ａのアドレスＦ＿ＡＤＤを読み出して、テンポラリレジスタ２９に転送されたＳｅｔＦｅａｔｕｒｅデータを、Ｆｅａｔｕｒｅレジスタ２７ａの対応する領域に格納する。
このように本実施の形態においては、メモリコントローラは、連続的に発生する信号／ＷＥによって、ＳｅｔＦｅａｔｕｒｅのコマンド及びアドレスだけでなく、ＳｅｔＦｅａｔｕｒｅデータについても伝送することにより、ＳｅｔＦｅａｔｕｒｅシーケンスの処理時間を短縮することが可能である。また、不揮発性メモリにおいては、ＳｅｔＦｅａｔｕｒｅデータを一時的に保持するテンポラリレジスタを設けると共に、経路切換回路がデータレジスタとテンポラリレジスタの両方にデータを転送する制御を可能にすることにより、ＳｅｔＦｅａｔｕｒｅコマンドの解析前であっても、ＳｅｔＦｅａｔｕｒｅデータを確実にテンポラルレジスタに格納することができる。これにより、ウェイトタイムを必要とすることなく、ＳｅｔＦｅａｔｕｒｅデータを確実に対応するＦｅａｔｕｒｅレジスタの対応する領域に格納して、ＳｅｔＦｅａｔｕｒｅシーケンスを実施することができ、ＳｅｔＦｅａｔｕｒｅシーケンスの処理時間を短縮することが可能である。
（第３の実施の形態）
図１４は第３の実施の形態において採用されるＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。本実施の形態におけるハードウェア構成は、図１及び図３、又は、図１及び図１０に示す第１又は第２の実施の形態と同様である。本実施の形態は、ＳｅｔＦｅａｔｕｒｅデータを連続して伝送する例であり、第１又は第２の実施の形態のいずれにも適用可能である。なお、図１４は第２の実施の形態に適用した例を示している。
図１４に示すように、本実施の形態においても、所定期間、例えば、期間ｔＷＣ で連続的に供給される信号／ＷＥのパルスに対応してＳｅｔＦｅａｔｕｒｅシーケンスに必要なデータを転送するようになっている。第１及び第２の実施の形態においては、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤ、アドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤに続けてＳｅｔＦｅａｔｕｒｅデータを転送する例を示した。しかし、複数種のＳｅｔＦｅａｔｕｒｅデータを送信する必要がある場合がある。本実施の形態においては、この場合において、２回目以降のＳｅｔＦｅａｔｕｒｅデータについては、１回目のＳｅｔＦｅａｔｕｒｅデータの転送に続けてアドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤとＳｅｔＦｅａｔｕｒｅデータとを連続的に転送するものである。なお、図１４は、２種類のＳｅｔＦｅａｔｕｒｅデータを転送する例を示しているが、３種類以上のＳｅｔＦｅａｔｕｒｅデータの転送時にも同様に適用できる。
図１４に示すように、メモリコントローラ１のプロセッサ１２は、ＳｅｔＦｅａｔｕｒｅシーケンスの開始から終了までの間、ウェイトタイムｔＡＤＬ等を介在させることなく、信号／ＷＥを期間ｔＷＣで連続的にアクティブにする。プロセッサ１２は、最初の信号／ＷＥのパルスに対応させて、コマンドｐＣＭＤを転送する。このコマンドｐＣＭＤは、プリフィックスコマンドを示しており、通常のＳｅｔＦｅａｔｕｒｅシーケンスと区別するために用いるコマンド入力である。プリフィックスコマンドｐＣＭＤを事前に入力する事で、以後の動作を連続したＳｅｔＦｅａｔｕｒｅシーケンスであると宣言する事になり、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤを省略する事が出来る。
次に、プロセッサ１２は、２回目から４回目の３つの信号／ＷＥのパルスに対応させて、ＳｅｔＦｅａｔｕｒｅコマンドＣＭＤ、アドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤを転送する。更に、プロセッサ１２は、Ｆ＿ＡＤＤの送信に続けて、５回目から８回目の４つの信号／ＷＥのパルスに対応させてＤ０〜Ｄ３のＳｅｔＦｅａｔｕｒｅデータを連続的に送信する。
本実施の形態においては、プロセッサ１２は、１回目のＳｅｔＦｅａｔｕｒｅデータの転送に続けて、２回目のＳｅｔＦｅａｔｕｒｅデータの転送を行う。即ち、プロセッサ１２は、９回目及び１０回目の２つの信号／ＷＥのパルスに対応させてアドレスＣ＿ＡＤＤ及びアドレスＦ＿ＡＤＤを転送し、更に、１１回目から１４回目の４つの信号／ＷＥのパルスに対応させてＤ０〜Ｄ３のＳｅｔＦｅａｔｕｒｅデータを連続的に送信する。
なお、第１の実施の形態 に適用した場合には、プロセッサ１２は、５回目から８回目及び１１回目から１４回目の信号／ＷＥのパルスに対応させたＤ０〜Ｄ３のＳｅｔＦｅａｔｕｒｅデータの転送時に、信号ＣＬＥ及び信号ＡＬＥをアクティブにする。
不揮発性メモリ２における動作は、第１又は第２の実施の形態と同様である。
このように、図１４に示す例では、プリフィックスコマンドｐＣＭＤを用いることで、複数種類のＳｅｔＦｅａｔｕｒｅデータを連続的に転送することができる。また、２回目以降のＳｅｔＦｅａｔｕｒｅデータの転送時にはＳｅｔＦｅａｔｕｒｅコマンドＣＭＤの転送を省略することができる。例えば、Ｎ種類のＳｅｔＦｅａｔｕｒｅデータを連続的に転送するものとすると、第１及び第２の実施の形態においては、（Ｎ×７−１）ｔＷＣ期間を要するのに対し、第３の実施の形態においては、（２＋Ｎ×６−１）ｔＷＣ期間を要する。即ち、第３の実施の形態では、３種類以上のＳｅｔＦｅａｔｕｒｅデータを連続的に転送する場合には、ＳｅｔＦｅａｔｕｒｅシーケンスをより短縮することが可能であり、転送するＳｅｔＦｅａｔｕｒｅデータの種類が多い程、短縮効果が高い。
なお、図１４に示す例では、複数種類のＳｅｔＦｅａｔｕｒｅデータが連続的に転送されることから、２回目以降のＳｅｔＦｅａｔｕｒｅデータについては、制御回路２７は、ＳｅｔＦｅａｔｕｒｅコマンドの解析を行う必要はなく、ロジック制御回路２１に対して２回目以降のＳｅｔＦｅａｔｕｒｅデータの転送先を指示することができる。こうして、２回目以降のＳｅｔＦｅａｔｕｒｅデータについても、継続してテンポラリレジスタ２９に転送されるように制御される。
即ち、２回目以降のＳｅｔＦｅａｔｕｒｅデータ転送時において制御回路２７はコマンドの判定を行う必要はなく、受信されたＳｅｔＦｅａｔｕｒｅデータをアドレスＦ＿ＡＤＤに従って順次Ｆｅａｔｕｒｅレジスタ２７ａに格納すればよく、ＳｅｔＦｅａｔｕｒｅシーケンスの処理時間を更に短縮することが可能である。
このように本実施の形態においても、上記各実施の形態と同様の効果を得ることができるとともに、さらに一層ＳｅｔＦｅａｔｕｒｅシーケンスを短縮することができる。
なお、上記各実施の形態においては、シフトリードに限らず、各種ＳｅｔＦｅａｔｕｒｅにおける処理時間の短縮に有効である。例えば、ＤＣＣトレーニングにおけるＳｅｔＦｅａｔｕｒｅにも有効である。
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１ メモリコントローラ、２ 不揮発性メモリ、１１ ＲＡＭ、１２ プロセッサ、１３ ホストインターフェイス、１４ ＥＣＣ回路、１５ メモリインターフェイス、２１ ロジック制御回路、２２ 入出力回路、２２ａ 設定回路、２２ｂ 経路切換回路、２３ メモリセルアレイ、２４ センスアンプ、２４Ｂ データレジスタ、２５ ロウデコーダ、２６ａ アドレスレジスタ、２６ｂ コマンドレジスタ、２７ 制御回路、２８ 電圧生成回路、２９ テンポラリレジスタ。

Claims (8)

  1. コントローラと不揮発性メモリとの間で、コマンド、アドレス並びに前記コマンド及びアドレスを除く転送データの転送を行う半導体記憶装置において、
    前記コントローラ及び不揮発性メモリは、
    書き込み及び読み出し時に、前記コマンド及びアドレスを取り込み信号に同期して転送すると共に、前記転送データを同期制御信号に同期して転送し、
    前記不揮発性メモリの機能設定時に、前記コマンド、アドレス及び転送データを前記取り込み信号に同期して転送する
    半導体記憶装置。
  2. 前記コントローラは、
    前記機能設定時における前記転送データの転送時には、前記不揮発性メモリにおいて前記コマンドを取得するために転送する第１制御信号及び前記アドレスを取得するために転送する第２制御信号のいずれもアクティブにする
    請求項１に記載の半導体記憶装置。
  3. 前記コントローラは、
    前記機能設定時における前記転送データの２回目以降の転送時には、前記コマンドの転送を省略する
    請求項１又は２に記載の半導体記憶装置。
  4. 前記コントローラは、
    前記機能設定時において前記取り込み信号を周期的に発生させて、前記コマンド、アドレス及び転送データを連続的に転送する
    請求項１から３のいずれか１つに記載の半導体記憶装置。
  5. 前記不揮発性メモリは、
    前記コントローラとの間でデータの入出力を行う入出力回路と、
    前記機能設定のための転送データである機能設定用データを記憶するテンポラリレジスタと、
    前記入出力回路において受信された前記機能設定用データについては、前記テンポラリレジスタに与えて格納する経路切換回路と
    を具備した請求項１から４のいずれか１つに記載の半導体記憶装置。
  6. 前記経路切換回路は、
    前記コントローラから転送された第１制御信号がアクティブになると前記コマンドをコマンドレジスタに格納し、
    前記コントローラから転送された第２制御信号がアクティブになると前記アドレスをアドレスレジスタに格納し、
    前記第１及び第２制御信号の両方がアクティブになると前記機能設定用データを前記テンポラリレジスタに格納する
    請求項５に記載の半導体記憶装置。
  7. 前記経路切換回路は、
    前記コントローラから転送された第１制御信号がアクティブになると前記コマンドをコマンドレジスタに格納し、
    前記コントローラから転送された第２制御信号がアクティブになると前記アドレスをアドレスレジスタに格納し、
    前記第１及び第２制御信号の両方が非アクティブになると、前記転送データを前記取り込み信号に同期して取り込んで、前記テンポラリレジスタを除く前記転送データを記憶するデータレジスタと前記テンポラリレジスタとの両方に与え、前記コマンドレジスタに格納された前記コマンドの解析結果によって前記転送データが前記機能設定用データであることが示された場合には、前記データレジスタへの前記機能設定用データの転送を停止させる
    請求項５に記載の半導体記憶装置。
  8. 前記同期制御信号は、ダブルデータレートでのデータ転送を可能にするＤＱＳ信号であり、
    前記取り込み信号は、シングルデータレートでのデータ転送を可能にする／ＷＥ信号である
    請求項１から７のいずれか１つに記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140173173A1 (en) * 2012-12-13 2014-06-19 Elpida Memory, Inc. Method, device, and system including configurable bit-per-cell capability
US9070426B2 (en) 2013-09-09 2015-06-30 Kabushiki Kaisha Toshiba Semiconductor memory device capable of setting an internal state of a NAND flash memory in response to a set feature command
CN107430548B (zh) 2015-03-06 2021-02-05 东芝存储器株式会社 存储装置的控制方法、及存储装置
US9583160B1 (en) * 2015-09-04 2017-02-28 Micron Technology, Inc. Apparatuses including multiple read modes and methods for same
WO2017081756A1 (ja) * 2015-11-10 2017-05-18 株式会社 東芝 半導体記憶装置
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP6652470B2 (ja) * 2016-09-07 2020-02-26 キオクシア株式会社 半導体記憶装置
JP2018045741A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2018147543A (ja) * 2017-03-09 2018-09-20 東芝メモリ株式会社 不揮発性半導体記憶装置
JP2018152147A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法
US10685702B2 (en) 2017-08-28 2020-06-16 Micron Technology, Inc. Memory array reset read operation
JP2019117676A (ja) 2017-12-27 2019-07-18 東芝メモリ株式会社 メモリシステム
JP2019128829A (ja) 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2019168845A (ja) 2018-03-22 2019-10-03 キヤノン株式会社 情報処理装置とその制御方法
US11657858B2 (en) * 2018-11-28 2023-05-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
KR20200063833A (ko) * 2018-11-28 2020-06-05 삼성전자주식회사 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200087595A (ko) * 2019-01-11 2020-07-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10877696B2 (en) * 2019-03-28 2020-12-29 Intel Corporation Independent NAND memory operations by plane
KR102263043B1 (ko) * 2019-08-07 2021-06-09 삼성전자주식회사 비휘발성 메모리 장치, 컨트롤러 및 메모리 시스템
US11507310B2 (en) * 2019-09-02 2022-11-22 SK Hynix Inc. Memory controller and operating method thereof

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