JP2022130053A - 電源回路、入出力回路、半導体記憶装置及び電源制御方法 - Google Patents

Abstract

【課題】 安定した電力供給を可能にする。【解決手段】 実施形態の電源回路は、複数の処理回路に電力を供給する電源配線の異なる位置に電気的に接続される複数の電源供給回路であって、それぞれ入力されたリファレンス電圧に応じた電源電圧を発生して前記電源配線に供給する複数の電源供給回路と、電圧が異なる複数のリファレンス電圧を発生し、前記複数の電源供給回路に個別にリファレンス電圧を供給可能なリファレンス電圧供給回路と、を具備する。【選択図】図３

Description

本発明の実施形態は、電源回路、入出力回路、半導体記憶装置及び電源制御方法に関する。

近年、ＮＡＮＤ型不揮発性メモリ（ＮＡＮＤ型ＦＬＡＳＨ（TM）メモリ）等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、ＮＡＮＤ型不揮発性メモリでは、メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。

ＮＡＮＤ型不揮発性メモリは、メモリコントローラとの間でデータの送受を行うための入出力回路を有する。近年、ＮＡＮＤ型不揮発性メモリの大容量化に伴い、ＮＡＮＤ型不揮発性メモリとメモリコントローラとの間で送受するデータの伝送レートが高くなっている。このため、入出力回路において負荷電流が大きくなり、電源配線の信頼性の悪化、ＩＲドロップの増大、電磁気妨害（ＥＭＩ）の発生等の点で、不具合が生じやすくなっている。

米国特許出願公開第２０２０／９０７６５号明細書 特開２０１１－１０８３４９号公報 特開２０１２－２３４６０１号公報

本実施形態は、安定した電力供給を可能にすることができる電源回路、入出力回路、半導体記憶装置及び電源制御方法を提供することを目的とする。

実施形態の電源回路は、複数の処理回路に電力を供給する電源配線の異なる位置に電気的に接続される複数の電源供給回路であって、それぞれ入力されたリファレンス電圧に応じた電源電圧を発生して前記電源配線に供給する複数の電源供給回路と、電圧が異なる複数のリファレンス電圧を発生し、前記複数の電源供給回路に個別にリファレンス電圧を供給可能なリファレンス電圧供給回路と、を具備する。

実施形態に関わるメモリシステムの構成例を示すブロック図。 不揮発性メモリの構成例を示すブロック図。 実施形態に係る電源回路５０を備えた入出力回路４０を示すブロック図。 図３中のリファレンス電圧発生回路４６，ＭＵＸスイッチ４７及び電源供給回路４３ａ～４３ｃの具体的な構成の一例を示す回路図。 図５はリファレンス電圧の決定処理を説明するためのフローチャート。 リファレンス電圧の決定処理を説明するための説明図。 実使用時における電源電圧の発生処理を説明するためのフローチャート。 入出力回路４０内の複数の電源供給回路の配置、及び複数の電源供給回路を用いる場合の課題を説明するための説明図。 入出力回路４０内の複数の電源供給回路の配置、及び複数の電源供給回路を用いる場合の課題を説明するための説明図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

本実施の形態における電源回路は、リファレンス電圧を出力するリファレンス電圧供給回路と、リファレンス電圧に基づく電源電圧を発生する電源供給回路とにより構成される。本実施の形態においては、複数の電源供給回路にそれぞれ個別の最適なリファレンス電圧を供給可能とすることにより、各電源供給回路に所望の出力を発生させることを可能にして、安定した電力供給を図るものである。

（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１とＮＡＮＤ型不揮発性メモリ２を備える。なお、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステムは、図示しないホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置である。図１に示すように、メモリコントローラ１と各不揮発性メモリ２とはＮＡＮＤバスを介して接続される。メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス回路１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ回路１４およびメモリインターフェイス回路１５は、互いに内部バス１６により接続される。

ホストインターフェイス回路１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス回路１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス回路１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス回路１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス回路１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス回路１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス回路１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス回路１５へ指示する。

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス回路１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス回路１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス回路１５に与える。メモリインターフェイス回路１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス回路１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス回路１３を介してホストに送信する。

メモリコントローラ１のプロセッサ１２は、メモリインターフェイス回路１５を制御して、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳを不揮発性メモリ２に送信する。メモリコントローラ１から不揮発性メモリ２へ送信される信号ＤＱ＜７：０＞には、コマンド、アドレス及びデータが含まれる。データストローブ信号ＤＱＳ、／ＤＱＳは、データ転送に同期して発生する読み出し及び書き込みタイミングを示す同期制御信号である。

プロセッサ１２は、メモリインターフェイス回路１５を制御して、チップイネーブル信号／ＣＥ、信号ＣＬＥ、信号ＡＬＥ、信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰを不揮発性メモリ２に送信する。信号／ＣＥは、各不揮発性メモリ２を動作状態にするための信号である。ライトイネーブル信号／ＷＥは、書き込みを許可する信号であり、不揮発性メモリ２はこの信号／ＷＥを受信することでコマンド及びアドレスの取り込みを行う。即ち、信号／ＷＥは取り込み信号と呼んでもよい。コマンドラッチイネーブル信号ＣＬＥは、コマンドのラッチを許可する信号であり、アドレスラッチイネーブル信号ＡＬＥは、アドレスのラッチを許可する信号である。

先頭に記号"／"が付された信号 は、アクティブ・ローまたは負論理であることを示す。すなわち、先頭に記号"／"が付されていない信号は、"Ｈ"レベルのときにアクティブになるのに対して、先頭に記号"／"が付された信号は、"Ｌ"レベルのときにアクティブになる。

一方、不揮発性メモリ２は、メモリコントローラ１からの各種信号を受信すると共に、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳをメモリコントローラ１に送信する。また、不揮発性メモリ２は、信号Ｒ／Ｂをメモリコントローラ１に送信する。レディー・ビジー信号Ｒ／Ｂは、外部からの命令を受け付けることが可能なレディー状態であるか、外部からの命令を受け付けることができないビジー状態であるかを示す。

（不揮発性メモリの構成）
図２は不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路４０、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、電源用パッド群３５を備えている。

不揮発性メモリ２は、電源用パッド群３５を介して外部から種々の動作電源、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓが供給される。なお、電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば２．５Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ２３は、複数のブロック（メモリブロック）を備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー・ビジー信号Ｒ／Ｂを送信する。

入出力回路４０には、処理回路群４１及び電源回路５０が構成される。処理回路群４１は、図示しない複数の処理回路を有しており、これらの処理回路は、入出力回路４０による入出力に関する各種処理を行う。電源回路５０は、処理回路群４１の各処理回路に電力の供給を行う。

入出力回路４０は、ロジック制御回路２１によって制御されて、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）及び信号ＤＱＳ、／ＤＱＳを送受信する。

入出力回路４０は、信号ＤＱＳ、／ＤＱＳとともに信号ＤＱが与えられると、当該信号ＤＱＳ、／ＤＱＳに同期して、信号ＤＱをデータとして受信するように構成される。また、入出力回路４０は、ロジック制御回路２１に与えられる信号ＲＥに対応して、メモリセルアレイ２３から読み出されたデータを信号ＤＱとして信号ＤＱＳ、／ＤＱＳとともにメモリコントローラ１へ送信する。

入出力回路４０は、ロジック制御回路２１に制御されて、信号／ＷＥに対応した信号転送や信号ＤＱＳ、／ＤＱＳに対応した信号転送を可能にする。入出力回路４０は、ロジック制御回路２１に制御されて、受信した各種信号の出力経路を選択する。

ロジック制御回路２１は、自身の不揮発性メモリ２との間の信号転送がメモリコントローラ１により指定されているか否かを判定する。ロジック制御回路２１は、信号ＣＬＥに対応して、信号ＤＱとして受信したコマンドをレジスタ２６に出力可能にする。ロジック制御回路２１は、信号ＡＬＥに対応して、信号ＤＱとして受信したアドレスをレジスタ２６に出力可能にする。ロジック制御回路２１は、信号／ＷＥに同期して、入出力回路４０に受信された信号を各部に出力させて書き込みを可能にする。

入出力回路４０は、信号ＣＬＥがアクティブになったときにロジック制御回路２１から供給される信号に基づいてコマンドをレジスタ２６を格納し、信号ＡＬＥがアクティブになったときにロジック制御回路２１から供給される信号に基づいてアドレスをレジスタ２６に格納する。また、入出力回路４０は、書き込みデータについては、センスアンプ２４のデータレジスタ２４Ｂに転送する。

なお、ロジック制御回路２１は、信号／ＷＰを受信すると、書き込み及び消去を禁止する。

レジスタ２６は、入出力回路４０において受信されて入出力回路４０から出力されたアドレス及びコマンドを保持する。レジスタ２６は、例えばＳＲＡＭにより構成される。

シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。例えば、シーケンサ２７は、コマンドの解析結果に基づいてロジック制御回路２１を制御する。ロジック制御回路２１は、この制御に従って、入出力回路４０を制御するように構成される。

電圧生成回路２８は、シーケンサ２７に制御されて、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプ２４は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ２４は、データの書き込み時には、書き込みデータをビット線に転送する。

センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプ２４により検出したデータを保持し、これをシリアルに入出力回路４０へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路４０からシリアルに転送されたデータを保持し、これをセンスアンプ２４へ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。

（課題）
図８及び図９は入出力回路４０内の複数の電源供給回路の配置、及び複数の電源供給回路を用いる場合の課題を説明するための説明図である。なお、図９は図８の電源配線を抵抗及びコンデンサにより示している。また、図９では電源配線から各処理回路に供給される電流を電流源にて示してある。

入出力回路４０への電力供給の方法として、全ての処理回路に１つの電源供給回路から電源配線を介して電力を供給する方法が考えられる。この場合、伝送速度の高速化、配線の信頼性、ＩＲドロップ等を考慮すると、電源線幅を拡張し電源供給回路からの供給電流を増加させる必要がある。しかし、この手法は、ＥＭＩ対策の必要性等を考慮すると、好ましいものではない。そこで、本実施の形態においては、入出力回路４０の各処理回路に電力を供給する電源配線に複数の電源供給回路を配置する手法を採用する。即ち、入出力回路４０に複数の電源供給回路を設けて、入出力回路４０内の各処理回路に供給する電流路を分散する。

図８及び図９において、処理回路群４１ａ，４１ｂ（以下、これらを区別する必要がない場合には代表して処理回路群４１という）は、入出力回路４０内に設けられ、入出力処理等を行うための図示しない複数の処理回路を有する。処理回路群４１内の各処理回路には、電源配線４２（斜線部）を介して電力が供給される。図８及び図９の例では、電源配線４２の両端及び中央の位置近傍に電源供給回路４３ａ，４３ｂ，４３ｃ（以下、これらを区別する必要がない場合には、代表して電源供給回路４３という）が配置される。電源供給回路４３ａ～４３ｃは、電源配線４２の両端及び中央にそれぞれ電気的に接続される。なお、図８及び図９は一例であり、電源供給回路４３の配置位置及び配置する数は、適宜設定可能である。

図８及び図９の例では、矢印に示すように、入出力回路４０の一部の領域の処理回路群４１ａ内の各処理回路には、電源供給回路４３ａ，４３ｃから電源配線４２を経由して電流が供給される。また、入出力回路４０の他の一部の領域に構成される処理回路群４１ｂ内の各処理回路には、電源供給回路４３ｂ，４３ｃから電源配線４２を経由して電流が供給される。処理回路群４１内の各処理回路に対して、複数の電源供給回路４３から駆動電流の供給を行うことで、ＥＭＩ対策上も有効で、且つ配線の高い信頼性を維持しながら、伝送速度の高速化を損なうことなく、各処理回路に十分な電力の供給が可能となる。

しかしながら、デバイス特性のばらつき等に起因して複数の電源供給回路４３の出力にばらつきが生じると、入出力回路４０の特性が悪化することがある。

各電源供給回路４３は、処理回路に供給する電源電圧ＶＤＤを発生する。しかし、実際には、デバイス特性のばらつきにより、電源供給回路４３から出力される電圧のＤＣレベルが相互に異なることがある。例えば、電源供給回路４３ａ，４３ｂが比較的高いＤＣレベルの電圧ＶＤＤＨを出力するように構成され、電源供給回路４３ｃが比較的低いＤＣレベルの電圧ＶＤＤＬを出力するように構成されてしまうことがある。

電源供給回路４３から電力供給を受けて処理回路が動作すると、電源供給回路４３の出力電圧（負荷電圧）が低下してしまうことがある。電源供給回路４３は、例えばボルテージフォロワ回路により構成されており、出力電圧が低下すると、出力電圧を入力電圧（リファレンス電圧）に追従させて増加させ、出力電圧を規定値に戻すフィードバック制御を行う。この場合において、高めの電圧ＶＤＤＨを発生する電源供給回路４３ａ，４３ｂは、出力電圧が低下した後の比較的早いタイミングで供給する電流を増加させて出力電圧を元の高い電圧ＶＤＤＨに復帰させる。一方、低めの電圧ＶＤＤＬを発生する電源供給回路４３ｃは、元々発生する電圧ＶＤＤＬが低いので、出力電圧が電圧ＶＤＤＬよりも低下する比較的遅いタイミングで供給する電流を増加させて出力電圧を元の電圧に復帰させる。つまり、電源供給回路４３ｃは、電源供給回路４３ａ，４３ｂに比べて応答性が悪い。即ち、本来、全ての電源供給回路４３から同時に各処理回路に対して電流供給の増加を開始することが好ましいが、電源供給回路４３のばらつきによって、処理回路の位置に応じて電流供給がアンバランスとなり、入出力回路４０の特性が悪化することがある。

（構成）
そこで、本実施の形態においては、図３に示す電源回路５０を採用する。図３は本実施形態に係る電源回路５０を備えた入出力回路４０を示すブロック図である。なお、電源回路５０は、ロジック制御回路２１によって動作が制御されるようになっている。

図３において、入出力回路４０は、図示しない複数の処理回路を備えた処理回路群４１を備える。処理回路群４１内の各処理回路は、上述した入出力制御を行う。処理回路群４１内の各処理回路は、電源配線４２を介して電力供給を受ける。電源配線４２の両端には電源供給回路４３ａ，４３ｂがそれぞれ電気的に接続され、電源配線４２の略中央には電源供給回路４３ｃが電気的に接続される。例えば、処理回路群４１が２つの処理回路群４１ａ，４１ｂを有する場合には、処理回路群４１ａ内の各処理回路は電源供給回路４３ａ，４３ｂから電力供給を受け、処理回路群４１ｂ内の各処理回路は電源供給回路４３ｂ，４３ｃから電力供給を受けるように構成されている。これらの電源供給回路４３ａ～４３ｃには、リファレンス電圧発生回路４６及びＭＵＸスイッチ４７により構成されるリファレンス電圧供給回路５１から個別にリファレンス電圧が供給されるように構成される。

リファレンス電圧発生回路４６は、電源電圧ＶＣＣが供給され、電源電圧ＶＤＤに相当するリファレンス電圧を発生する。本実施の形態においては、リファレンス電圧発生回路４６は、複数のＤＣレベルのリファレンス電圧を発生することができる。ＭＵＸスイッチ４７は、ロジック制御回路２１から制御信号が与えられる。ＭＵＸスイッチ４７は、制御信号に基づいて、リファレンス電圧発生回路４６において発生した複数のＤＣレベルのリファレンス電圧のうち、各電源供給回路４３ａ～４３ｃにそれぞれ適したリファレンス電圧を選択して電源供給回路４３ａ～４３ｃに供給する。

ロジック制御回路２１は、後述するリファレンス電圧の決定処理によって求められたＭＵＸスイッチ４７の設定値に応じた制御信号を発生して、入出力回路４０を制御するようになっている。

図４は図３中のリファレンス電圧発生回路４６，ＭＵＸスイッチ４７及び電源供給回路４３ａ～４３ｃの具体的な構成の一例を示す回路図である。

リファレンス電圧発生回路４６は、オペアンプ４６１、Ｐ型の出力トランジスタ４６２、抵抗回路４６３を有する。出力トランジスタ４６２は、ソースが電源端子４６４に接続され、ゲートにオペアンプ４６１の出力が印加され、ドレインは抵抗回路４６３の一端に接続される。抵抗回路４６３の他端は抵抗Ｒ１を介して基準電位点に接続される。抵抗回路４６３は、例えば、直列接続された複数の抵抗により構成される。

出力トランジスタ４６２は、オペアンプ４６１の出力に応じた電圧をドレインに発生する。出力トランジスタ４６２のドレインに生じる電圧（ドレイン電圧）は、抵抗回路４６３及び抵抗Ｒ１により分圧され、抵抗回路４６３と抵抗Ｒ１との接続点に現れる電圧がオペアンプ４６１の正極性入力端にフィードバックされる。オペアンプ４６１は、負極性入力端にリファレンス電圧を設定するための基準電圧ＶＲＥＦが与えられる。オペアンプ４６１は、基準電圧ＶＲＥＦとフィードバック電圧との差分に応じた出力を出力トランジスタ４６２のゲートに出力する。なお、基準電圧ＶＲＥＦは、例えば、電圧生成回路２８によって発生させてもよい。

このフィードバックループにより、出力トランジスタ４６２のドレイン電圧は、基準電圧ＶＲＥＦに対応する電圧に収束する。出力トランジスタ４６２のドレイン電圧は、抵抗回路４６３の各抵抗によって分圧される。こうして、抵抗回路４６３の複数の抵抗端には各抵抗の抵抗値に対応したレベルの複数のリファレンス電圧が得られる。

ＭＵＸスイッチ４７は、複数の入力端子と複数の出力端子とを備え、制御信号に基づいて、複数の出力端子のそれぞれに割り当てる入力端子を決定する。即ち、ＭＵＸスイッチ４７は、制御信号によって指定された入力端子から取り込んだ入力を、制御信号によって割り当てられた出力端子を介して出力するように構成される。

図４の例では、ＭＵＸスイッチ４７は、複数の入力端子が抵抗回路４６３の各抵抗端に接続されており、複数の入力端子を介して相互に異なるレベルの複数のリファレンス電圧を取得可能である。ＭＵＸスイッチ４７は、各電源供給回路４３ａ～４３ｃにそれぞれ対応する出力端子ａ～ｃを有しており、複数の入力端子を介して取得したリファレンス電圧を、制御信号に対応する出力端子ａ～ｃを介して各電源供給回路４３ａ～４３ｃに供給する。なお、ＭＵＸスイッチ４７は、１つの入力端子を介して取得した１種類のリファレンス電圧を、複数の出力端子ａ～ｃに出力可能である。こうして、本実施の形態においては、リファレンス電圧発生回路４６において発生したレベルが異なる複数種類のリファレンス電圧から、ＭＵＸスイッチ４７によって電源供給回路４３毎に選択されたリファレンス電圧が各電源供給回路４３に供給されることになる。

電源供給回路４３は、相互に同一構成であり、例えばボルテージフォロワを構成するオペアンプにより構成してもよい。ＭＵＸスイッチ４７の３つの出力端子ａ～ｃはそれぞれ電源供給回路４３ａ～４３ｃを構成するオペアンプ４３１ａ～４３１ａ（以下、これらを区別する必要がない場合には、代表してオペアンプ４３１という）の正極性入力端に接続される。オペアンプ４３１の出力端は負極性入力端に接続される。電源供給回路４３ａ～４３ｃを構成するオペアンプ４３１ａ～４３１ｃの正極性入力端には、ＭＵＸスイッチ４７の３つの出力端子ａ～ｃから出力された３種類のリファレンス電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３がそれぞれ入力される。オペアンプ４３１ａ～４３１ｃは、それぞれ正極性入力端に入力されたリファレンス電圧に相当する電圧ＶＤＤＧＥＮを電源電圧ＶＤＤとして電源配線４２に出力する。

本実施の形態においては、各電源供給回路４３からの電源電圧は、後述するリファレンス電圧の決定処理時には、比較回路４９にも供給されるようになっている。比較回路４９には、規定電圧発生回路４８からの規定電圧も与えられる。規定電圧発生回路４８は、電源電圧ＶＤＤとして電源配線４２に供給すべき電圧を規定電圧として発生する。

比較回路４９は、電源供給回路４３からの電源電圧と規定電圧とを比較し、比較結果を出力する。シーケンサ２７は、比較回路４９からの比較結果により、電源供給回路４３の出力電圧が規定電圧になったか否かを判定する。シーケンサ２７は、ロジック制御回路２１を制御して、電源供給回路４３の出力電圧が規定電圧になるように、ＭＵＸスイッチ４７の設定値を変更して、オペアンプ４３１ａ～４３１ｃに供給するリファレンス電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３を変化させる。シーケンサ２７は、比較回路４９の比較結果により電源供給回路４３の出力電圧が規定電圧、即ち、電源配線４２に供給すべき電圧になったものと判定すると、当該電源電圧を発生するために設定されたＭＵＸスイッチ４７の設定値を電源供給回路４３毎に決定して記録するようになっている。

なお、図３においては、規定電圧発生回路４８及び比較回路４９を電源回路５０内に設けた例を示したが、これらの回路を電源回路５０の外部に設けるようになっていてもよい。また、ＭＵＸスイッチ４７により、複数のリファレンス電圧から各電源供給回路４３に適したリファレンス電圧を選択して各電源供給回路４３に供給する例を説明したが、他の手法を採用してもよい。例えば、リファレンス電圧発生回路４６に３つの電源供給回路４３用の３系統のラダー抵抗を配置することで、各ラダー抵抗の抵抗値の設定により、各電源供給回路４３に個別のリファレンス電圧を供給可能にしてもよい。

（作用）
次に、このように構成された実施の形態の動作について図５から図７を参照して説明する。図５はリファレンス電圧の決定処理を説明するためのフローチャートであり、図６はリファレンス電圧の決定処理を説明するための説明図である。また、図７は実使用時における電源電圧の発生処理を説明するためのフローチャートである。

図５のリファレンス電圧の決定処理は、例えば、工場出荷前に、実施してもよい。シーケンサ２７は、リファレンス電圧の決定処理のためのプログラムを読み出して実行する。シーケンサ２７は、ロジック制御回路２１を制御して、図５の各ステップを実行する。ロジック制御回路２１は、ステップＳ１において、電源供給回路４３のうちの１つを選択して動作させる。いま例えば、ロジック制御回路２１が電源供給回路４３ａを選択的に動作させるものとする。この場合には、図６の状態Ａに示すように、非選択の電源供給回路４３ｂ、４３ｃは動作を停止（ＯＦＦ）させ、それらの出力端からは電源電圧を出力させない。

ロジック制御回路２１は、リファレンス電圧発生回路４６を動作させ、リファレンス電圧発生回路４６の出力トランジスタ４６２からドレイン電圧を発生させる（Ｓ２）。このドレイン電圧は、抵抗回路４６３によって分圧され、抵抗回路４６３の複数の抵抗端には、相互に異なる電圧値のリファレンス電圧が発生する。

ロジック制御回路２１は、ＭＵＸスイッチ４７を初期設定で動作させる。即ち、ロジック制御回路２１は、ＭＵＸスイッチ４７に制御信号を与えて、電源供給回路４３ａに接続された出力端子ａに割当てる入力端子として、初期設定の入力端子、例えば最も小さいリファレンス電圧を取り込む入力端子を選択させる（Ｓ３）。こうして、制御信号に応じたリファレンス電圧ＶＲＥＦ１が電源供給回路４３ａに供給される。電源供給回路４３ａは、入力されたリファレンス電圧ＶＲＥＦ１に応じた電圧を出力端子から出力する。

電源供給回路４３の出力は電源配線４２に供給されるが、リファレンス電圧の決定処理時には、電源供給回路４３の出力は比較回路４９にも与えられる。図６の状態Ａは、太線により、電源供給回路４３ａが発生した電圧が比較回路４９に供給されることを示している。なお、状態Ａでは、図６の太線に示すように、電源供給回路４３ａのオペアンプ４３１ａのみが動作して、発生した電圧が比較回路４９に供給される。

比較回路４９は、電源供給回路４３からの電圧と規定電圧発生回路４８からの規定電圧とを比較して比較結果を出力する（Ｓ４）。シーケンサ２７は、この比較結果に基づいて、電源供給回路４３ａの出力が規定電圧ＶＤＤＧＥＮになったか否かを判定する。例えば、シーケンサ２７は、比較回路４９からの比較結果が所定の閾値以内、即ち、電源供給回路４３の出力電圧が規定の電圧範囲内であるか否かを判定するようにしてもよい（Ｓ５）。なお、規定の電圧範囲内とは、規定電圧を含む所定範囲の電圧のことであり、電源供給回路４３の出力電圧が規定電圧にならない場合において、複数のリファレンス電圧ＶＲＥＦ１に対して電源供給回路４３から出力される複数の電圧のうち最も規定電圧に近い電圧を意味するものであってもよい。

シーケンサ２７は、比較結果が所定の閾値以内である場合には、電源供給回路４３ａが発生した電圧が予め設定されたレベルの電源電圧ＶＤＤＧＥＮになったものと判定して処理をステップＳ７に移行する。また、シーケンサ２７は、ステップＳ５においてＮＯ判定の場合には、処理をステップＳ６に移行する。

ステップＳ６において、ロジック制御回路２１は、制御信号によりＭＵＸスイッチ４７の設定を変更し、前回とは異なるリファレンス電圧を電源供給回路４３ａに供給させる。ＭＵＸスイッチ４７は、前回とは異なる入力端子を介して取得したリファレンス電圧を端子ａを介して出力する。電源供給回路４３ａは、入力された電圧に応じた電圧を出力端子から比較回路４９に出力する。比較回路４９は、電源供給回路４３ａからの電圧と規定電圧発生回路４８からの規定電圧とを比較して比較結果を出力する（Ｓ４）。

以後、比較回路４９の比較結果が所定の閾値以内となるまでステップＳ４～Ｓ６の処理が繰り返される。シーケンサ２７は、ステップＳ５において、電源供給回路４３の出力が規定の電圧範囲になったものと判定すると、この場合のＭＵＸスイッチ４７の設定値を記録する。例えば、シーケンサ２７は、不揮発性メモリ２の図示しない管理領域に、ＭＵＸスイッチ４７の設定値の情報を記録してもよい。

次に、シーケンサ２７は、ステップＳ８において、全ての電源供給回路４３についてのＭＵＸスイッチ４７の設定値が得られたか否かを判定する。シーケンサ２７は、ステップＳ８においてＮＯ判定の場合には、処理をステップＳ１に移行して、次の電源供給回路４３を選択する。以後、Ｓ１～Ｓ８の処理により、図６の状態Ｂに示すように、電源供給回路４３ｂから規定電圧ＶＤＤＧＥＮが得られた場合のＭＵＸスイッチ４７の設定値が求められて記録される。なお、この設定値は、ＭＵＸスイッチ４７の端子ｂに対してリファレンス電圧を供給する入力端子を設定するものである。更に、図６の状態Ｃに示すように、電源供給回路４３ｃから規定電圧ＶＤＤＧＥＮが得られた場合のＭＵＸスイッチ４７の設定値が求められて記録される。なお、この設定値は、ＭＵＸスイッチ４７の端子ｃに対してリファレンス電圧を供給する入力端子を設定するものである。

次に、実使用時の動作について説明する。

シーケンサ２７は、電源が投入されると、電源電圧供給のためのプログラムを読み出して実行する。シーケンサ２７は、ロジック制御回路２１を制御して、図７の各ステップを実行する。シーケンサ２７は、ステップＳ１１において、不揮発性メモリ２の管理領域に記録されているＭＵＸスイッチ４７の設定値を読み出す。シーケンサ２７は、ロジック制御回路２１を制御して、読み出したＭＵＸスイッチ４７の設定値をＭＵＸスイッチ４７に設定させる（Ｓ１２）。ロジック制御回路２１は、読み出された設定値に応じてＭＵＸスイッチ４７を設定するための制御信号を発生して入出力回路４０内のＭＵＸスイッチ４７に与える。これにより、ＭＵＸスイッチ４７の出力端子ａ～ｃのそれぞれに対してリファレンス電圧を供給する入力端子が割り当てられる。なお、ＭＵＸスイッチ４７は、異なる出力端子に対して同一の入力端子を割り当てることも可能である。

ロジック制御回路２１は、リファレンス電圧発生回路４６を動作させ、リファレンス電圧発生回路４６の出力トランジスタ４６２からドレイン電圧を発生させる（Ｓ１３）。このドレイン電圧は、抵抗回路４６３によって分圧され、抵抗回路４６３の複数の抵抗端には、相互に異なるリファレンス電圧が発生する。

ＭＵＸスイッチ４７は、出力端子ａ～ｃにそれぞれ割り当てられた入力端子を介して取得したリファレンス電圧ＶＲＥＦ１～ＶＲＥＦ３を、各出力端子ａ～ｃを介して電源供給回路４３ａ～４３ｃにそれぞれ供給する（Ｓ１４）。電源供給回路４３ａ～４３ｃは、それぞれ入力されたリファレンス電圧ＶＲＥＦ１～ＶＲＥＦ３に応じて、電圧ＶＤＤＧＥＮを発生する（Ｓ１５）。リファレンス電圧ＶＲＥＦ１～ＶＲＥＦ３は、リファレンス電圧決定処理において、電源供給回路４３ａ～４３ｃから共通の電圧ＶＤＤＧＥＮを出力させるように求められたものであり、電源供給回路４３ａ～４３ｃによりそれぞれ発生する電圧ＶＤＤＧＥＮは、相互に同電圧である。電源供給回路４３ａ～４３ｃは、発生した電圧ＶＤＤＧＥＮを電源電圧ＶＤＤとして電源配線４２に供給する（Ｓ１６）。

こうして、処理回路群４１内の各処理回路には、電源供給回路４３ａ～４３ｃから同一の電源電圧ＶＤＤが電源配線４２を介して供給される。処理回路群４１内の各処理回路が動作して、電源配線４２の電圧が低下した場合には、電源供給回路４３ａ～４３ｃは、フィードバック制御により、出力する電圧をリファレンス電圧ＶＲＥＦ１～ＶＲＥＦ３に追従させて増加させる。この場合において、電源供給回路４３ａ～４３ｃは、リファレンス電圧ＶＲＥＦ１～ＶＲＥＦ３に対応する電圧として、相互に同一の電圧ＶＤＤＧＥＮを発生するように構成されていることから、フィードバック制御による電源供給回路４３ａ～４３ｃからの電源配線４２への電流供給は、同時に且つバランスして増加する。この結果、処理回路群４１内の各処理回路に対して、複数の電源供給回路４３から安定した電力供給が行われることになり、各処理回路は安定した動作を維持することができる。

このように本実施の形態においては、複数のリファレンス電圧を発生し、複数の電源供給回路にそれぞれ個別の最適なリファレンス電圧を供給可能とすることにより、デバイス特性のばらつきに拘わらず、各電源供給回路に所望の出力を発生させることを可能にして、安定した電力供給を図ることができる。

なお、上記実施の形態においては、リファレンス電圧発生回路４６及びＭＵＸスイッチ４７によって、電源供給回路４３に個別のリファレンス電圧を供給可能にする例を説明したが、例えば、各電源供給回路４３に対して個別のリファレンス電圧発生回路を設けてもよく、電源供給回路４３に個別のリファレンス電圧を供給する方法は限定されるものではない。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリコントローラ、２…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２３…メモリセルアレイ、２４…センスアンプ、２４Ｂ…データレジスタ、２５…ロウデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源用パッド群、４０…入出力回路、４１…処理回路群、４２…電源配線、４３ａ，４３ｂ，４３ｃ…電源供給回路、４３１ａ，４３１ｂ，４３１ｃ…オペアンプ、４６…リファレンス電圧発生回路、４７…ＭＵＸスイッチ、４８…規定電圧発生回路、４９…比較回路、５０…電源回路。

Claims (11)

1. 複数の処理回路に電力を供給する電源配線の異なる位置に電気的に接続される複数の電源供給回路であって、それぞれ入力されたリファレンス電圧に応じた電源電圧を発生して前記電源配線に供給する複数の電源供給回路と、
   電圧が異なる複数のリファレンス電圧を発生し、前記複数の電源供給回路に個別にリファレンス電圧を供給可能なリファレンス電圧供給回路と、
   を具備する電源回路。
2. 前記リファレンス電圧供給回路は、前記複数の電源供給回路が発生する電源電圧を同電圧の規定電圧とするためのリファレンス電圧を前記電源供給回路に個別に供給する、
   請求項１に記載の電源回路
3. 前記リファレンス電圧供給回路は、
   前記複数のリファレンス電圧を発生するリファレンス電圧発生回路と、
   前記リファレンス電圧発生回路が発生した前記複数のリファレンス電圧を前記複数の電源供給回路に個別に供給するスイッチと、
   を具備する請求項２に記載の電源回路。
4. 前記電源供給回路の出力電圧と前記規定電圧とを比較する比較回路、
   を更に具備する請求項２に記載の電源回路。
5. 前記スイッチの設定値を記憶するメモリと、
   前記メモリから読み出した前記設定値に基づいて前記スイッチを制御する制御回路と、
   を具備する請求項３に記載の電源回路。
6. 前記電源供給回路の出力電圧と前記規定電圧とを比較する比較回路を更に具備し、
   前記制御回路は、前記比較回路の比較結果に基づいて、前記スイッチの設定値を決定し、決定した設定値を前記メモリに記憶させる、
   請求項５に記載の電源回路。
7. 信号の入力及び出力制御を行う複数の処理回路と、
   前記複数の処理回路に電力を供給する電源配線の異なる位置に電気的に接続される複数の電源供給回路であって、それぞれ入力されたリファレンス電圧に応じた電源電圧を発生して前記電源配線に供給する複数の電源供給回路と、
   電圧が異なる複数のリファレンス電圧を発生し、前記複数の電源供給回路に個別にリファレンス電圧を供給可能なリファレンス電圧供給回路と、
   を具備する入出力回路。
8. 請求項７に記載の入出力回路と、
   前記入出力回路を介して入力されたデータを記憶し、記憶されたデータ読み出して前記入出力回路を介して出力する不揮発性メモリと、
   を具備する半導体記憶装置。
9. 複数の処理回路に電力を供給する電源配線の異なる位置に電気的に接続される複数の電源供給回路であってそれぞれ入力されたリファレンス電圧に応じた電源電圧を発生して前記電源配線に供給する複数の電源供給回路のうちの１つの電源供給回路に対して、電圧が異なる複数のリファレンス電圧を順次与えながら、前記１つの電源供給回路の出力電圧を規定電圧と比較し、前記１つの電源供給回路の出力電圧が前記規定電圧になったときの前記リファレンス電圧を求めるリファレンス電圧決定処理を行い、
   前記複数の電源供給回路の全てに対して前記リファレンス電圧決定処理を行い、
   前記リファレンス電圧を前記電源供給回路に供給可能なリファレンス電圧供給回路に対して、前記リファレンス電圧決定処理によって求めたリファレンス電圧を前記電源供給回路に個別に供給するように制御する、
   電源制御方法。
10. 前記リファレンス電圧供給回路は、前記複数のリファレンス電圧を発生するリファレンス電圧発生回路と、前記リファレンス電圧発生回路が発生した前記複数のリファレンス電圧を前記複数の電源供給回路に個別に供給するスイッチとにより構成され、
    前記リファレンス電圧決定処理は、前記スイッチの設定値を決定するものである
    請求項９に記載の電源制御方法。
11. 設定した前記スイッチの設定値を記憶させ、
    記憶された前記スイッチの設定値を読み出して前記スイッチに設定することにより、前記リファレンス電圧決定処理によって求めたリファレンス電圧を前記電源供給回路に個別に供給するように制御する
    請求項１０に記載の電源制御方法。
    

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