CN111179980B - 存储器控制器、数据存储装置和具有两者的存储系统 - Google Patents

存储器控制器、数据存储装置和具有两者的存储系统 Download PDF

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Abstract

本发明涉及一种存储器控制器。该存储器控制器包括多个控制信号焊盘，并且选择性地控制第一类型存储器和第二类型存储器。存储器控制器还包括控制信号生成单元，该控制信号生成单元被配置成生成用于控制所选择的存储器的控制信号。存储器控制器进一步包括控制信号传输单元，该控制信号传输单元被配置成将为控制第一类型存储器而生成的第一控制信号的位施加到多个控制信号焊盘的各个控制信号焊盘，将为控制第二类型存储器而生成的第二控制信号的位施加到多个控制信号焊盘之中所选择的第一控制信号焊盘组，并且将第二控制信号施加到多个控制信号焊盘之中所选择的、独立于第一控制信号焊盘组的第二控制信号焊盘组。

Description

存储器控制器、数据存储装置和具有两者的存储系统
相关申请的交叉引用
本申请要求于2018年11月13日向韩国知识产权局提交的申请号为10-2018-0138826的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种半导体集成装置，且更特别地，涉及一种存储器控制器、数据存储装置及具有存储器控制器和数据存储装置的存储系统。
背景技术
存储器控制器被实施为控制存储器执行例如数据读取/写入操作。
为了执行这种操作，可留出一定带宽以用于存储器控制器与被控制的存储器之间的数据通信。
存储器控制器可配备有各种控制模式，以通过根据与存储器控制器通信的所安装的存储器的类型选择适当的控制模式来控制各种存储器类型。
对于具有存储器控制器的电子装置，性能因子可由存储器控制器和被控制的存储器之间的信号传输速率来确定。因此，存储器控制器与被控制的存储器之间的信号线的负载可能影响性能和效率。
发明内容
根据本教导的实施例，存储器控制器经由多个控制信号焊盘可操作地连接到包括第一类型存储器和第二类型存储器的不同类型存储器，多个控制信号焊盘包括被配置成与第一类型存储器连接的第一控制信号焊盘组和被配置成与第二类型存储器连接的第二控制信号焊盘组。存储器控制器包括控制信号生成单元，该控制信号生成单元被配置成生成包括第一控制信号和第二控制信号的控制信号，该控制信号被配置成控制第一类型存储器和第二类型存储器。存储器控制器还包括控制信号传输单元，该控制信号传输单元被配置成选择性地控制第一类型存储器和第二类型存储器中的一个。通过将第一控制信号的位施加到控制信号焊盘的第一控制信号焊盘组和第二控制信号焊盘组来控制第一类型存储器。通过将第二控制信号的位施加到控制信号焊盘的第一控制信号焊盘组，并且将第二控制信号施加到控制信号焊盘的独立于第一控制信号焊盘组的第二控制信号焊盘组来控制第二类型存储器。
根据本教导的另一实施例，数据存储装置包括存储单元、缓冲存储器单元和存储器控制器，其中缓冲存储器单元被配置成存储输入到存储单元/从存储单元输出的数据，存储器控制器被配置成控制缓冲存储器单元的数据输入/输出。存储器控制器经由多个控制信号焊盘可操作地连接到包括第一类型存储器和第二类型存储器的不同类型存储器，多个控制信号焊盘包括被配置成与第一类型存储器连接的第一控制信号焊盘组和被配置成与第二类型存储器连接的第二控制信号焊盘组。存储器控制器包括控制信号生成单元，该控制信号生成单元被配置成生成包括第一控制信号和第二控制信号的控制信号，该控制信号被配置成控制第一类型存储器和第二类型存储器。存储器控制器还包括控制信号传输单元，该控制信号传输单元被配置成选择性地控制第一类型存储器和第二类型存储器中的一个。通过将第一控制信号的位施加到控制信号焊盘的第一控制信号焊盘组和第二控制信号焊盘组来控制第一类型存储器。通过将第二控制信号的位施加到控制信号焊盘的第一控制信号焊盘组，并且将第二控制信号施加到控制信号焊盘的独立于第一控制信号焊盘组的第二控制信号焊盘组来控制第二类型存储器。
根据本教导的另一实施例，存储系统包括主机装置和数据存储装置。该数据存储装置包括存储单元、缓冲存储器单元和控制器，其中缓冲存储器单元被配置成存储输入到存储单元/从存储单元输出的数据，控制器包括被配置成控制缓冲存储器的数据输入/输出的存储器控制器并且包括多个控制信号焊盘以选择性地控制第一类型存储器和第二类型存储器。存储器控制器包括控制信号生成单元，该控制信号生成单元被配置成生成包括第一控制信号和第二控制信号的控制信号，第一控制信号被配置成控制第一类型存储器且第二控制信号被配置成控制第二类型存储器。存储器控制器还包括控制信号传输单元，该控制信号传输单元被配置成将为控制第一类型存储器而生成的第一控制信号的位施加到多个控制信号焊盘的各个控制信号焊盘，将为控制第二类型存储器而生成的第二控制信号的位施加到多个控制信号焊盘之中所选择的第一控制信号焊盘组，并且将第二控制信号施加到多个控制信号焊盘之中所选择的、独立于第一控制信号焊盘组的第二控制信号焊盘组。
附图说明
图1示出根据本公开的实施例的存储器控制器。
图2示出根据本公开的实施例的控制信号传输单元。
图3A至图3C是示出根据本公开的实施例的控制信号传输单元的电路图。
图4A和图4B示出根据本公开的各个实施例的存储器系统。
图5A至图5E示出根据本公开的各个实施例的存储器装置。
图6A和图6B示出根据本公开的各个实施例的存储器装置。
图7示出根据本公开的实施例的数据存储装置。
图8示出根据本公开的实施例的数据存储系统。
图9和图10示出根据本公开的实施例的数据处理系统。
图11示出根据本公开的实施例的包括数据存储装置的网络系统。
图12示出根据本公开的实施例的数据存储装置中包括的非易失性存储器装置。
具体实施方式
在下文中，通过各个实施例，并参照附图描述根据本公开的存储器控制器、数据存储装置和具有存储器控制器和数据存储装置的存储系统。
图1示出根据本公开的实施例的存储器控制器10。存储器控制器10可包括数字电路，该数字电路包括对数字数据流进流出诸如台式机、服务器、工作站等的计算装置内的主存储器进行管理的硬件和/或软件。可将存储器控制器10形成为单独的存储器控制器芯片，或者将其集成到共享公共管芯的另一芯片中。在一些情况下，可将存储器控制器10集成到微处理器中。
参照图1，根据本公开的实施例的存储器控制器10可尤其包括主控制单元100和控制信号传输单元200。
存储器控制器10的主控制单元100可尤其包括用于生成时钟信号等的时钟生成单元110、用于生成数据信号等的数据输入/输出驱动器120、用于生成选通信号等的选通信号生成单元130以及用于生成控制信号等的控制信号生成单元140。
时钟生成单元110可被配置成生成时钟信号并将所生成的时钟信号提供到时钟焊盘CKt/c，其中该时钟信号可利用预设速度进行设置。注意的是，可生成作为互补信号的时钟信号。
数据输入/输出驱动器120可被配置成基于在存储器控制器10与存储器(图1中未示出)之间通过数据输入/输出焊盘DQ<0:k>传输(即，输入或输出)的预设带宽(例如，k+1)来放大数据信号。
选通信号生成单元130生成选通信号，该选通信号响应于用于指示数据到接收端的实际传输的数据信号而进行切换。将可以作为互补信号的选通信号提供到选通焊盘DQSt/c。
控制信号生成单元140可被配置成生成控制信号，该控制信号可包括地址信号，用于识别待由存储器控制器10访问的存储器区域。在本公开的不同实施例中，可以是由控制信号生成单元140生成的控制信号的地址信号的位大小可根据作为控制目标的存储器的类型而不同。例如，如图1所示，控制信号生成单元140可被配置成根据存储器的类型，生成包括Add<0:p>之中的第一控制信号Add<0:l,o,p>或Add<0:p>之中的Add<m:n>之中的第二控制信号的控制信号Add<0,p>。也就是说：Add<0:p>＝Add<0:l,m:n,o,p>。
控制信号传输单元200可被配置成从控制信号生成单元140接收控制信号Add<0:p>，并且响应于使能信号EN将该控制信号Add<0:p>施加到至少一些控制信号焊盘A<0:p>，使能信号EN的逻辑电平根据待控制的目标存储器的类型来确定(图1中未示出)。在本公开的实施例中，控制信号可包括地址信号，并且控制信号焊盘可包括地址焊盘。
在本公开的实施例中，存储器控制器10可被配置成选择性地控制不同类型的存储器，尤其是诸如DDR4(双倍数据速率4)存储器、LPDDR4(低功率双倍数据速率4)存储器等。在本公开的实施例中，针对以下公开，将不同类型的存储器称为第一类型存储器和第二类型存储器。为了控制第一类型存储器，可将使能信号EN设置为一种电平(例如，停用)，并且类似地，当控制第二类型存储器时，可将使能信号EN设置为不同的电平(例如，启用)；然而，应当容易理解，本公开的其它实施例不限于此。
在本公开的实施例中，第一类型存储器和第二类型存储器中的每一个可被配置成单组(rank)或多组。例如，存储器组可指连接到相同片选(chip select)以便允许同时访问存储器装置的一组存储器装置(例如，芯片)。例如，在典型的存储器(例如，DRAM)配置中，除了单独的芯片选择引脚之外，数据引脚可与其它命令和控制信号一起在组间共享。
组可指示被配置成具有与存储器控制器10相同带宽的存储器装置(例如，芯片)。进一步地，可将组定义为一起启用和访问的一组存储器装置(例如，一组芯片)，即存储器装置的操作单元。
在本公开的实施例中，第一类型存储器和第二类型存储器中的每一个都可包括一个或多个存储器组。特别地，构成第二类型存储器的存储器组中的每一个可被配置成其中封装有两个存储器芯片的DDP(双管芯封装)。
例如，当使能信号EN被停用以控制第一类型存储器时，控制信号生成单元140可生成多位第一控制信号，该多位第一控制信号可以是多位第一地址信号Add<0:p>。控制信号传输单元200可将该多位第一地址信号Add<0:p>，更具体地，将Add<0:l,m:n,o,p>即Add<0:p>＝Add<0:l,m:n,o,p>提供到相应的地址焊盘A<0:p>＝A<0:l,m:n,o,p>。在根据本公开的实施例的存储器控制器10控制第一类型存储器的情况下，第一地址信号Add<0:p>可被生成为具有与地址焊盘A<0:p>的数量相同的位数量的信号。然而，应当容易理解，其它实施例不限于此。
根据本公开的实施例，当使能信号EN例如被启用以控制第二类型存储器时，控制信号生成单元140可生成多位第二控制信号，该多位第二控制信号可以是多位第二地址信号Add<0:l>。控制信号传输单元200可将该多位第二地址信号Add<0:l>提供到控制信号焊盘的一部分，例如提供到第一控制信号焊盘组A<0:l>。此外，控制信号传输单元200可将第二地址信号Add<0:l>提供到控制信号焊盘的不同部分，例如提供到独立于第一控制信号焊盘组A<0:l>的第二控制信号焊盘组A<m:n>。在本公开的实施例中，当存储器控制器10控制第二类型存储器时，第二地址信号Add<0:l>可被生成为具有数量等于或小于地址焊盘A<0:p>的数量的一半，即[(l+1)≤(p+1)/2]的位的信号。然而，应当容易理解，其它实施例不限于此。
在本公开的实施例中，第一类型存储器可以例如是DDR4(双倍数据速率4)存储器。在这种情况下，第一地址信号Add<0:p>可以是提供到相应的十四个地址焊盘A<0:p>＝A<0:13>的14位第一地址信号Add<0:13>。
在本公开的实施例中，第二类型存储器可以例如是LPDDR4(低功率双倍数据速率4)存储器。在这种情况下，第二地址信号Add<0:l>可以是提供到对应于第一控制信号焊盘组的相应的六个地址焊盘A<0:l>＝A<0:5>和提供到对应于第二控制信号焊盘组的相应的六个地址焊盘A<m:n>＝A<6:11>的六位第二地址信号Add<0:l>＝Add<0:5>。
一方面，当存储器控制器10用于控制包括被配置成DDP(双管芯封装)型存储器装置的存储器装置的存储器时，可将从第一控制信号焊盘组A<0:5>输出的第二地址信号Add<0:l>进行划分并同时提供到存储器装置内的两个管芯。在这种情况下，存储器控制器处的地址焊盘和存储器处的地址焊盘以1:[2x组数量]的比率联接，这可能不会导致所期望的信号完整性。
然而，在本公开的实施例中，当第二类型存储器被配置成DDP(双管芯封装)型存储器装置时，控制信号传输单元200可通过将第二地址信号Add<0:l>施加到第一控制信号焊盘组A<0:l>来向存储器管芯中的任意一个提供第二地址信号Add<0:l>，并且通过将第二地址信号Add<0:l>施加到独立于第一控制信号焊盘组A<0:l>的第二控制信号焊盘组A<m:n>来将第二地址信号Add<0:l>提供到另一存储器管芯，从而最小化地址线的负载并确保信号完整性。也就是说，因为存储器控制器10处的地址焊盘和存储器处的地址焊盘以1:1的比率联接，所以可保证地址信号的完整性。
在本公开的实施例中，存储器控制器10可包括主控制单元100和控制信号传输单元200。可选地，根据本公开的实施例，存储器控制器10可以包括通过存储器控制器10外部的布线联接到主控制单元100的控制信号传输单元200是可能的。
图2示出根据本公开的实施例的控制信号传输单元200。
参照图2，控制信号传输单元200可包括第一选择单元210、第二选择单元220和输出单元230。
第一选择单元210可被配置成接收地址信号Add<0:l>，该地址信号Add<0:l>作为第一地址信号Add<0:p>的一部分或作为第二地址信号Add<0:l>。第一选择单元210可被配置成响应于使能信号EN，输出第一地址信号Add<0:p>或第二地址信号Add<0:l>的地址信号Add<0:l>，该使能信号EN例如根据控制目标存储器的类型而被启用或被停用。
第二选择单元220可被配置成接收地址信号Add<m:n>，该地址信号Add<m:n>作为第一地址信号Add<0:p>的一部分或作为第二地址信号Add<0:l>。第二选择单元220可被配置成响应于使能信号EN，输出第一地址信号Add<0:p>或第二地址信号Add<0:l>的地址信号Add<m:n>，该使能信号EN例如根据控制目标存储器的类型而被启用或被停用。
输出单元230可被配置成放大从第一和第二选择单元210和220输出的地址信号Add<0:l>和Add<m:n>以及地址信号Add<0,p>，并且将所放大的信号，即将Add<0:p>＝Add<0:l,m:n,o,p>施加到相应的地址焊盘A<0:p>。
在本公开的实施例中，当控制第一类型存储器时，从第一选择单元210输出的第一地址信号Add<0:p>的一部分Add<0:l>、从第二选择单元220输出的第一地址信号Add<0:p>的另一部分Add<m:n>以及第一地址信号Add<0:p>的其它部分Add<o,p>可被分别放大并施加到独立的地址焊盘A<0:p>。
当控制第二类型存储器时，从第一选择单元210输出的第二地址信号Add<0:l>和从第二选择单元220输出的第二地址信号Add<0:l>可被分别放大并施加到独立的控制信号焊盘组A<0:l>和A<m:n>。
图3A至图3C是示出根据本公开的实施例的控制信号传输单元200的电路图。
参照图3A，第一选择单元210可包括选择电路M#0至M#l，选择电路M#0至M#l被配置成接收第一地址信号Add<0:p>的一部分Add<0:l>的相应位或者接收第二地址信号Add<0:l>的相应位作为第一或第二输入信号，并且响应于使能信号EN输出第一或第二信号。
第二选择单元220可包括选择电路M#m至M#n，选择电路M#m至M#n被配置成接收第一地址信号Add<0:p>的另一部分Add<m:n>的相应位作为第一输入信号，接收第二地址信号Add<0:l>的相应位作为第二输入信号，并且响应于使能信号EN输出第一或第二输入信号。
输出单元230可包括多个放大器电路D，该放大器电路D被配置成分别放大选择电路M#0至M#n的输出信号及地址信号Add<o,p>，并且将所放大的信号施加到地址焊盘A<0:p>。在本公开的实施例中，例如，仅当使能信号EN被停用或者第一类型存储器装置被控制时，才可输入地址信号Add<o,p>。然而，应当容易理解，其它实施例的范围不限于此。
现参照图3B，描述第一类型存储器装置12由包括图3A所示的控制信号传输单元200的存储器控制器10控制的情况。
参照图3B，例如，当控制第一类型存储器装置12时，可停用根据控制目标存储器的类型来决定逻辑电平的使能信号EN。
因此，可从第一选择单元210输出第一地址信号Add<0:p>的一部分Add<0:l>，并且可从第二选择单元220输出第一地址信号Add<0:p>的另一部分Add<m:n>。此外，输出单元230可放大第一地址信号Add<0:p>的一部分Add<0:l>、第一地址信号Add<0:p>的另一部分Add<m:n>和第一地址信号Add<0:p>的其它部分Add<o,p>，并且将所放大的信号施加到相应地址焊盘A<0:p>。
可将作为控制信号施加到控制器10的地址焊盘A<0:p>的地址信号施加到第一类型存储器装置12的相应地址焊盘CA<0:l,m:n,o,p>。
参照图3C描述第二类型存储器装置14由包括图3A所示的控制信号传输单元200的控制器10控制的情况。
参照图3C，例如，当控制第二类型存储器装置14时，可启用根据控制目标存储器的类型来决定逻辑电平的使能信号EN。
因此，可从第一选择单元210和第二选择单元220两者输出第二地址信号Add<0:l>。
输出单元230可放大从第一选择单元210提供的第二地址信号Add<0:l>，并且将所放大的信号施加到第一控制信号焊盘组A<0:l>，并且放大从第二选择单元220提供的第二地址信号Add<0:l>，并且将所放大的信号施加到第二控制信号焊盘组A<m:n>＝A<0:l>。
第二类型存储器装置14可包括第一和第二组141和143。
可将作为控制信号施加到控制器10的第一控制信号焊盘组A<0:l>的第二地址信号Add<0:l>施加到第一组141的各个地址焊盘CA<0:l>_A。此外，可将作为控制信号施加到控制器10的第二控制信号焊盘组A<m:n>＝A<0:l>的第二地址信号Add<0:l>施加到第二组143的各个地址焊盘CA<0:l>_B。
图4A和图4B是示出根据本公开的各个实施例的存储器系统的配置图。
参照图4A，存储器系统50可包括存储器控制器10和第一类型存储器装置12。
在本公开的实施例中，第一类型存储器装置12可包括具有指定带宽的一个或多个存储器组。在本公开的实施例中，可将带宽设置为X8或X16，但其它实施例不限于此。此外，可将构成一个存储器组的存储器芯片的数量设置为1、2或4，但其它实施例不限于此。
当根据本公开的实施例，存储器控制器10控制第一类型存储器装置12时，使能信号EN可例如被停用，并且控制信号生成单元140可生成第一地址信号Add<0:p>。
参照图3A至图3C和图4A，第一选择单元210可输出第一输入信号，即输出第一地址信号Add<0:p>的一部分Add<0:l>，并且第二选择单元220可输出第一输入信号，即输出第一地址信号Add<0:p>的另一部分Add<m:n>。输出单元230可放大来自第一选择单元210的输出信号Add<0:l>、来自第二选择单元220的输出信号Add<m:n>以及第一地址信号Add<0:p>的其它部分Add<o,p>，并且将所放大的信号作为第一地址信号Add<0:p>施加到相应地址焊盘A<0:l,m:n,o,p>。可将施加到地址焊盘A<0:l,m:n,o,p>的第一地址信号Add<0:p>施加到第一类型存储器装置12的地址焊盘CA<0:l,m:n,o,p>。
参照图4B，存储器系统50-1可包括存储器控制器10和第二类型存储器装置14。
在本公开的实施例中，第二类型存储器装置14可包括具有指定带宽并被配置成DDP(双管芯封装)的一个或多个存储器组。在实施例中，可将带宽设置为X16或X32，但其它实施例不限于此。此外，可将构成一个存储器组的存储器芯片的数量设置为1、2或4，但其它实施例不限于此。
当存储器控制器10控制第二类型存储器装置14时，使能信号EN例如可被启用，并且控制信号生成单元140可生成第二地址信号Add<0:l>。
参照图3A至图3C和图4B，第一选择单元210可输出第二输入信号，即输出第二地址信号Add<0:l>，并且第二选择单元220可输出第二输入信号，即输出第二地址信号Add<0:l>。输出单元230可放大从第一选择单元210提供的第二地址信号Add<0:l>，并且将所放大的信号施加到第一控制信号焊盘组A<0:l>，并且放大从第二选择单元220提供的第二地址信号Add<0:l>，并且将所放大的信号施加到第二控制信号焊盘组A<m:n>。
可将施加到第一地址焊盘组A<0:l>的第二地址信号Add<0:l>施加到安装在构成第二类型存储器装置14的第一管芯中的地址焊盘CA<0:l>_A，并且可将施加到第二控制信号焊盘组A<m:n>的第二地址信号Add<0:l>施加到安装在构成第二类型存储器装置14的第二管芯中的地址焊盘CA<0:l>_B。
构成被实施为DDP(双管芯封装)型存储器装置的存储器装置14的管芯的地址焊盘CA<0:l>_A和CA<0:l>_B可一对一地联接到存储器控制器10的地址焊盘上，并且接收控制信号，这使得在确保信号完整性的同时最小化控制信号传输线的负载是可能的。
图5A至图5E是示出根据本公开的各个实施例的存储器装置的配置图。
图5A和图5B示出具有带宽X16的存储器控制器10及由存储器控制器10控制的存储器20和20-1。
在根据本公开的实施例的图5A的存储器20中，具有带宽X8的两个存储器装置可构成一个组。在图5B的存储器20-1中，具有带宽X16的一个存储器装置可构成一个组以与存储器控制器10通信。
图5C至图5E示出具有带宽X32的存储器控制器10-1和分别由存储器控制器10-1控制的存储器20-2、20-3和20-4/20-5。
图5C示出存储器20-2包括具有带宽X8并构成一个组的四个存储器装置。图5D示出存储器20-3包括具有带宽X16并构成一个组20-3的两个存储器装置。
图5E的存储器20-4和20-5包括两个组。组中的每一个可包括具有带宽X8的四个存储器装置。
图5A至图5E所示的存储器装置可以是由存储器控制器10或10-1控制的第一类型存储器。
图6A和图6B是示出根据实施例的存储器装置的配置图。
图6A和图6B示出具有带宽X32的存储器控制器10和由存储器控制器10控制的存储器30和30-1。
在图6A的存储器30中，具有带宽X32并被实施为DDP型存储器装置的一个存储器装置可构成一个组。
图6B的存储器30-1可包括两个组。组中的每一个可包括具有带宽X32并被实施为DDP型存储器装置的一个存储器装置。
如图6A和图6B所示，当控制被实施为DDP型存储器装置的存储器30和30-1时，控制信号传输单元200可将第二地址信号Add<0:5>施加到第一控制信号焊盘组A<0:5>，并且，将第二地址信号Add<0:5>施加到独立于第一控制信号焊盘组A<0:5>的第二控制信号焊盘组A<6:11>，从而最小化地址线的负载并确保信号完整性。
图7是示出根据本公开的实施例的数据存储装置的配置图。
参照图7，根据本公开的实施例的数据存储装置40可包括控制器410、存储单元420和缓冲存储器单元430。
控制器410可响应于来自主机装置的请求来控制存储单元420。例如，控制器410可根据主机装置的编程(写入)请求，将数据编程到存储单元420。而且，控制器410可响应于主机装置的读取请求将存储单元420中存储的数据提供到主机装置。
存储单元420可在控制器410的控制下向其写入数据或输出写入其中的数据。存储单元420可被配置成易失性或非易失性存储器装置。在本公开的实施例中，存储单元420可被实施为从诸如以下的各种非易失性存储器装置中选择的存储器装置：EEPROM(电可擦除可编程ROM)、NAND闪速存储器、NOR闪速存储器、PRAM(相变RAM)、ReRAM(电阻式RAM)、FRAM(铁电RAM)和STT-MRAM(自旋转移力矩磁性RAM)等。存储单元420可具有包括例如以下的分层结构：包括多个存储器单元的页面、包括一个或多个页面的块、包括一个或多个块的平面和包括一个或多个平面的管芯。例如，可基于页面来执行读取/写入(编程)操作，可基于块来执行擦除操作。为了提高数据输入/输出速度，可根据数据存储装置40的制造目的来判定读取或写入数据的处理单元。此外，存储单元420可包括每个被配置成其中存储一位数据的单层单元或者每个被配置成其中存储多位数据的多层单元。
缓冲存储器单元430可用作当数据存储装置40在与主机装置交互工作的同时输入/输出数据时可临时存储数据的空间。
在本公开的实施例中，可从图5A至图5E或图6A和图6B所示的存储器20、20-1、20-2、20-3、20-4/20-5、30和30-1选择缓冲存储器单元430。
控制器410可包括中央处理单元(CPU)111、主机接口113、ROM 1151、RAM 1153、存储器接口117和存储器控制器10。
CPU 111可被配置成将各段控制信息传输到主机接口113、RAM 1153和存储器接口117，各段控制信息是从存储单元420读取数据或向存储单元420写入数据所需要的。在本公开的实施例中，CPU 111可根据针对数据存储装置40的各种操作所提供的固件进行操作。在实施例中，CPU 111可执行用于执行垃圾收集、地址映射或损耗均衡以管理存储单元420的闪存转换层(FTL)的功能，或者执行检测和校正从存储单元420读取的数据的错误的功能。
主机接口113可提供通信通道，该通信通道用于从主机装置接收命令和时钟信号并且在CPU 111的控制下控制数据输入/输出。特别地，主机接口113可提供主机装置和数据存储装置40之间的物理连接。此外，主机接口113可响应于主机装置的总线格式来提供与数据存储装置40的接口。主机装置的总线格式可包括诸如以下的标准接口协议中的一种或多种：安全数字、USB(通用串行总线)、MMC(多媒体卡)、eMMC(嵌入式MMC)、PCMCIA(个人计算机存储卡国际协会)、PATA(并行高级技术附件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、SAS(串列SCSI)、PCI(外围组件互连)、PCI-E(高速PCI)和UFS(通用闪存)。
ROM 1151可存储控制器410操作所需的程序代码，例如固件或软件。此外，ROM1151可存储程序代码所使用的代码数据。
RAM 1153可存储从ROM 1151读取的程序代码和数据。RAM 1153可存储控制器410的操作所需的数据或由控制器410生成的数据。
存储器接口117可提供用于在控制器410与存储装置120之间传送/接收信号的通信通道。存储器接口117可在CPU 111的控制下将数据写入到存储单元420，该数据暂时存储在缓冲存储器单元中。此外，存储器接口117可将从存储单元420读取的数据传输到缓冲存储器单元，以临时存储该数据。
存储器控制器10可被配置成控制缓冲存储器单元430的数据输入/输出。在该实施例中，存储器控制器10可包括图1至图3所示的存储器控制器10。
图8是示出根据本公开的实施例的数据存储系统1000的示图。
参照图8，数据存储系统1000可包括主机装置1100和数据存储装置1200。在实施例中，数据存储装置1200可被配置成固态驱动器(SSD)。
数据存储装置1200可包括控制器1210、多个非易失性存储器装置1220-0至1220-n、缓冲存储器装置1230、电源1240、信号连接器1101和电源连接器1103等。
控制器1210可控制数据存储装置1200的一般操作。控制器1210尤其可包括主机接口单元、控制单元、用作工作存储器的随机存取存储器、错误校正码(ECC)单元和存储器接口单元(虽然这些没有在图8中具体示出)。在本公开的实施例中，控制器1210可由如图1至3所示的控制器110配置。
主机装置1100可通过信号连接器1101与数据存储装置1200交换信号。信号可包括命令、地址、数据等。
控制器1210可分析和处理从主机装置1100接收的信号。控制器1210可根据用于驱动数据存储装置1200的固件或软件来控制内部功能块的操作。
缓冲存储器装置1230可临时存储待存储在非易失性存储器装置1220-0至1220-n的至少一个中的数据。此外，缓冲存储器装置1230可临时存储从非易失性存储器装置1220-0至1220-n中的至少一个读取的数据。根据控制器1210的控制，临时存储在缓冲存储器装置1230中的数据可被传送到主机装置1100或非易失性存储器装置1220-0至1220-n中的至少一个。
非易失性存储器装置1220-0和1220-n可用作数据存储装置1200的存储介质。非易失性存储器装置1220-0至1220-n可分别通过多个通道CH1至CHn与控制器1210联接。一个或多个非易失性存储器装置可联接到一个通道。联接到每个通道的非易失性存储器装置可联接到相同的信号总线和数据总线。
电源1240可将通过电源连接器1103输入的电力提供到数据存储装置1200的内部。电源1240可包括辅助电源。辅助电源可供应电力以使数据存储装置1200在发生突然断电时能够正常地终止。辅助电源可包括大容量电容器。
信号连接器1101可根据主机装置1100和数据存储装置1200之间的接口方案而由各种类型的连接器来配置。
电源连接器1103可根据主机装置1100的供电方案而由各种类型的连接器配置。
图9是示出根据实施例的数据处理系统的示图。参照图9，数据处理系统3000可包括主机装置3100和存储器系统3200。
主机装置3100可以诸如印刷电路板的板的形式配置。虽然未示出，但主机装置3100可包括用于执行主机装置的功能的内部功能块。
主机装置3100可包括诸如插座、插槽或连接器的连接端子3110。存储器系统3200可被安装到连接端子3110。
存储器系统3200可以诸如印刷电路板的板的形式配置。存储器系统3200可被称为存储器模块或存储卡。存储器系统3200可包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制存储器系统3200的一般操作。控制器3210可以与图1至图3所示的控制器110相同的方式配置。
缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3231和3232中的数据。进一步地，缓冲存储器装置3220可临时存储从非易失性存储器装置3231和3232读取的数据。被临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制被传送到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可用作存储器系统3200的存储介质。
PMIC 3240可将通过连接端子3250输入的电力提供到存储器系统3200的内部。PMIC 3240可根据控制器3210的控制来管理存储器系统3200的电力。
连接端子3250可联接到主机装置3100的连接端子3110。通过连接端子3250，诸如命令、地址、数据等的信号和电力可在主机装置3100与存储器系统3200之间传输。根据主机装置3100和存储器系统3200之间的接口方案，连接端子3250可被配置成各种类型。连接端子3250可被设置在存储器系统3200的任意一侧上。
图10是示出根据实施例的数据处理系统的示图。参照图10，数据处理系统4000可包括主机装置4100和存储器系统4200。
主机装置4100可以诸如印刷电路板的板的形式配置。虽然未示出，但主机装置4100可包括用于执行主机装置的功能的内部功能块。
存储器系统4200可以表面安装型封装的形式配置。存储器系统4200可通过焊球4250安装到主机装置4100。存储器系统4200可包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可控制存储器系统4200的一般操作。控制器4210可以与图1至图3所示的控制器110相同的方式配置。
缓冲存储器装置4220可临时存储待被存储在非易失性存储器装置4230中的数据。进一步地，缓冲存储器装置4220可临时存储从非易失性存储器装置4230读取的数据。被临时存储在缓冲存储器装置4220中的数据可根据控制器4210的控制被传送到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可用作存储器系统4200的存储介质。
图11是示出根据实施例的包括数据存储装置的网络系统的示图。参照图11，网络系统5000可包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可响应于来自多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可存储从多个客户端系统5410至5430提供的数据。再例如，服务器系统5300可将数据提供到多个客户端系统5410至5430。
服务器系统5300可包括主机装置5100和存储器系统5200。存储器系统5200可由图1所示的存储器系统10、图8所示的数据存储装置1200、图9所示的存储器系统3200或图10所示的存储器系统4200配置。
图12是示出根据实施例的数据存储装置中包括的非易失性存储器装置的框图。参照图12，非易失性存储器装置300可包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压生成器350和控制逻辑360。
存储器单元阵列310可包括设置在字线WL1至WLm和位线BL1至BLn彼此交叉的区域处的存储器单元MC。
存储器单元阵列310可包括三维存储器阵列。三维存储器阵列具有垂直于半导体衬底的平坦表面的方向。此外，三维存储器阵列意为包括NAND串的结构，其中至少一个存储器单元位于另一存储器单元的竖直上部中。
三维存储器阵列的结构不限于此。显而易见的是，可将存储器阵列结构选择性地应用于以高度集成方式形成的具有水平方向性以及垂直方向性的存储器阵列结构。
行解码器320可通过字线WL1至WLm与存储器单元阵列310联接。行解码器320可根据控制逻辑360的控制来进行操作。行解码器320可对从外部装置(未示出)提供的地址进行解码。行解码器320可基于解码结果来选择并驱动字线WL1至WLm。例如，行解码器320可将从电压生成器350提供的字线电压提供给字线WL1至WLm。
数据读取/写入块330可通过位线BL1至BLn而与存储器单元阵列310联接。数据读取/写入块330可包括分别对应于位线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入块330可根据控制逻辑360的控制来操作。数据读取/写入块330可根据操作模式作为写入驱动器或读出放大器来操作。例如，数据读取/写入块330可作为写入驱动器来操作，该写入驱动器在写入操作中将从外部装置提供的数据存储在存储器单元阵列310中。再例如，数据读取/写入块330可作为读出放大器来操作，该读出放大器在读取操作中从存储器单元阵列310读出数据。
列解码器340可根据控制逻辑360的控制来进行操作。列解码器340可对从外部装置提供的地址进行解码。列解码器340可基于解码结果将数据读取/写入块330的、分别对应于位线BL1至BLn的读取/写入电路RW1至RWn与数据输入/输出线或数据输入/输出缓冲器联接。
电压生成器350可生成将在非易失性存储器装置300的内部操作中使用的电压。由电压生成器350生成的电压可被施加到存储器单元阵列310的存储器单元。例如，在编程操作中生成的编程电压可被施加到待执行编程操作的存储器单元的字线。再例如，在擦除操作中生成的擦除电压可被施加到待执行擦除操作的存储器单元的阱区域。又例如，在读取操作中生成的读取电压可被施加到待执行读取操作的存储器单元的字线。
控制逻辑360可基于从外部装置提供的控制信号来控制非易失性存储器装置300的一般操作。例如，控制逻辑360可控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。
尽管上面已经描述了各个实施例，但是本领域技术人员将理解，所描述的实施例仅为示例。因此，本文描述的数据存储装置、数据存储装置的操作方法以及包括数据存储装置的存储系统不应基于所述实施例而受到限制。

Claims (17)

1.一种存储器控制器，所述存储器控制器包括多个控制信号焊盘，经由所述多个控制信号焊盘可操作地连接到不同类型存储器，所述不同类型存储器包括第一类型存储器和第二类型存储器，并且选择性地控制所述第一类型存储器和所述第二类型存储器中的一个，所述存储器控制器包括：
控制信号生成单元，生成包括第一控制信号和第二控制信号的控制信号；以及
控制信号传输单元，将所述第一控制信号和所述第二控制信号中的至少一个直接传输到所述第一类型存储器和所述第二类型存储器之中选择的一个存储器，
其中所述多个控制信号焊盘被划分成第一控制信号焊盘组和第二控制信号焊盘组，并且
所述第一类型存储器通过以下操作被控制：
将所述第一控制信号的位施加到所述第一控制信号焊盘组，和
将所述第二控制信号的位施加到所述第二控制信号焊盘组，并且
所述第二类型存储器通过以下操作被控制：
将所述第二控制信号的位施加到所述第一控制信号焊盘组，并且
将所述第二控制信号施加到独立于所述第一控制信号焊盘组的所述第二控制信号焊盘组。
2.根据权利要求1所述的存储器控制器，
其中所述第一类型存储器包括DDR4存储器，即双倍数据速率4存储器；并且
其中所述第二类型存储器包括LPDDR4存储器，即低功率双倍数据速率4存储器。
3.根据权利要求1所述的存储器控制器，进一步包括：
时钟生成单元，生成时钟信号；
数据输入/输出驱动器，生成数据信号；以及
选通信号生成单元，生成选通信号。
4.根据权利要求1所述的存储器控制器，其中所述控制信号传输单元响应于使能信号而选择性地控制所述第一类型存储器和所述第二类型存储器中的一个。
5.根据权利要求1所述的存储器控制器，其中所述第一类型存储器和所述第二类型存储器中的每一个包括一个或多个存储器装置。
6.根据权利要求1所述的存储器控制器，其中所述第二类型存储器的每个存储器装置包括封装有两个存储器芯片的DDP型存储器装置，即双管芯封装型存储器装置。
7.根据权利要求6所述的存储器控制器，
其中所述控制信号传输单元响应于使能信号而选择性地控制所述第一类型存储器和所述第二类型存储器中的一个。
8.根据权利要求7所述的存储器控制器，
其中，当将所述使能信号设置为控制包括DDP型存储器装置的所述第二类型存储器时，将第二地址信号提供到彼此独立的所述第一控制信号焊盘组和所述第二控制信号焊盘组。
9.根据权利要求1所述的存储器控制器，其中所述控制信号传输单元包括：
第一选择单元：
接收所述第二控制信号作为第一输入信号，
接收所述所述第二控制信号作为第二输入信号，并且
响应于使能信号而输出所述第二输入信号；以及
第二选择单元：
接收所述第一控制信号作为第三输入信号，
接收所述第二控制信号作为第四输入信号，并且
响应于所述使能信号输出所述第三输入信号或所述第四输入信号。
10.一种数据存储装置，包括：
存储单元；
缓冲存储器单元，存储输入到所述存储单元/从所述存储单元输出的数据；以及
存储器控制器，控制所述缓冲存储器单元的数据输入/输出，
其中所述存储器控制器包括多个控制信号焊盘，以经由所述多个控制信号焊盘可操作地连接到不同类型存储器，所述不同类型存储器包括第一类型存储器和第二类型存储器，并且选择性地控制所述第一类型存储器和所述第二类型存储器中的一个，其中所述存储器控制器包括：
控制信号生成单元，生成包括第一控制信号和第二控制信号的控制信号；以及
控制信号传输单元，将所述第一控制信号和所述第二控制信号中的至少一个直接传输到所述第一类型存储器和所述第二类型存储器之中选择的一个存储器，
其中所述多个控制信号焊盘被划分成第一控制信号焊盘组和第二控制信号焊盘组，并且
所述第一类型存储器通过以下操作被控制：
将所述第一控制信号的位施加到所述第一控制信号焊盘组，并且
将所述第二控制信号的位施加到所述第二控制信号焊盘组，
所述第二类型存储器通过以下操作被控制：
将所述第二控制信号的位施加到所述第一控制信号焊盘组，并且
将所述第二控制信号施加到独立于所述第一控制信号焊盘组的所述第二控制信号焊盘组。
11.根据权利要求10所述的数据存储装置，其中所述第一类型存储器和所述第二类型存储器中的每一个包括至少一个存储器装置。
12.根据权利要求10所述的数据存储装置，其中所述第二类型存储器包括至少一个存储器装置，并且所述至少一个存储器装置中的每一个包括封装有两个存储器芯片的DDP型存储器装置。
13.根据权利要求10所述的数据存储装置，其中所述控制信号传输单元包括：
第一选择单元：
接收所述第二控制信号作为第一输入信号，
接收所述第二控制信号作为第二输入信号，并且
响应于使能信号而输出所述第二输入信号；以及
第二选择单元：
接收所述第一控制信号作为第三输入信号，
接收所述第二控制信号作为第四输入信号，并且
响应于所述使能信号输出所述第三输入信号或所述第四输入信号。
14.一种存储系统，包括：
主机装置；以及
数据存储装置，包括：
存储单元；
缓冲存储器单元，存储输入到所述存储单元/从所述存储单元输出的数据；以及
控制器，包括控制所述缓冲存储器的数据输入/输出的存储器控制器，并且包括多个控制信号焊盘以选择性地控制包括第一类型存储器和第二类型存储器的不同类型的存储器，
其中所述存储器控制器包括：
控制信号生成单元，生成包括第一控制信号和第二控制信号的控制信号，所述第一控制信号控制所述第一类型存储器且所述第二控制信号控制所述第二类型存储器；以及
控制信号传输单元：
将为控制所述第一类型存储器而生成的所述第一控制信号的位施加到所述多个控制信号焊盘的各个控制信号焊盘，
将为控制所述第二类型存储器而生成的所述第二控制信号的位施加到所述多个控制信号焊盘之中所选择的第一控制信号焊盘组，并且
将所述第二控制信号施加到所述多个控制信号焊盘之中所选择的、独立于所述第一控制信号焊盘组的第二控制信号焊盘组，
其中所述第二控制信号由所述第一控制信号的一部分构成。
15.根据权利要求14所述的存储系统，其中所述第一类型存储器和所述第二类型存储器中的每一个包括至少一个存储器装置。
16.根据权利要求14所述的存储系统，其中所述第二类型存储器包括至少一个存储器装置，并且所述至少一个存储器装置中的每一个包括封装有两个存储器芯片的DDP型存储器装置。
17.根据权利要求14所述的存储系统，其中所述控制信号传输单元包括：
第一选择单元：
接收所述第二控制信号作为第一输入信号，
接收所述第二控制信号作为第二输入信号，并且
响应于使能信号而输出所述第二输入信号；以及
第二选择单元：
接收所述第一控制信号作为第三输入信号，
接收所述第二控制信号作为第四输入信号，并且
响应于所述使能信号输出所述第三输入信号或所述第四输入信号。
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