KR102559537B1 - 메모리 컨트롤러, 이를 포함하는 데이터 저장 장치 및 스토리지 시스템 - Google Patents

메모리 컨트롤러, 이를 포함하는 데이터 저장 장치 및 스토리지 시스템 Download PDF

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Abstract

본 기술의 일 실시예에 의한 메모리 컨트롤러는 복수의 제어신호 패드를 구비하며, 제 1 타입 메모리 및 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러로서, 선택된 메모리를 제어하기 위한 제어신호를 생성하는 제어신호 생성부 및 제 1 타입 메모리를 제어하기 위하여 생성된 제 1 제어신호의 각 비트를 복수의 제어신호 패드 각각에 인가하고, 제 2 타입 메모리를 제어하기 위하여 생성된 제 2 제어신호의 각 비트를 복수의 제어신호 패드 중에서 선택된 제 1 제어신호 패드 그룹에 각각 인가하며, 제 1 제어신호 패드 그룹과 독립적인 복수의 제어신호 패드 중에서 선택된 제 2 제어신호 패드 그룹에 제 2 제어신호를 각각 인가하도록 구성되는 제어신호 전송부를 포함하도록 구성될 수 있다.

Description

메모리 컨트롤러, 이를 포함하는 데이터 저장 장치 및 스토리지 시스템{Memory Controller, Data Storage Device and Storage System Having the Same}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러, 이를 포함하는 데이터 저장 장치 및 스토리지 시스템에 관한 것이다.
메모리 컨트롤러는 메모리를 제어하여 데이터의 리드 및 라이트 동작이 수행되도록 한다.
메모리 컨트롤러는 메모리와 지정된 대역폭으로 데이터를 송수신한다.
최근에는 여러 타입의 메모리를 단일의 컨트롤러로 제어할 수 있도록 컨트롤러를 설계하고 있다. 따라서, 장착되는 메모리 타입에 차가 컨트롤러의 제어 모드를 변경할 수 있다.
메모리 컨트롤러를 포함하는 전자 장치의 성능은 메모리 컨트롤러와 메모리 간의 신호 전송률에 의해 결정될 수 있다. 따라서 메모리 컨트롤러와 메모리를 연결하는 신호 라인들의 부하를 최적화할 필요가 있다.
본 기술의 실시예는 신호 라인의 부하를 최소화할 수 있는 메모리 컨트롤러, 이를 포함하는 데이터 저장 장치 및 스토리지 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 메모리 컨트롤러는 복수의 제어신호 패드를 구비하며, 제 1 타입 메모리 및 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러로서, 선택된 메모리를 제어하기 위한 제어신호를 생성하는 제어신호 생성부; 및 상기 제 1 타입 메모리를 제어하기 위하여 생성된 제 1 제어신호의 각 비트를 상기 복수의 제어신호 패드 각각에 인가하고, 상기 제 2 타입 메모리를 제어하기 위하여 생성된 제 2 제어신호의 각 비트를 상기 복수의 제어신호 패드 중에서 선택된 제 1 제어신호 패드 그룹에 각각 인가하며, 상기 제 2 제어신호를 상기 제 1 제어신호 패드 그룹과 독립적인 상기 복수의 제어신호 패드 중에서 선택된 제 2 제어신호 패드 그룹에 각각 인가하도록 구성되는 제어신호 전송부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 저장부; 상기 저장부에서 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부; 및 상기 버퍼 메모리부에 대한 데이터 입출력을 제어하되, 제 1 타입 메모리 및 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러를 포함하는 컨트롤러;를 포함하고, 상기 메모리 컨트롤러는, 선택된 메모리를 제어하기 위한 제어신호를 생성하는 제어신호 생성부; 및 상기 제 1 타입 메모리를 제어하기 위하여 생성된 제 1 제어신호의 각 비트를 각각의 제어신호 패드에 인가하고, 상기 제 2 타입 메모리를 제어하기 위하여 생성된 제 2 제어신호의 각 비트를 제 1 제어신호 패드 그룹의 각 제어신호 패드에 인가하고, 상기 제 2 제어신호를 상기 제 1 제어신호 패드 그룹과 독립적인 제 2 제어신호 패드 그룹의 각 제어신호 패드에 인가하도록 구성되는 제어신호 전송부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 스토리지 시스템은 호스트 장치; 및 저장부, 상기 저장부에서 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부 및, 상기 버퍼 메모리부에 대한 데이터 입출력을 제어하되, 제 1 타입 메모리 및 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러를 포함하는 컨트롤러;를 포함하는 데이터 저장 장치를 포함하고, 상기 메모리 컨트롤러는, 선택된 메모리를 제어하기 위한 제어신호를 생성하는 제어신호 생성부; 및 상기 제 1 타입 메모리를 제어하기 위하여 생성된 제 1 제어신호의 각 비트를 각각의 제어신호 패드에 인가하고, 상기 제 2 타입 메모리를 제어하기 위하여 생성된 제 2 제어신호의 각 비트를 제 1 제어신호 패드 그룹의 각 제어신호 패드에 인가하고, 상기 제 2 제어신호를 상기 제 1 제어신호 패드 그룹과 독립적인 제 2 제어신호 패드 그룹의 각 제어신호 패드에 인가하도록 구성되는 제어신호 전송부;를 포함하도록 구성될 수 있다.
본 기술에 의하면 메모리 컨트롤러와 메모리를 연결하는 신호 라인 당 부하를 최소화하여, 우수한 신호 무결성(Signal Integrity)을 확보할 수 있다.
도 1은 일 실시예에 의한 메모리 컨트롤러의 구성도이다.
도 2는 일 실시예에 의한 제어신호 전송부의 구성도이다.
도 3a 내지 도 3c는 일 실시예에 의한 제어신호 전송부의 회로도이다.
도 4a 및 도 4b는 일 실시예들에 의한 메모리 시스템의 구성도이다.
도 5a 내지 도 5e는 실시예들에 다른 메모리 장치의 구성도이다.
도 6a 및 도 6b는 실시예들에 따른 메모리 장치의 구성도이다.
도 7은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9 및 도 10는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 메모리 컨트롤러의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 메모리 컨트롤러(10)는 주제어부(100) 및 제어신호 전송부(200)를 포함할 수 있다.
주제어부(100)는 클럭 생성부(110), 데이터 입출력 드라이버(120), 스트로브 신호 생성부(130) 및 제어신호 생성부(140)를 포함할 수 있다.
클럭 생성부(110)는 기 설정된 속도의 클럭 신호를 생성하여 클럭 패드(CKt/c)에 인가하도록 구성될 수 있다. 클럭 생성부(110)에서 생성되는 클럭 신호는 상보신호일 수 있다.
데이터 입출력 드라이버(120)는 메모리 컨트롤러(10)와 메모리 간에 데이터 입출력 패드(DQ<0:k>)를 통해 기 설정된 대역폭(k+1)으로 송수신되는 데이터를 증폭하도록 구성될 수 있다.
스트로브 신호 생성부(130)는 데이터를 송신할 때 실제로 데이터가 전송되었음을 수신측에 알려 주기 위해 데이터에 대응하여 토글링되는 스트로브 신호를 생성하여 스트로브 패드(DQSt/c)에 인가하도록 구성될 수 있다. 스트로브 신호(DQSt/c)는 상보신호일 수 있다.
제어신호 생성부(140)는 메모리 컨트롤러(10)가 접근할 메모리 영역을 식별할 수 있는 제어신호를 생성하도록 구성될 수 있다. 일 실시예에서, 제어신호는 어드레스 신호일 수 있다. 제어신호 생성부(140)에서 생성하는 제어신호인 어드레스 신호의 비트 수는 제어 대상 메모리의 타입에 따라 다를 수 있다. 일 실시예에서, 제어신호 생성부(140)는 메모리의 타입에 따라 제 1 제어신호(Add<0:j>=Add<0:l, m:n, i, j>) 또는 제 2 제어 신호(Add<0:l>)를 생성하도록 구성될 수 있다.
제어신호 전송부(200)는 제어신호 생성부(140)에서 제공되는 제어신호를 제공받으며, 제어 대상 메모리의 타입에 따라 논리 레벨이 결정되는 인에이블 신호(EN)에 응답하여 제어신호를 제어신호 패드(A<0:j>)의 적어도 일부에 인가하도록 구성될 수 있다. 일 실시예에서, 제어신호는 어드레스 신호를 포함할 수 있고, 제어신호 패드는 어드레스 패드를 포함할 수 있다.
일 실시예에서, 메모리 컨트롤러(10)는 제 1 타입의 메모리 및 제 2 타입의 메모리를 선택적으로 제어하도록 구성될 수 있다. 인에이블 신호(EN)는 제 1 타입 메모리를 제어하는 경우 비활성화되고 제 2 타입 메모리를 제어하는 경우 활성화될 수 있으나 이에 한정되는 것은 아니다.
일 실시에에서, 제 1 타입 메모리 및 제 2 타입 메모리 각각은 싱글 랭크(rank) 또는 멀티 랭크로 구성될 수 있다.
랭크란 메모리 컨트롤러(10)의 대역폭과 동일한 대역폭을 갖도록 구성된 메모리 장치(칩)일 수 있다. 다른 관점에서, 랭크란 함께 활성화되고 액세스되는 메모리 장치(칩)의 집합, 다시 말해 메모리 장치의 작동 단위라 정의할 수 있다.
일 실시예에서, 제 1 및 제 2 타입 메모리 각각은 적어도 하나의 메모리 랭크를 포함할 수 있다. 특히, 제 2 타입 메모리를 구성하는 각각의 메모리 랭크는 두 개의 메모리 칩들이 패키징된 DDP(Double Die Package) 방식으로 구성될 수 있다.
제 1 타입 메모리를 제어하기 위해 인에이블 신호(EN)가 비활성화된 경우, 제어신호 생성부(140)는 복수 비트의 제 1 제어신호, 다른 관점에서 제 1 어드레스 신호(Add<0:j>)를 생성할 수 있다. 그리고, 제어신호 전송부(200)는 복수 비트의 제 1 어드레스 신호(Add<0:j> = Add<0:l, m:n, i, j>)를 각각의 어드레스 패드(A<0:j> =A<0:l, m:n, i, j>)에 인가할 수 있다. 일 실시예에서, 메모리 컨트롤러(10)가 제 1 타입 메모리를 제어하는 경우 제 1 어드레스 신호(Add<0:j>)는 어드레스 패드(A<0:j>)의 수와 동일한 수의 비트로 생성될 수 있으나, 이에 한정되는 것은 아니다.
제 2 타입 메모리를 제어하기 위해 인에이블 신호(EN)가 활성화된 경우, 제어신호 생성부(140)는 복수 비트의 제 2 제어신호, 다른 관점에서 제 2 어드레스 신호(Add<0:l>)를 생성할 수 있다. 그리고, 제어신호 전송부(200)는 제 2 어드레스 신호(Add<0:l>)를 제어신호 패드의 일부, 예를 들어 제 1 제어신호 패드 그룹(A<0:l>)에 인가할 수 있다. 아울러, 제어신호 전송부(200)는 제 2 어드레스 신호(Add<0:l>)를 제어신호 패드(A<m:n>)의 다른 일부, 예를 들어, 제 1 제어신호 패드 그룹(A<0:l>)과 독립적인 제 2 제어신호 패드 그룹(A<m:n>)에 인가할 수 있다. 일 실시예에서, 메모리 컨트롤러(10)가 제 2 타입 메모리를 제어하는 경우, 제 2 어드레스 신호(Add<0:l>)는 어드레스 패드(A<0:j>) 수의 절반 이하의 비트[(l+1)≤(j+1)/2]로 생성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시에에서, 제 1 타입 메모리는 DDR(Double Data Rate)4 메모리일 수 있고, 이 경우에는 14개의 어드레스 패드(A<0:13>) 각각에 인가되는 14비트의 제 1 어드레스 신호(Add<0:13>)가 생성될 수 있다.
일 실시예에서, 제 2 타입 메모리는 LPDDR(Low Power Double Data Rate)4 메모리일 수 이고, 이 경우에는 제 1 제어신호 패드 그룹인 6개의 어드레스 패드(A<0:5>)에 제 2 어드레스 신호(Add<0:5>)가 각각 인가되고, 제 2 제어신호 패드 그룹(A<6:11>)에는 제 2 어드레스 신호(Add<0:5>)가 각각 인가될 수 있다.
메모리 컨트롤러(10)를 이용하여 DDP방식으로 구성된 메모리 장치를 포함하는 메모리를 제어하는 경우, 제 1 제어신호 패드 그룹(A<0:5>)에서 출력된 제 2 어드레스 신호(Add<0:l>)를 분기하여 메모리 장치 내 두 개의 다이에 동시에 제공할 수 있다. 이 경우 메모리 컨트롤러측 어드레스 패드와 메모리측 어드레스 패드가 1:[2*랭크 수]로 연결되어 신호 무결성을 담보하기 어려울 수 있다.
본 기술에서는, DDP로 구성된 제 2 타입 메모리를 제어하는 경우 제어신호 전송부(200)에 의해 제 2 어드레스 신호(Add<0:l>)를 제 1 제어신호 패드 그룹 (A<0:l>)으로 인가하여 어느 하나의 메모리 다이로 제공하고, 제 2 어드레스 신호(Add<0:l>)를 제 1 제어신호 패드 그룹(A<0:l>)과 독립적인 제 2 제 1 제어신호 패드 그룹(A<m:n>)에 인가하여 다른 하나의 메모리 다이로 제공함으로써 어드레스 라인의 부하를 최소화하고 신호 무결성을 확보할 수 있다. 즉, 메모리 컨트롤러(10) 측 어드레스 패드와 메모리측 어드레스 패드가 1:1로 연결되므로 어드레스 신호의 무결성을 보장할 수 있다.
일 실시예에서, 메모리 컨트롤러(100)는 주제어부(100) 및 제어신호 전송부(200)를 모두 포함하도록 구성할 수 있다. 일 실시예에서, 메모리 컨트롤러(100)는 주제어부(100)를 포함할 수 있고, 제어신호 전송부(200)는 메모리 컨트롤러(10) 외부에서 주제어부(100)와 배선을 통해 연결될 수 있다.
도 2는 일 실시예에 의한 제어신호 전송부의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 제어신호 전송부(200)는 제 1 선택부(210), 제 2 선택부(220) 및 출력부(230)를 포함할 수 있다.
제 1 선택부(210)는 제 1 어드레스 신호(Add<0:j>)의 일부(Add<0:l>) 또는 제 2 어드레스 신호(Add<0:l>)를 입력받으며, 제어 대상 메모리 타입에 따라 인에이블 여부가 결정되는 인에이블 신호(EN)에 응답하여, 제 1 어드레스 신호(Add<0:j>)의 일부(Add<0:l>) 또는 제 2 어드레스 신호(Add<0:l>)를 출력하도록 구성될 수 있다.
제 2 선택부(220)는 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부(Add<m:n>) 또는 제 2 어드레스 신호(Add<0:l>)를 입력받으며, 제어 대상 메모리 타입에 따라 인에이블 여부가 결정되는 인에이블 신호(EN)에 응답하여, 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부(Add<m:n>) 또는 제 2 어드레스 신호(Add<0:l>)를 출력하도록 구성될 수 있다.
출력부(230)는 제 1 선택부(210) 및 제 2 선택부(220)에서 출력되는 어드레스 신호(Add<0:l>, Add<m:n>) 및 어드레스 신호(Add<i,j>)를 증폭하여 어드레스 패드(A<0:j>)에 인가하도록 구성될 수 있다.
일 실시예에서, 제 1 타입 메모리를 제어하는 경우 제 1 선택부(210)에서 출력되는 제 1 어드레스 신호(Add<0:j>)의 일부(Add<0:l>), 제 2 선택부(220)에서 출력되는 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부(Add<m:n>), 그리고 제 1 어드레스 신호(Add<0:j>)의 나머지 어드레스 신호(Add<i,j>)가 증폭되어 각각 독립적인 어드레스 패드(A<0:j>)에 인가될 수 있다.
제 2 타입 메모리를 제어하는 경우, 제 1 선택부(210)에서 출력되는 제 2 어드레스 신호(Add<0:l>) 및, 제 2 선택부(220)에서 출력되는 제 2 어드레스 신호(Add<0:l>)가 증폭되어 각각 독립적인 어드레스 패드 그룹(A<0:l>, A<m:n>)에 인가될 수 있다.
도 3a 내지 도 3c는 일 실시예에 의한 제어신호 전송부의 회로도이다.
도 3a을 참조하면, 제 1 선택부(210)는 제 1 어드레스 신호(Add<0:j>)의 일부 신호(Add<0:l>)의 각 비트 또는 제 2 어드레스 신호(Add<0:l>)의 각 비트를 각각 제 1 입력 신호 및 제 2 입력 신호로 제공받아, 인에이블 신호(EN)에 응답하여 제 1 입력 신호 또는 제 2 입력 신호를 출력하도록 구성되는 선택회로(M#0~M#l)를 포함할 수 있다.
제 2 선택부(220)는 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부 신호 (Add<m:n>)의 각 비트를 각각 제 1 입력 신호로 제공받고, 제 2 어드레스 신호(Add<0:l>)의 각 비트를 각각 제 2 입력 신호로 제공받아, 인에이블 신호(EN)에 응답하여 제 1 입력 신호 또는 제 2 입력 신호를 출력하도록 구성되는 선택회로(M#m~M#n)를 포함할 수 있다.
출력부(230)는 각 선택 회로(M#0~M#n)의 출력 신호 및 어드레스 신호(Add<i,j>)를 각각 증폭하여 어드레스 패드(A<0:j>에 인가하는 복수의 증폭 회로(D)를 포함할 수 있다. 일 실시예에서, 어드레스 신호(Add<i,j>)는 인에이블 신호(EN)가 디스에이블 상태인 경우, 즉 제 1 타입 메모리 장치를 제어하는 경우에만 입력될 수 있으나 이에 한정되는 것은 아니다.
도 3a와 같은 제어신호 전송부(200)를 포함하는 컨트롤러(10)를 이용하여 제 1 타입 메모리(12)를 제어하는 경우를 도 3b를 참조하여 설명한다.
도 3b를 참조하면, 제어 대상 메모리의 타입에 따라 논리 레벨이 결정되는 인에이블 신호(EN)는 제 1 타입 메모리 장치(12)를 제어하는 경우 디스에이블될 수 있다.
이에 따라, 제 1 선택부(210)로부터 제 1 어드레스 신호(Add<0:j>)의 일부(Add<0:l>)가 출력되고, 제 2 선택부(220)로부터 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부(Add<m:n>)가 출력된다. 그리고 출력부(230)는 제 1 어드레스 신호(Add<0:j>)의 일부(Add<0:l>), 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부(Add<m:n>) 및 제 1 어드레스 신호(Add<0:j>)의 나머지 어드레스 신호(Add<i,j>)를 각각 증폭하여 각각의 어드레스 패드(A<0:j>)에 인가될 수 있다.
컨트롤러(10)의 어드레스 패드(A<0:j>)에 인가된 제어신호인 어드레스 신호는 제 1 타입 메모리 장치(12)의 어드레스 패드(CA<0:l, m:n, i, j>)에 각각 인가될 수 있다.
도 3a와 같은 제어신호 전송부(200)를 포함하는 컨트롤러(10)를 이용하여 제 2 타입 메모리(14)를 제어하는 경우를 도 3c를 참조하여 설명한다.
도 3c를 참조하면, 제어 대상 메모리의 타입에 따라 논리 레벨이 결정되는 인에이블 신호(EN)는 제 2 타입 메모리 장치(14)를 제어하는 경우 인에이블될 수 있다.
이에 따라, 제 1 선택부(210)로부터 제 2 어드레스 신호(Add<0:l>)가 출력되고, 제 2 선택부(220)로부터 제 2 어드레스 신호(Add<0:l>)출력된다.
그리고 출력부(230)는 제 1 선택부(210)에서 제공되는 제 2 어드레스 신호(Add<0:l>)를 증폭하여 제 1 제어신호 패드 그룹(A<0:l>)에 인가하는 한편, 제 2 선택부(220)로부터 제공되는 제 2 어드레스 신호(Add<0:l>)를 증폭하여 제 2 제어신호 패드 그룹(A<m:n>=A<0:l>)에 인가할 수 있다.
제 2 타입 메모리 장치(14)는 제 1 랭크(141) 및 제 2 랭크(143)를 포함할 수 있다.
그리고, 컨트롤러(10)의 제 1 제어신호 패드 그룹(A<0:l>)에 인가된 제어 신호인 제 2 어드레스 신호(Add<0:l>)는 제 1 랭크(141)의 각 어드레스 패드(CA<0:l>_A)에 인가될 수 있다. 아울러, 컨트롤러(10)의 제 2 제어신호 패드 그룹(A<m:n>=A<0:l>)에 인가된 제어 신호인 제 2 어드레스 신호(Add<0:l>)는 제 2 랭크(143)의 각 어드레스 패드(CA<0:l>_B)에 인가될 수 있다.
도 4a 및 도 4b는 일 실시예들에 의한 메모리 시스템의 구성도이다.
도 4a를 참조하면, 메모리 시스템(50)은 메모리 컨트롤러(10) 및 제 1 타입 메모리 장치(12)를 포함할 수 있다.
일 실시예에서, 제 1 타입 메모리 장치(12)는 지정된 대역폭을 갖는 적어도 하나의 메모리 랭크를 포함할 수 있다. 일 실시예에서, 대역폭은 X8, 또는 X16일 수 있으나 이에 한정되는 것은 아니며, 하나의 메모리 랭크를 구성하는 메모리 칩의 수는 1 또는 2 또는 4개일 수 있으나 이에 한정되는 것은 아니다.
메모리 컨트롤러(10)가 제 1 타입 메모리 장치(12)를 제어하는 경우, 인에이블 신호(EN)는 비활성화되고 제어신호 생성부(140)는 제 1 어드레스 신호<Add<0:j>)를 생성할 수 있다.
이 경우, 도 3a 및 도 4a를 참조하면 제 1 선택부(210)는 제 1 입력 신호, 즉 제 1 어드레스 신호(Add<0:j>)의 일부 신호(Add<0:l>)를 출력하고, 제 2 선택부(210)는 제 1 입력 신호인 제 1 어드레스 신호(Add<0:j>)의 또 다른 일부 신호(Add<m:n>)를 출력하게 된다. 그리고, 출력부(230)는 제 1 선택부(210)로부터의 출력 신호(Add<0:l>), 제 2 선택부(220)로부터의 출력 신호(Add<m:n>) 및 제 1 어드레스 신호(Add<0:j>)의 나머지 어드레스 신호(Add<i,j>)를 증폭하여 각각의 어드레스 패드(A<0:l, m:n, i, j>)에 제 1 어드레스 신호<Add<0:j>)를 인가할 수 있다. 그리고 어드레스 패드(A<0:l, m:n, i, j>)에 인가된 제 1 어드레스 신호<Add<0:j>)는 제 1 타입 메모리 장치(12)의 어드레스 패드(CA<0:l, m:n, i, j>)에 각각 인가될 수 있다.
도 4b를 참조하면, 메모리 시스템(50-1)은 메모리 컨트롤러(10) 및 제 2 타입 메모리 장치(14)를 포함할 수 있다.
일 실시예에서, 제 2 타입 메모리 장치(14)는 지정된 대역폭을 가지며 DDP(Double Die Package)로 구현된 적어도 하나의 메모리 랭크를 포함할 수 있다. 일 실시예에서, 대역폭은 X16, 또는 X32일 수 있으나 이에 한정되는 것은 아니며, 하나의 메모리 랭크를 구성하는 메모리 칩의 수는 1 또는 2 또는 4개일 수 있으나 이에 한정되는 것은 아니다.
메모리 컨트롤러(10)가 제 2 타입 메모리 장치(14)를 제어하는 경우, 인에이블 신호(EN)는 활성화되고 제어신호 생성부(140)는 제 2 어드레스 신호<Add<0:l>)를 생성할 수 있다.
이 경우, 도 3a 및 도 4b를 참조하면 제 1 선택부(210)는 제 2 입력 신호, 즉 제 2 어드레스 신호(Add<0:l>)를 출력하고, 제 2 선택부(210)는 제 2 입력 신호인 제 2 어드레스 신호(Add<0:l>)를 출력하게 된다. 그리고, 출력부(230)는 제 1 선택부(210)로부터 제공되는 제 2 어드레스 신호(Add<0:l>)를 증폭하여 제 1 제어신호 패드 그룹(A<0:l>)에 인가하는 한편, 제 2 선택부(220)로부터 제공되는 제 2 어드레스 신호(Add<0:l>)를 증폭하여 제 2 제어신호 패드 그룹(A<m:n>)에 인가할 수 있다.
그리고 제 1 어드레스 패드 그룹(A<0:l>)에 인가된 제 2 어드레스 신호<Add<0:l>)는 제 2 타입 메모리 장치(14)를 구성하는 제 1 다이에 구비된 어드레스 패드(CA<0:l>_A)에 인가될 수 있고, 제 2 제어신호 패드 그룹(A<m:n>)에 인가된 제 2 어드레스 신호<Add<0:l>)는 제 2 타입 메모리 장치(14)를 구성하는 제 2 다이에 구비된 어드레스 패드(CA<0:l>_B)에 인가될 수 있다.
DDP로 구현된 메모리 장치(14)를 구성하는 각 다이의 어드레스 패드(CA<0:l)_A, CA<0:l>_B) 각각이 메모리 컨트롤러(10)와 1:1로 접속되어 제어신호를 전송받을 수 있으므로, 제어신호 전송라인의 부하를 최소화하고 신호 무결성을 확보할 수 있다.
도 5a 내지 도 5e는 실시예들에 다른 메모리 장치의 구성도이다.
도 5a 및 도 5b는 대역폭이 X16인 메모리 컨트롤러(10) 및 이에 의해 제어되는 메모리(20, 20-1)를 나타낸다.
도 5a의 메모리(20)는 대역폭이 X8인 두 개의 메모리 장치가 하나의 랭크를 이룬다. 도 5b의 메모리(20-1)는 대역폭이 X16인 하나의 메모리 장치가 하나의 랭크를 이루어 메모리 컨트롤러(10)와 통신하도록 구성된다.
도 5c 내지 도 5e는 대역폭이 X32인 메모리 컨트롤러(10-1) 및 이에 의해 제어되는 메모리(20-2, 20-3, 20-4/20-5)를 나타낸다.
도 5c의 메모리(20-2)는 대역폭이 X8인 4개의 메모리 장치가 하나의 랭크를 구성함을 알 수 있다. 도 5d의 메모리(20-3)는 대역폭이 X16인 두 개의 메모리 장치가 하나의 랭크(20-3)를 구성함을 알 수 있다.
도 5e의 메모리(20-4, 20-5)는 두 개의 랭크를 포함한다. 각각의 랭크는 대역폭이 X8인 4개의 메모리 장치를 포함할 수 있다.
도 5a 내지 도 5e에 도시한 메모리 장치는 메모리 컨트롤러(10, 10-1)에 의해 제어되는 제 1 타입 메모리일 수 있다.
도 6a 및 도 6b는 실시예들에 따른 메모리 장치의 구성도이다.
도 6a 및 도 6b는 대역폭이 X32인 메모리 컨트롤러(10) 및 이에 의해 제어되는 메모리(30, 30-1)를 나타낸다.
도 6a의 메모리(30)는 대역폭이 X32이며, DDP로 구현된 하나의 메모리 장치가 하나의 랭크를 이룬다.
도 6b의 메모리(30-1)는 두 개의 랭크를 포함한다. 각각의 랭크는 대역폭이 X32이며, DDP로 구현된 하나의 메모리 장치를 포함할 수 있다.
도 6a 및 도 6b에 도시한 것과 같이, DDP로 구현된 메모리(30, 30-1)를 제어하는 경우 제어신호 전송부(200)에 의해 제 2 어드레스 신호(Add<0:5>)를 제 1 제어신호 패드 그룹(A<0:5>)에 인가하고, 제 2 어드레스 신호(Add<0:5>)를 제 1 제어신호 패드 그룹(A<0:5>)과 독립적인 제 2 제어신호 패드 그룹(A<6:11>)에 인가함으로써 어드레스 라인의 부하를 최소화하고 신호 무결성을 확보할 수 있다.
도 7은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 데이터 저장 장치(40)는 컨트롤러(410), 저장부(420) 및 버퍼 메모리부(430)를 포함할 수 있다.
컨트롤러(410)는 호스트 장치의 요청에 응답하여 저장부(420)를 제어할 수 있다. 예를 들어, 컨트롤러(410)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(420)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(420)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(420)는 컨트롤러(410)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(420)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(420)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(420)는 복수의 메모리 셀을 포함하는 페이지, 적어도 하나의 페이지를 포함하는 블럭, 적어도 하나의 블럭을 포함하는 플레인, 적어도 하나의 플레인을 포함하는 다이 등으로 이루어지는 계층 구조를 가질 수 있다. 리드 및 라이트(프로그램) 동작은 예를 들어 페이지 단위로 수행될 수 있고, 소거 동작은 예를 들어 블럭 단위로 수행될 수 있다. 데이터 입출력 속도를 향상시키기 위해 리드 또는 라이트되는 데이터의 처리 단위는 데이터 저장 장치(40)의 제조 목적 등에 따라 결정될 수 있다. 나아가 저장부(420)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
버퍼 메모리부(430)는 데이터 저장 장치(40)가 호스트 장치와 연동하여 데이터를 입출력할 때 데이터를 임시 저장할 수 있는 공간으로 작용할 수 있다.
일 실시예에서, 버퍼 메모리부(43)는 도 5a 내지 도 5e, 또는 도 6a 및 도 6b에 도시한 메모리(20, 20-1, 20-2, 20-3, 20-4/20-5), 30, 30-1) 중에서 채택될 수 있다.
한편, 컨트롤러(410)는 중앙처리장치(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 인터페이스(117) 및 메모리 컨트롤러(10)를 포함할 수 있다.
중앙처리장치(CPU, 111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1151), 메모리 인터페이스(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 중앙처리장치(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장부(420)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 중앙처리장치(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 ROM(1151)으로부터 읽어낸 프로그램 코드 및 데이터가 저장될 수 있다. RAM(1153)에는 또한 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
메모리 인터페이스(117)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(117)는 중앙처리장치(111)의 제어에 따라 버퍼 메모리부에 일시 저장된 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 버퍼 메모리부로 전달하여 일시 저장할 수 있다.
메모리 컨트롤러(10)는 버퍼 메모리부(430)에 대한 데이터 입출력을 제어하도록 구성될 수 있다. 이 실시예에서, 메모리 컨트롤러(10)는 도 1 내지 도 3에 도시한 메모리 컨틀로러(10)일 수 있다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3 도시한 것과 같이 제어신호 전송부(200)를 포함하는 메모리 컨트롤러(10)를 포함할 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 9 및 도 10는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3 도시된 제어신호 전송부(200)를 구비하는 메모리 컨트롤러(10)를 포함할 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 10는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 10를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 3에 도시한 제어신호 전송부(200)를 포함하는 메모리 컨트롤러(10)를 포함할 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 7의 데이터 저장 장치(40), 도 8의 데이터 저장 장치(1200), 도 9의 메모리 시스템(3200), 도 10의 메모리 시스템(4200)으로 구성될 수 있다.
도 12은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 12을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 메모리 컨트롤러
100 : 주제어부
200 : 제어신호 전송부
40 : 데이터 저장 장치
50, 50-1 : 메모리 시스템
410 : 컨트롤러
420 : 저장부
430 : 버퍼 메모리부

Claims (13)

  1. 복수의 제어신호 패드를 구비하고, 상기 복수의 제어신호 패드를 통해 제 1 타입 메모리 및 제 2 타입 메모리를 포함하는 상이한 타입의 메모리에 접속되며, 상기 제 1 타입 메모리 및 상기 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러로서,
    제 1 제어신호 및 제 2 제어 신호를 포함하는 제어신호를 생성하는 제어신호 생성부; 및
    상기 제 1 타입 메모리 및 상기 제 2 타입 메모리 중에서 선택된 어느 하나의 메모리로 상기 제 1 제어신호 및 상기 제 2 제어신호 중 적어도 하나를 직접 전송하는 제어신호 전송부를 포함하고,
    상기 복수의 제어신호 패드는 제 1 제어신호 패드 그룹 및 상기 제 1 제어신호 패드 그룹과 독립적인 제 2 제어신호 패드 그룹으로 구분되며,
    상기 제어신호 전송부는 상기 제 1 제어신호의 각 비트를 상기 제 1 제어신호 패드 그룹에 인가하고 상기 제 2 제어신호의 각 비트를 상기 제 2 제어신호 패드 그룹에 각각 인가하여 상기 제 1 타입 메모리를 제어하고, 상기 제 2 제어신호의 각 비트를 상기 제 1 제어신호 패드 그룹에 각각 인가하고 상기 제 2 제어신호의 각 비트를 상기 제 2 제어신호 패드 그룹에 각각 인가하여 상기 제 2 타입 메모리를 제어하도록 구성되는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 전송부는, 제어 대상 메모리의 타입에 기초하여 활성화되는 인에이블 신호에 응답하여 구동되는 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서
    상기 제 1 타입 메모리 및 상기 제 2 타입 메모리 각각은 적어도 하나의 메모리 장치를 포함하는 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 타입 메모리는 적어도 하나의 메모리 장치를 포함하고, 상기 적어도 하나의 메모리 장치 각각은 두 개의 메모리 칩들이 패키징된 DDP(Double Die Package) 타입인 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 전송부는, 상기 제 2 제어신호를 제 1 입력신호로 입력받고, 상기 제 2 제어신호를 제 2 입력신호로 입력받으며, 제어 대상 메모리의 타입에 기초하여 활성화되는 인에이블 신호에 응답하여 상기 제 1 입력신호 또는 제 2 입력신호를 출력하도록 구성되는 제 1 선택부; 및
    상기 제 1 제어신호를 제 3 입력신호로 입력받고, 상기 제 2 제어신호를 제 4 입력신호로 입력받으며, 상기 인에이블 신호에 응답하여, 상기 제 3 입력신호 또는 제 4 입력신호를 출력하도록 구성되는 제 2 선택부;
    를 포함하도록 구성되는 메모리 컨트롤러.
  6. 저장부;
    상기 저장부에서 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부; 및
    상기 버퍼 메모리부에 대한 데이터 입출력을 제어하되, 복수의 제어신호 패드를 구비하고, 상기 복수의 제어신호 패드를 통해 제 1 타입 메모리 및 제 2 타입 메모리를 포함하는 상이한 타입의 메모리에 접속되며, 상기 제 1 타입 메모리 및 상기 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러를 포함하는 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는, 제 1 제어신호 및 제 2 제어 신호를 포함하는 제어신호를 생성하는 제어신호 생성부; 및
    상기 제 1 타입 메모리 및 상기 제 2 타입 메모리 중에서 선택된 어느 하나의 메모리로 상기 제 1 제어신호 및 상기 제 2 제어신호 중 적어도 하나를 직접 전송하는 제어신호 전송부를 포함하고,
    상기 복수의 제어신호 패드는 제 1 제어신호 패드 그룹 및 상기 제 1 제어신호 패드 그룹과 독립적인 제 2 제어신호 패드 그룹으로 구분되며,
    상기 제어신호 전송부는 상기 제 1 제어신호의 각 비트를 상기 제 1 제어신호 패드 그룹에 인가하고 상기 제 2 제어신호의 각 비트를 상기 제 2 제어신호 패드 그룹에 각각 인가하여 상기 제 1 타입 메모리를 제어하고, 상기 제 2 제어신호의 각 비트를 상기 제 1 제어신호 패드 그룹에 각각 인가하고 상기 제 2 제어신호의 각 비트를 상기 제 2 제어신호 패드 그룹에 각각 인가하여 상기 제 2 타입 메모리를 제어하도록 구성되는 데이터 저장 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서
    상기 제 1 타입 메모리 및 상기 제 2 타입 메모리 각각은 적어도 하나의 메모리 장치를 포함하는 데이터 저장 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 타입 메모리는 적어도 하나의 메모리 장치를 포함하고, 상기 적어도 하나의 메모리 장치 각각은 두 개의 메모리 칩들이 패키징된 DDP(Double Die Package) 타입인 데이터 저장 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어신호 전송부는, 상기 제 2 제어신호를 제 1 입력신호로 입력받고, 상기 제 2 제어신호를 제 2 입력신호로 입력받으며, 제어 대상 메모리의 타입에 기초하여 활성화되는 인에이블 신호에 응답하여 상기 제 1 입력신호 또는 제 2 입력신호를 출력하도록 구성되는 제 1 선택부; 및
    상기 제 1 제어신호를 제 3 입력신호로 입력받고, 상기 제 2 제어신호를 제 4 입력신호로 입력받으며, 상기 인에이블 신호에 응답하여, 상기 제 3 입력신호 또는 제 4 입력신호를 출력하도록 구성되는 제 2 선택부;
    를 포함하도록 구성되는 데이터 저장 장치.
  10. 호스트 장치; 및
    저장부, 상기 저장부에서 입출력되는 데이터를 임시 저장하도록 구성되는 버퍼 메모리부 및, 상기 버퍼 메모리부에 대한 데이터 입출력을 제어하되, 복수의 제어신호 패드를 구비하고, 상기 복수의 제어신호 패드를 통해 제 1 타입 메모리 및 제 2 타입 메모리를 포함하는 상이한 타입의 메모리에 접속되며, 상기 제 1 타입 메모리 및 상기 제 2 타입 메모리를 선택적으로 제어하는 메모리 컨트롤러를 포함하는 컨트롤러;를 포함하는 데이터 저장 장치를 포함하고,
    상기 메모리 컨트롤러는, 제 1 제어신호 및 제 2 제어 신호를 포함하는 제어신호를 생성하는 제어신호 생성부; 및
    상기 제 1 타입 메모리 및 상기 제 2 타입 메모리 중에서 선택된 어느 하나의 메모리로 상기 제 1 제어신호 및 상기 제 2 제어신호 중 적어도 하나를 직접 전송하는 제어신호 전송부를 포함하고,
    상기 복수의 제어신호 패드는 제 1 제어신호 패드 그룹 및 상기 제 1 제어신호 패드 그룹과 독립적인 제 2 제어신호 패드 그룹으로 구분되며,
    상기 제어신호 전송부는 상기 제 1 제어신호의 각 비트를 상기 제 1 제어신호 패드 그룹에 인가하고 상기 제 2 제어신호의 각 비트를 상기 제 2 제어신호 패드 그룹에 각각 인가하여 상기 제 1 타입 메모리를 제어하고, 상기 제 2 제어신호의 각 비트를 상기 제 1 제어신호 패드 그룹에 각각 인가하고 상기 제 2 제어신호의 각 비트를 상기 제 2 제어신호 패드 그룹에 각각 인가하여 상기 제 2 타입 메모리를 제어하도록 구성되는 스토리지 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서
    상기 제 1 타입 메모리 및 상기 제 2 타입 메모리 각각은 적어도 하나의 메모리 장치를 포함하는 스토리지 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 타입 메모리는 적어도 하나의 메모리 장치를 포함하고, 상기 적어도 하나의 메모리 장치 각각은 두 개의 메모리 칩들이 패키징된 DDP(Double Die Package) 타입인 스토리지 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제어신호 전송부는, 상기 제 2 제어신호를 제 1 입력신호로 입력받고, 상기 제 2 제어신호를 제 2 입력신호로 입력받으며, 제어 대상 메모리의 타입에 기초하여 활성화되는 인에이블 신호에 응답하여 상기 제 1 입력신호 또는 제 2 입력신호를 출력하도록 구성되는 제 1 선택부; 및
    상기 제 1 제어신호를 제 3 입력신호로 입력받고, 상기 제 2 제어신호를 제 4 입력신호로 입력받으며, 상기 인에이블 신호에 응답하여, 상기 제 3 입력신호 또는 제 4 입력신호를 출력하도록 구성되는 제 2 선택부;
    를 포함하도록 구성되는 스토리지 시스템.
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