KR20150101762A - 반도체 장치 - Google Patents

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KR20150101762A
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KR
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semiconductor substrate
pad group
external
external pad
layer
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세이이치 아리토메
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 반도체 기판의 상면에 형성된 동작 회로와, 동작 회로의 상부에 형성된 메모리 어레이와, 동작 회로 및 메모리 어레이 사이의 중간층에 형성되고 동작 회로와 연결되는 내부 패드 그룹과, 반도체 기판의 하면에 형성된 제1 외부 패드 그룹, 및 반도체 기판을 관통하여 내부 패드 그룹과 제1 외부 패드 그룹을 연결하기 위한 배선 구조물을 포함한다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 패드를 포함하는 반도체 장치에 관한 것이다.
데이터 저장 용량을 늘이기 위해서는 정해진 면적에 더 많은 수의 메모리 셀들을 형성하기 위한 연구가 진행되고 있다. 또한, 반도체 칩 사이즈를 줄이기 위하여 회로 기판 상에 여러 개의 반도체 기판들이 적층된다. 각각의 반도체 기판은 패드를 포함하며, 회로 기판과 반도체 기판의 패드는 와이어 본딩에 의해 서로 연결된다. 적층되 반도체 기판들의 패드들을 노출시키기 위해서는 반도체 기판들이 패드를 노출시키기 위한 폭만큼 오프셋되어 적층되어야 한다. 이로 인해, 적층되는 반도체 기판들의 수가 증가할수록 반도체 칩의 사이즈가 증가한다.
본 발명의 실시예는 반도체 기판에 형성되는 메모리 셀들의 수를 증가시키고 적층되는 반도체 기판들의 수에 따른 반도체 칩 사이즈의 증가를 최소화할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 반도체 기판의 상면에 형성된 동작 회로와, 동작 회로의 상부에 형성된 메모리 어레이와, 동작 회로 및 메모리 어레이 사이의 중간층에 형성되고 동작 회로와 연결되는 내부 패드 그룹과, 반도체 기판의 하면에 형성된 제1 외부 패드 그룹, 및 반도체 기판을 관통하여 내부 패드 그룹과 제1 외부 패드 그룹을 연결하기 위한 배선 구조물을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 회로 기판과, 0상면에 내부 패드 그룹과 메모리 어레이가 순차적으로 적층되고, 하면에 외부 패드 그룹이 형성된 반도체 기판들과, 반도체 기판들에 각각 설치되고, 반도체 기판을 관통하여 내부 패드 그룹과 외부 패드 그룹을 연결하는 배선 구조물들, 및 회로 기판과 외부 패드 그룹을 연결하기 위한 연결 부재들을 포함하며, 반도체 기판들은 회로 기판 상에 뒤집혀 적층된다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 회로 기판과, 상면에 순차적으로 적층된 내부 패드 그룹 및 메모리 어레이와 하면에 서로 전기적으로 연결되도록 형성된 제1 및 제2 외부 패드 그룹들을 각각 포함하고, 회로 기판 상에 적층된 반도체 기판들과, 내부 패드 그룹과 제1 외부 패드 그룹을 연결하기 위해 반도체 기판을 관통하고, 반도체 기판들에 각각 형성되는 배선 구조물들, 및 회로 기판과 홀수 층의 반도체 기판의 제1 외부 패드 그룹을 연결하기 위한 연결 부재들을 포함하며, 홀수 층의 반도체 기판들은 뒤집혀 적층된다.
본 발명의 실시예는 반도체 기판에 형성되는 메모리 셀들의 수를 증가시키고 적층되는 반도체 기판들의 수에 따른 반도체 칩 사이즈의 증가를 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 기판을 설명하기 위한 평면도이다.
도 2는 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 3은 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 회로도이다.
도 4a 및 도 4b는 도 1의 메모리 어레이를 설명하기 위한 도면들이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 6 내지 도 14는 본 발명의 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 15 내지 도 22는 본 발명의 다른 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 23 내지 도 24는 본 발명의 다른 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 25 내지 도 26은 본 발명의 다른 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 27은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 28은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 29는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 기판을 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 기판(100)에는 동작 회로들(120A~120D)이 형성되고, 동작 회로들(120A~120D) 상부에는 메모리 어레이들(120A, 120B)가 형성된다. 그리고, 동작 회로들(120A~120D)과 메모리 어레이(120A 120B)의 중간층에는 내부 패드 그룹(INNER_PAD)이 형성된다. 동작 회로들(120A~120D), 내부 패드 그룹(INNER_PAD) 및 메모리 어레이(120A 120B)이 형성된 면이 반도체 기판(100)의 상면이 된다.
특히, 반도체 기판(100)의 전체 상면에는 동작 회로들(120A~120D)이 형성되고, 동작 회로들(120A~120D) 상부의 대부분의 영역에서 메모리 어레이들(120A, 120B)이 형성된다. 따라서, 메모리 어레이들(120A, 120B)의 면적이 반도체 기판(100)의 면적과 거의 동일해지므로 정해진 면적에서 최대한의 메모리 셀들의 수를 최대한으로 증가시킬 수 있다.
동작 회로(120A, 120B)는 제어 회로, 전압 공급 회로 및 입출력 회로를 포함할 수 있다. 동작 회로(120C)는 읽기/쓰기 회로를 포함할 수 있다. 읽기/쓰기 회로는 메모리 어레이들(120A, 120B) 사이의 영역(120E)에서 메모리 어레이들(120A, 120B)의 비트라인들(미도시)과 연결될 수 있다. 이를 위해, 읽기/쓰기 회로를 포함하는 동작 회로(120C)는 반도체 기판(100)의 중앙에 형성될 수 있다. 동작 회로(120D)는 워드라인 드라이버를 포함할 수 있다.
전압 공급 회로는 리드 동작, 프로그램 루프 또는 소거 루프에 필요한 동작 전압들(예, 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 셀렉트 전압, 공통 소스 전압, 검증 전압)을 생성한다. 워드라인 드라이버는 동작 전압들을 메모리 블록들(미도시) 중 선택된 메모리 블록의 로컬 라인들(예, 워드라인, 셀렉트 라인, 공통 소스 라인)(미도시)로 전달한다. 읽기/쓰기 회로는 비트라인들(미도시)을 통해 메모리 블록들과 연결된다. 또한, 읽기/쓰기 회로는 프로그램 동작 시 메모리 셀들에 저장되는 데이터에 따라 선택된 비트라인들을 선택적으로 프리차지하거나 디스차지하고, 리드 동작 시 선택된 비트라인들의 전압 변화(또는 전류 변화)를 센싱하여 메모리 셀들에 저장된 데이터를 래치한다. 이러한 읽기/쓰기 회로는 페이지 버퍼를 포함할 수 있다. 입출력 회로는 외부로부터 입력되는 명령 신호와 어드레스 신호를 제어 회로로 전달한다. 또한, 입출력 회로는 프로그램 동작 시 외부로부터 입력된 데이터를 읽기/쓰기 회로로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다. 제어 회로는 전압 공급 회로, 워드라인 드라이버, 읽기/쓰기 회로 및 입출력 회로를 제어한다.
메모리 어레이는 3차원 구조로 형성될 수 있다. 보다 구체적으로 설명하면 다음과 같다. 도 2는 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 3은 도 1의 메모리 어레이에 포함된 메모리 스트링을 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, P웰(PW)이 형성된 반도체 기판(100) 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SGS, WL0~WLn, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SGSL, WL0~WLn, SGD) 사이에도 위치한다.
최하부 도전막은 소스 선택 라인(또는 제1 선택 라인)(SGS)이 되고, 최상부 도전막은 드레인 선택 라인(또는 제2 선택 라인)(SGD)이 된다. 선택 라인들(SGS, SGD) 사이의 도전막들은 워드라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SGS, WL0~WLn, SGD)이 다층으로 형성되고, 도전막들(SGS, WL0~WLn, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(SGD)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(또는 제2 선택 트랜지스터)(SDT)가 형성되고, 최하부 도전막(SGS)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(또는 제1 선택 트랜지스터)(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 공통 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(SDT)를 포함한다. 소스 선택 트랜지스터(SST)는 제1 선택 라인(SGS)으로 인가되는 제1 선택 신호에 따라 메모리 셀들(C0~Cn)을 공통 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(SDT)는 제2 선택 라인(SGD)으로 인가되는 제2 선택 신호에 따라 메모리 셀들(C0~Cn)을 비트라인(BL)과 전기적으로 연결시킨다.
도 4a 및 도 4b는 도 1의 메모리 어레이를 설명하기 위한 도면들이다.
도 4a를 참조하면, 메모리 블록층(110BL0)은 기판 상에 수평으로 배열된 다수의 메모리 블록들(MB; 편의상 5개만 도시됨)을 포함한다. 각각의 메모리 블록(MB)은 비트라인들(BL0~BLk; 편의상 3개만 도시됨)과 공통 소스 라인(SL) 사이에 연결된 메모리 스트링들을 포함한다. 메모리 블록층(110BL0) 내에서, 메모리 블록들(MB)은 비트라인들(BL0~BLk)을 공유하고, 메모리 블록들(MB)의 공통 소스 라인들(SL)은 분리될 수 있다. 비트라인들(BL0~BLk)은 메모리 블록들(MB)이 수평으로 배열된 방향과 평행한 방향으로 연장된다.
각각의 메모리 블록(MB) 내에서 비트라인(BL0~BLk)마다 다수개의 메모리 스트링들이 연결될 수 있다. 각각의 메모리 스트링들은 공통 소스 라인(SL)과 연결되는 제1 선택 트랜지스터(또는 소스 선택 트랜지스터)(SST), 비트라인(BL0)과 연결되는 제2 선택 트랜지스터(또는 드레인 선택 트랜지스터)(SDT), 제1 및 제2 선택 트랜지스터들(SST, SDT) 사이에 수직으로 직렬 연결되는 메모리 셀들(C0~Cn)을 포함한다.
메모리 블록(MB) 내에서 메모리 스트링들에 각각 포함된 메모리 셀들(C0~Cn)은 워드라인들(WLA0~WLAn)을 공유한다. 즉, 메모리 스트링들에 각각 포함된 메모리 셀들(C0~Cn)의 워드라인들(WLA0~WLAn)이 서로 연결된다. 다시 말해, 메모리 블록(MB) 내에서, 동일층에 형성되어 수평으로 인접한 메모리 셀들의 워드라인들은 서로 연결된다.
메모리 블록(MB) 내에서 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 드레인 선택 트랜지스터들(SDT)은 드레인 선택 라인(예, SGD0_0)을 공유한다. 즉, 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 드레인 선택 트랜지스터들(SDT)의 드레인 선택 라인들(예, SGD0_0)이 서로 연결된다. 한편, 메모리 블록(MB) 내에서 동일한 비트라인(예, BL0)에 각각 연결된 메모리 스트링의 드레인 선택 트랜지스터들(SDT)은 서로 다른 드레인 선택 라인들(SGD0_0~SGD0_i)을 가질 수 있다. 즉, 동일한 비트라인들(BL0)에 각각 연결된 메모리 스트링의 드레인 선택 트랜지스터들(SDT)의 드레인 선택 라인들(SGD0_0~SGD0_i)은 서로 분리될 수 있다. 이에 따라, 동일한 비트라인(BL0)에 연결된 드레인 선택 트랜지스터들(SDT)은 서로 다른 동작 전압들에 의해 독립적으로 동작할 수 있다. 이러한 드레인 선택 라인들(SGD0_0~SGD0_i)은 비트라인들(BL0~BLk)과 교차하는 방향으로 연장될 수 있다.
메모리 블록(MB) 내에서 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 소스 선택 트랜지스터들(SST)은 소스 선택 라인(예, SGS0_0)을 공유한다. 즉, 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 소스 선택 트랜지스터들(SST)의 소스 선택 라인들(예, SGS0_0)이 서로 연결된다. 다만, 메모리 블록(MB) 내에서 동일한 비트라인(예, BL0)에 각각 연결된 메모리 스트링의 소스 선택 트랜지스터들(SST)은 서로 다른 소스 선택 라인들(SGS0_0~SGS0_i)을 가질 수 있다. 즉, 동일한 비트라인들(BL0)에 각각 연결된 메모리 스트링의 소스 선택 트랜지스터들(SST)의 소스 선택 라인들(SGS0_0~SGS0_i)은 서로 분리될 수 있다. 이에 따라, 동일한 비트라인(BLA0)에 연결된 소스 선택 트랜지스터들(SST)은 서로 다른 동작 전압들에 의해 독립적으로 동작할 수 있다. 이러한 소스 선택 라인들(SGS0_0~SGS0_i)은 비트라인들(BL0~BLk)과 교차하는 방향으로 연장될 수 있다.
반면, 설계 변경에 따라 메모리 블록(MB) 내에서 모든 소스 선택 라인들(SGS0_0~SGS0_i)이 서로 연결될 수도 있다. 그리고, 메모리 블록(MB) 내에서 소스 선택 라인들(SGS0_0~SGS0_i)의 연결 상태에 따라 리드 동작, 프로그램 동작 및 소거 동작 시 메모리 블록들로 인가되는 동작 전압들이 달라질 수 있다.
한편, 메모리 블록층(110BL0)에서 메모리 블록(MB)의 소스 선택 라인들(SGS0_0~SGS0_i), 워드라인들(WLA0~WLAn), 드레인 선택 라인들(SGD0_0~SGD0_i) 및 공통 소스 라인들(SL)은 다른 메모리 블록(MB')의 소스 선택 라인들(미도시), 워드라인들(미도시), 드레인 선택 라인들(미도시) 및 공통 소스 라인들(미도시)과 분리된다. 즉, 메모리 블록층(110BL0)에서 각각의 메모리 블록들(MB)의 소스 선택 라인들(SGS0_0~SGS0_i), 워드라인들(WLA0~WLAn), 드레인 선택 라인들(SGD0_0~SGD0_i) 및 공통 소스 라인들(SL)은 서로 분리된다.
도 4b를 참조하면, 도 4a에서 설명한 메모리 블록층들이 적어도 2층 이상 적층되며, 바람직한 실시예에서는 메모리 블록층들(110BL0~110BL3)이 4층으로 적층된다. 홀수 메모리 블록층(110BL0 또는 110BL2)에 포함된 메모리 블록들(또는 메모리 스트링들)과 짝수 메모리 블록층(110BL1 또는 110BL3)에 포함된 메모리 블록들(또는 메모리 스트링들)은 비트라인들(BLA0~BLAk 또는 BLB0~BLBk)을 공유하거나 공통 소스 라인(SLA, SLB, SLC)을 공유할 수 있다. 즉, 최하부 메모리 블록층(110BL0)과 최하부 메모리 블록층(110BL0)의 상부에 위치하는 메모리 블록층(110BL1)이 하부 비트라인들(BLA0~BLAk)을 공유하고, 최상부 메모리 블록층(110BL3)과 최상부 메모리 블록층(110BL3)의 하부에 위치하는 메모리 블록층(110BL2)이 상부 비트라인들(BLB0~BLBk)을 공유할 수 있다.
구체적으로 예를 들면, 홀수 메모리 블록층(예, 110BL2)은 상부에 위치하는 짝수 메모리 블록층(110BL3)과 비트라인들(BLB0~BLBk)을 공유하고, 하부에 위치하는 짝수 메모리 블록층(110BL1)과 공통 소스 라인들(SL)을 공유할 수 있다. 또한, 짝수 메모리 블록층(예, 110BL1)이 상부에 위치하는 홀수 메모리 블록층(110BL2)과 공통 소스 라인들(SL)을 공유하고, 하부에 위치하는 홀수 메모리 블록층(110BL0)과 비트 라인들(BLA0~BLAk)을 공유할 수도 있다. 이를 위해, 비트라인들(BLA0~BLAk)과 비트라인들(BLB0~BLBk)이 서로 다른층에 각각 형성되고, 공통 소스 라인들(SL)이 각각 서로 다른 층에 형성될 수 있다.
상기와 같이 메모리 블록층들(110BL0~110BL3)이 비트라인들(BLA0~BLAk, BLB0~BLBk) 및 공통 소스 라인들(SL)을 공유하기 위해서는, 홀수 메모리 블록층(110BL0, 110BL2)에 포함된 메모리 블록과 짝수 메모리 블록층(110BL1, 110BL3)에 포함된 메모리 블록이 수직으로 대칭이 되도록 메모리 블록층들이 적층되는 것이 바람직하다.
메모리 블록층들(110BL0~110BL3)의 워드라인들(WLA0~WLAn, WLB0~WLBn, WLC0~WLCn, WLD0~WLDn)이 서로 연결될 수 있다. 즉, 메모리 블록층들(110BL0~110BL3)의 워드라인들(WLA0~WLAn, WLB0~WLBn, WLC0~WLCn, WLD0~WLDn이 수직으로 서로 연결될 수 있다. 수직으로 적층된 메모리 블록들의 워드라인들이 수직으로 연결될 수는 있지만, 수평으로 배열된 메모리 블록들의 워드라인들은 서로 연결되지 않는다. 메모리 블록층들(110BL0~110BL3)의 소스 셀렉트 라인들(SGS0_0~SGS0_j, SGS1_0~SGS1_j, SGS2_0~SGS2_j, SGS3_0~SGS3_j)도 선택적으로 서로 연결될 수 있다. 또한, 메모리 블록층들(110BL0~110BL3)의 드레인 셀렉트 라인들(SGD0_0~SGD0_i, SGD1_0~SGD1_i, SGD2_0~SGD2_i, SGD3_0~SGD3_i)도 선택적으로 서로 연결될 수 있다. 이러한 연결 방식은 전압 공급 회로와 읽기/쓰기 회로와의 연결 관계에 따라 변경될 수 있다. 연결 방식에 따라 메모리 블록층들(110BL0~110BL3)의 워드라인들(WLA0~WLAn, WLB0~WLBn, WLC0~WLCn, WLD0~WLDn), 소스 셀렉트 라인들(SGS0_0~SGS0_j, SGS1_0~SGS1_j, SGS2_0~SGS2_j, SGS3_0~SGS3_j), 드레인 셀렉트 라인들(SGD0_0~SGD0_i, SGD1_0~SGD1_i, SGD2_0~SGD2_i, SGD3_0~SGD3_i)로 인가되는 전압들이 달라진다.
메모리 블록층들(110BL0~110BL3)은 공통 소스 라인들(SL)을 서로 공유한다. 즉, 메모리 블록층들(110BL0~110BL4)의 공통 소스 라인들(SL)이 수직으로 서로 연결될 수 있다. 워드라인들(WLA0~WLAn)과 마찬가지로, 서로 다른 메모리 블록들의 공통 소스 라인들이 수직으로 연결되지만 수평으로 연결되지는 않는다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 5a는 도 1의 반도체 기판을 A-A`방향으로 절취한 상태의 단면도이고, 도 5b는 도 1의 반도체 기판을 B-B`방향으로 절취한 상태의 단면도이다.
도 1, 도 5a 및 도 5b를 참조하면, 반도체 기판(100)의 제1 및 동작 회로 영역들(120A, 120B), 읽기/쓰기 회로 영역(120C) 및 워드라인 드라이버 영역(120D)에는 제어 회로, 전압 공급 회로, 워드라인 드라이버 및 입출력 회로 등을 구현하기 위한 트랜지스터와 같은 반도체 소자들이 형성된다. 즉, 반도체 기판(100)에는 게이트(G), 소스(S), 드레인(D) 및 접합 영역(J)들이 형성되고, 이들을 전기적으로 연결하기 위한 콘택 플러그(CT)와 배선들(ML)이 다층으로 형성될 수 있다.
배선들(ML)들 중 최상부층의 배선이 형성될 때 내부 패드(INNER_PAD) 그룹이 함께 형성될 수 있다. 내부 패드(INNER_PAD) 그룹은 워드라인 드라이버를 구성하는 반도체 소자들 뿐만 아니라 그 외의 동작 회로들과도 전기적으로 연결될 수 있다.
동작 회로들이 형성된 반도체 기판(100) 상에는 메모리 어레이들(110A, 110B)이 형성된다. 메모리 어레이들(110A, 110B)은 도 4a 및 도 4b에서 설명한 바와 같이 다수의 메모리 블록들을 포함하고 메모리 블록들이 여러 층으로 적층될 수 있다. 각각의 메모리 블록은 도 2 및 도 3에서 설명한 3차원 구조의 메모리 스트링들을 포함할 수 있다.
제1 및 제2 메모리 블록층들(110BL0, 110BL1)이 공유하는 하부 비트라인(BLA)과 제3 및 제4 메모리 블록층들(110BL2, 110BL3)이 공유하는 상부 비트라인(BLB)이 메모리 어레이들(110A, 110B) 사이의 영역(120E)에서 콘택 플러그들(CT)과 배선들(ML)에 의해 읽기/쓰기 회로 영역의 반도체 소자들과 전기적으로 연결될 수 있다. 콘택 플러그(CT)는 메모리 스트링(ST)과 동일층에 형성되고, 배선(ML)는 공통 소스 라인(SL)과 동일층에 형성될 수 있다. 콘택 플러그들(CT)와 배선들(ML)은 상부 비트라인(BLB)과 하부 비트라인(BLA)을 읽기/쓰기 회로와 병렬로 연결할 수 있으며, 서로 다른 읽기/쓰기 회로들과 각각 연결할 수도 있다.
또한, 워드라인 드라이버 영역에서는 콘택 플러그들(CT)과 배선들(ML)에 의해 메모리 블록층들(110BL0~110BL3)의 워드라인들(WL)이 워드라인 드라이버를 구성하는 반도체 소자들과 연결될 수 있다.
내부 패드들(INNER_PAD)들 반도체 기판(100)의 한쪽 가장자리 상부에 배치될 수 있으며, 메모리 어레이(110B)의 하부에 위치하게 된다. 즉, 내부 패드들(INNER_PAD)들 동작 회로들(120A~120D)과 메모리 어레이들(110A, 110B) 사이의 중간층에 배치된다.
이하, 상기에서 설명한 반도체 기판의 패키지 과정을 설명하기로 한다. 도 6 내지 도 14는 본 발명의 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 6을 참조하면, 도 5a 및 도 5b에서 설명한 반도체 기판(100) 상에 패시베이션막(PL)이 형성된다. 도 5a 및 도 5b의 반도체 기판(100)은 웨이퍼(WAFER)에서 하나의 다이(10)가 되고, 웨이퍼(WAFER)에는 수많은 다이들(10)이 형성된다.
도 7을 참조하면, 웨이퍼(WAFER)의 상면, 즉, 각각의 다이(10)에 형성된 패시베이션막(PL) 상에 캐리어 기판(CARRIER_SUB)이 부착된다. 캐리어 기판(CARRIER_SUB)은 메모리 어레이가 형성된 웨이퍼(WAFER)의 상면을 보호하기 위한 보호판으로도 사용된다. 웨이퍼(WAFER)를 뒤집은 후 캐리어 기판(CARRIER_SUB)와 부착시킬 수 있으며, 캐리어 기판(CARRIER_SUB)를 웨이퍼(WAFER)에 부착한 후 웨이퍼(WAFER)를 뒤집는다.
도 8 및 도 9를 참조하면, 웨이퍼(WAFER)가 뒤집히면 캐리어 기판(CARRIER_SUB)이 하부에 위치하고 반도체 기판(100)이 상부에 위치한다. 반도체 기판(100)의 두께가 얇아지도록 상부를 향하는 반도체 기판(100)의 하면을 식각한다. 즉, 웨이퍼(WAFER)의 하면 전체를 식각한다. 웨이퍼(WAFER) 또는 반도체 기판(100)의 하면은 화학적 기계적 연마 공정으로 식각할 수 있다. 후속 공정에서 웨이퍼(WAFER) 또는 반도체 기판(100)에 콘택홀(130)을 형성하기 위한 식각 공정이 진행되는데, 웨이퍼(WAFER) 또는 반도체 기판(100)의 두께가 얇아지면 콘택홀(130)을 형성하기 위한 식각 공정을 원활하게 진행할 수 있다.
반도체 기판(100)의 하면을 일부를 식각한 후, 반도체 기판(100)의 하면 전체에 절연막(D_LAYER)을 형성한다. 절연막(D_LAYER)은 웨이퍼(WAFER)의 하면 전체에 형성되며 산화막으로 형성될 수 있다.
이어서, 각각의 다이(10)에 형성된 내부 패드들(INNER_PAD)이 노출되도록 절연막(D_LAYER)과 웨이퍼(WAFER)를 식각한다. 이로써, 웨이퍼(WAFER)에는 웨이퍼(WAFER)를 관통하는 콘택홀들(130)이 형성된다. 콘택홀들(130)을 형성하는 공정은 웨이퍼(WAFER)가 뒤집힌 상태에서 진행된다. 이때, 웨이퍼(WAFER)는 캐리어 기판(CARRIER_SUB)에 의해 지지된다.
콘택홀들(130)을 형성한 후 콘택홀들(130) 내부에 형성될 전도성 물질과 반도체 기판(100)이 전기적으로 또는 물리적으로 연결되는 것을 방지하기 위하여, 콘택홀들(130)의 측벽에 절연막(미도시)을 형성하는 것이 바람직하다. 콘택홀들(130) 내벽의 절연막은 절연 물질의 증착 공정 및 반응성 이온 식각(Reactive-ion etching) 공정에 의해 형성될 수 있다.
도 10 내지 도 12를 참조하면, 콘택홀들(130) 내에 장벽 금속막(140B)을 형성하고 콘택홀들(130)이 채워지도록 도전막을 형성한다. 장벽 금속막(140B)은 티타늄막이나 티타늄 질화막으로 형성할 수 있으며, 티타늄막 및 티타늄 질화막의 적층 구주로 형성할 수도 있다. 콘택 플러그를 형??ㅇ하기 위한 도전막은 구리 또는 텅스텐으로 형성할 수 있다. 도전막에 의해 콘택홀들(130) 내부에 내부 패드들(INNER_PAD)과 접촉하는 콘택 플러그들(140C)이 형성된다. 콘택 플러그들(140C)과 장벽 금속막(140B)에 의해 배선 구조물(140)이 형성된다. 이어서, 배선 구조물(140)을 포함한 절연막(D_LAYER) 상부에는 외부 패드들(OUTER_PAD)을 포함하는 외부 패드 그룹이 형성된다.
한편, 콘택 플러그(140C)나 외부 패드들(OUTER_PAD)을 형성하는 과정에서 다른 영역에 동작 회로(120A)와 연결되는 콘택 플러그, 콘택 플러그에 연결되는 추가 패드 및 추가 패드를 외부 패드들(OUTER_PAD)과 연결하는 배선을 구성하기 위한 도전막들(140L, 140M)이 추가로 형성될 수도 있다. 도전막들(140L, 140M)은 동작 회로들에 다양한 전원들을 공급하기 위한 배선들로 사용될 수 있다.
이로써, 배선 구조물(140)을 통해 내부 패드들(INNER_PAD)과 연결되는 외부 패드들(OUTER_PAD)이 웨이퍼(WAFER) 또는 반도체 기판(100)의 하면에 형성된다.
도 13을 참조하면, 웨이퍼(WAFER)에서 각각의 다이들(10)이 분리되고, 회로 기판(CB_SUB) 상에 다이(10)가 부착된다. 이때, 첫 번째 다이(10)는 외부 패드들(OUTER_PAD)이 상부로 노출될 수 있도록 뒤집혀서 회로 기판(CB_SUB)에 부착된다. 따라서, 다이(10)의 캐리어 기판(CARRIER_SUB)이 회로 기판(CB_SUB)과 접촉한다.
다이(10)의 외부 패드들(OUTER_PAD)는 와이어(WB)와 같은 연결 부재에 의해 회로 기판(CB_SUB)이 배선(CB_ML)과 연결될 수 있다.
반도체 기판과 메모리 어레이들 사이에 내부 패드들(INNER_PAD)을 형성하고, 배선 구조물, 외부 패드들(OUTER_PAD) 및 와이어(WB)를 통해 내부 패드들(INNER_PAD)을 회로 기판(CB_SUB)과 연결함으로써, 메모리 어레이가 형성되는 영역에 영향을 주지 않고 내부 패드들(INNER_PAD)을 회로 기판(CB_SUB)과 연결할 수 있다. 따라서, 반도체 기판의 정해진 영역 내에서 메모리 어레이가 형성될 수 있는 영역을 최대한 넓게 확보할 수 있다. 그 결과, 반도체 기판에 형성되는 메모리 셀들의 수를 증가시킬 수 있고 데이터 저장 용량을 증가시킬 수 있다.
도 14를 참조하면, 회로 기판(CB_SUB) 상에 다수의 반도체 기판들 또는 다이들(10)이 적층되는 경우, 다이들(10)은 뒤집혀 적층된다. 즉, 반도체 기판(100)의 상면에 형성된 보호판 또는 캐리어 기판(CARRIER_SUB)이 하부로 향하고 반도체 기판(100)의 하면에 형성된 절연막(D_LAYER)이 상부를 향하도록 다이들(10)이 뒤집혀 회로 기판(CB_SUB) 상에 적층된다. 이로 인해, 하부에 위치하는 반도체 기판(100)의 절연막(D_LAYER)과 상부에 위치하는 반도체 기판(100)의 보호판이 서로 마주본다. 또한, 반도체 기판들(100) 또는 다이들(10)은 외부 패드들(OUTER_PAD)이 노출되도록 오프셋되어 적층된다.
적층된 반도체 기판(100) 또는 다이들(10)의 외부 패드들(OUTER_PAD)은 와이어(WB)와 같은 연결부재들에 의해 회로 기판(CB_SUB)의 배선(CB_ML)과 연결될 수 있다.
이하, 다른 실시예에 따른 반도체 기판의 패키지 과정을 설명하기로 한다. 도 15 내지 도 22는 본 발명의 다른 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 15를 참조하면, 도 5a 및 도 5b에서 설명한 반도체 기판(100)이 제공된다. 즉, 패드 영역에서 메모리 어레이의 하부에 내부 패드(INNER_PAD1)가 형성된다. 이에 더해, 동작 회로 영역에서 메모리 어레이의 하부에 내부 패드들(INNER_PAD2, INNER_PAD3)이 더 형성될 수 있다.
내부 패드들(INNER_PAD1 내지 INNER_PAD3)이 형성된 반도체 기판(100) 상에 패시베이션막(PL)이 형성된다. 반도체 기판(100)은 웨이퍼(WAFER)에서 하나의 다이(10)가 되고, 웨이퍼(WAFER)에는 수많은 다이들(10)이 형성된다.
도 16을 참조하면, 웨이퍼(WAFER)의 상면, 즉, 각각의 다이(10)에 형성된 패시베이션막(PL) 상에 캐리어 기판(CARRIER_SUB)이 부착된다. 캐리어 기판(CARRIER_SUB)은 메모리 어레이가 형성된 웨이퍼(WAFER)의 상면을 보호하기 위한 보호판으로도 사용된다. 웨이퍼(WAFER)를 뒤집은 후 캐리어 기판(CARRIER_SUB)와 부착시킬 수 있으며, 캐리어 기판(CARRIER_SUB)를 웨이퍼(WAFER)에 부착한 후 웨이퍼(WAFER)를 뒤집는다.
도 17 및 도 18을 참조하면, 도 8 및 도 9에서 설명한 공정들이 진행된다. 즉, 웨이퍼(WAFER) 또는 반도체 기판(100)의 두께가 얇아지도록 상부를 향하는 웨이퍼(WAFER) 또는 반도체 기판(100)의 하면 전체를 식각한다. 식각 공정 후 웨이퍼(WAFER) 또는 반도체 기판(100)의 하면 전체에 절연막(D_LAYER)을 형성한다.
이어서, 각각의 다이(10)에 형성된 내부 패드들(INNER_PAD1~INNER_PAD3)이 노출되도록 절연막(D_LAYER)과 웨이퍼(WAFER)를 식각한다. 이로써, 웨이퍼(WAFER)의 각 다이(10)에는 반도체 기판(100)을 관통하는 콘택홀들(130A~130C)이 형성된다.
도 19 내지 도 21을 참조하면, 콘택홀들(130A~130C) 내에 장벽 금속막(140B)을 형성하고 콘택홀들(130A~130C)의 내부에 내부 패드들(INNER_PAD1~INNER_PAD3)과 접촉하는 콘택 플러그들(140C1)을 형성한다.
콘택 플러그들(140C1)이 형성된 웨이퍼(WAFER) 상에는 다층 배선들(140L1, 140C2)이 형성된다. 이로써, 콘택 플러그들(140C1)과 다층 배선들(140L1, 140C2)을 포함하는 배선 구조물(140)이 형성된다.
이어서, 배선 구조물(140)을 포함한 절연막(D_LAYER) 상부에는 외부 패드들(OUTER_PAD)을 포함하는 외부 패드 그룹이 형성된다. 외부 패드들(OUTER_PAD)을 형성하는 과정에서 다른 영역에 배선이나 패드를 형성하기 위한 도전막들(140L2, 140P)이 추가로 형성될 수도 있다. 도전막들(140L2, 140P)도 다층 배선(140)에 포함될 수 있다. 따라서, 외부 패드들(OUTER_PAD)은 다층 배선들(140L1, 140C2, 140L2, 140P) 중 최상부 배선(140L2)과 연결될 수 있다. 도전막들(140L2, 140P)은 동작 회로들에 다양한 전원들을 공급하기 위한 배선들로 사용될 수 있다.
배선 구조물에서 콘택 플러그들(140C1)은 구리 또는 텅스텐으로 형성할 수 있다. 다층 배선들(140L1, 140L2, 140P)은 알루미늄으로 형성되고, 다층 배선들(140L1, 140L2, 140P)을 수직으로 연결하는 플러그들(140C2)은 알루미늄이나 구리로 형성할 수 있다.
셀 커런트를 증가시키기 위하여 3차원 구조의 메모리 스트링들에 포함된 수직 채널의 그레인 사이즈가 커지도록 900℃ 이상의 어닐링 공정이 필요하다. 이러한 고온 어닐링 공정은 알루미늄이나 구리와 같은 저저항막에 손상을 줄 수 있다. 하지만, 고온 어닐링을 포함하는 반도체 소자의 제조 공정이 완료된 후에 TSV(Through Silicon Via) 공정을 통해 구리나 알루미늄을 사용하는 배선 구조물(140)이 형성됨으로써, 배선 구조물(140)이 손상이 가해지는 것을 방지할 수 있다.
한편, 외부 패드들(OUTER_PAD)이 형성된 웨이퍼(WAFER)의 하면에는 외부 패드들(OUTER_PAD)을 노출시키는 콘택홀을 포함하는 절연막(D_LAYER)이 추가로 형성될 수 있다.
도 22를 참조하면, 웨이퍼(WAFER)에서 각각의 다이들(10)이 분리되고, 회로 기판(CB_SUB) 상에 도 19의 다이(10)들이 부착된다. 다이들(10)은 외부 패드들(OUTER_PAD)이 상부로 노출될 수 있도록 뒤집혀서 회로 기판(CB_SUB)에 부착된다. 이로 인해, 하부에 위치하는 반도체 기판(100)의 절연막(D_LAYER)과 상부에 위치하는 반도체 기판(100)의 보호판이 서로 마주본다. 또한, 반도체 기판들(100) 또는 다이들(10)은 외부 패드들(OUTER_PAD)이 노출되도록 오프셋되어 적층된다. 다이들(10)의 외부 패드들(OUTER_PAD)는 와이어(WB)와 같은 연결 부재에 의해 회로 기판(CB_SUB)이 배선(CB_ML)과 연결될 수 있다.
이하, 다른 실시예에 따른 반도체 기판의 패키지 과정을 설명하기로 한다. 도 23 내지 도 24는 본 발명의 다른 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 23을 참조하면, 도 10 또는 도 19에서 배선 구조물(140)을 형성한 후 외부 패드들을 형성하는 과정에서 또 다른 외부 패드들을 더 형성할 수 있다. 구체적으로 설명하면 다음과 같다.
도 10 또는 도 19에서 설명한 방식에 따라 반도체 기판(100)에 배선 구조물을 형성한 후 반도체 기판(100) 상에 배선 구조물을 통해 내부 패드와 연결되는 제1 외부 패드들(OUTER_PAD1)을 형성한다. 이때, 제1 외부 패드들(OUTER_PAD1)과 동일한 제2 외부 패드들(OUTER_PAD2)을 추가로 형성한다. 그리고, 제1 외부 패드들(OUTER_PAD1)과 제2 외부 패드들(OUTER_PAD2)을 전기적으로 연결하기 위한 배선들(140L3)도 추가로 형성한다. 제2 외부 패드들(OUTER_PAD)은 회로 기판이 아닌 다른 반도체 기판과의 연결을 위해 형성된다.
도 24를 참조하면, 도 23에서 설명한 제1 및 제2 외부 패드들(OUTER_PAD1, OUTER_PAD2)을 포함하는 다이들(10_O, 10_E)이 회로 기판(CB_SUB) 상에 적층된다. 도 23에서 설명한 반도체 기판(100)이 다이(10_O, 10_E)가 된다. 이때, 홀수 층의 다이들(10_O)만 외부 패드들(OUTER_PAD1, OUTER_PAD2)이 형성된 하면이 상부에 위치하도록 뒤집혀 적층된다.
한편, 홀수 층에 배치되는 다이(10_O)의 제2 외부 패드 그룹(OUTER_PAD2)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)의 제1 외부 패드 그룹(OUTER_PAD1)이 마주보도록, 홀수 층에 배치되는 (10_O)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)가 오프셋되어 적층된다. 그 결과, 홀수 층에 배치되는 다이(10_O)의 제2 외부 패드 그룹(OUTER_PAD2)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)의 제1 외부 패드 그룹(OUTER_PAD1)이 연결 부재(SB)를 통해 서로 연결된다.
홀수 층에 배치되는 다이들(10_O)의 제1 외부 패드 그룹(OUTER_PAD1)은 와이어(WB)와 같은 연결 부재에 의해 회로 기판(CB_SUB)의 배선(CB_ML)과 연결된다. 짝수 층에 배치되는 다이들(10_E)의 제1 외부 패드 그룹(OUTER_PAD1)은 홀수 층에 배치되는 다이들(10_O)의 제2 외부 패드 그룹(OUTER_PAD2), 배선(도 23의 140L3) 및 제1 외부 패드 그룹(OUTER_PAD1)을 통해 와이어(WB)와 전기적으로 연결된다.
상기와 같이 홀수 층의 다이들(10_O)만 뒤집어서 적층하고, 제1 및 제2 외부 패드들(OUTER_PAD1, OUTER_PAD2)을 이용하여 홀수층 및 짝수층의 다이들(10_O, 10_E)을 회로 기판(CB_SUB)의 배선(CB_ML)과 전기적으로 연결함으로써, 적층되는 다이들의 개수가 증가하더라도 칩 사이즈의 증가를 억제할 수 있다.
이하, 다른 실시예에 따른 반도체 기판의 패키지 과정을 설명하기로 한다. 도 25 내지 도 26은 본 발명의 다른 실시예에 따라 패키지되는 반도체 장치를 설명하기 위한 도면들이다.
도 25를 참조하면, 도 10 또는 도 19에서 배선 구조물(140)을 형성한 후 외부 패드들(OUTER_PAD1)을 형성하는 과정에서 또 다른 외부 패드들(OUTER_PAD2, OUTER_PAD3)을 더 형성할 수 있다. 구체적으로 설명하면 다음과 같다.
도 10 또는 도 19에서 설명한 방식에 따라 반도체 기판(100)에 배선 구조물을 형성한 후 반도체 기판(100) 상에 배선 구조물을 통해 내부 패드와 연결되는 제1 외부 패드들(OUTER_PAD1)을 형성한다. 이때, 제1 외부 패드들(OUTER_PAD1)과 동일한 제2 및 제3 외부 패드들(OUTER_PAD2, OUTER_PAD3)을 추가로 형성한다. 그리고, 외부 패드들(OUTER_PAD1~OUTER_PAD3)을 서로 전기적으로 연결하기 위한 배선들(140L3)도 추가로 형성한다. 제2 및 제3 외부 패드들(OUTER_PAD2, OUTER_PAD3)은 회로 기판이 아닌 다른 반도체 기판들과의 연결을 위해 형성된다.
도 26을 참조하면, 도 25에서 설명한 제1 내지 제3 외부 패드들(OUTER_PAD1~OUTER_PAD3)을 포함하는 다이들(10_O, 10_O', 10_E, 10_E')이 회로 기판(CB_SUB) 상에 적층된다. 도 25에서 설명한 반도체 기판(100)이 다이(10_O, 10_O', 10_E, 10_E')가 된다. 홀수 층과 짝수 층에 적어도 2개 이상의 다이들(10_O, 10_O', 10_E, 10_E')이 각각 배치될 수 있다. 또한, 홀수 층의 다이들(10_O, 10_O')만 외부 패드들(OUTER_PAD1, OUTER_PAD2)이 형성된 하면이 상부에 위치하도록 뒤집혀 적층된다.
한편, 홀수 층에 배치되는 다이(10_O)의 제2 외부 패드 그룹(OUTER_PAD2)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)의 제1 외부 패드 그룹(OUTER_PAD1)이 마주보도록, 홀수 층에 배치되는 (10_O)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)가 오프셋되어 적층된다. 또한, 홀수 층에 배치되는 다이(10_O')의 제1 외부 패드 그룹(OUTER_PAD1)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)의 제3 외부 패드 그룹(OUTER_PAD3)이 마주보도록, 홀수 층에 배치되는 (10_O')과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)가 오프셋되어 적층된다. 또한, 홀수 층에 배치되는 다이(10_O')의 제2 외부 패드 그룹(OUTER_PAD2)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E')의 제1 외부 패드 그룹(OUTER_PAD1)이 마주보도록, 홀수 층에 배치되는 (10_O')과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E')가 오프셋되어 적층된다.
그 결과, 홀수 층에 배치되는 다이(10_O)의 제2 외부 패드 그룹(OUTER_PAD2)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)의 제1 외부 패드 그룹(OUTER_PAD1)이 연결 부재(SB)를 통해 서로 연결된다. 또한, 홀수 층에 배치되는 다이(10_O')의 제1 외부 패드 그룹(OUTER_PAD1)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E)의 제3 외부 패드 그룹(OUTER_PAD3)이 연결 부재(SB)를 통해 서로 연결된다. 또한, 홀수 층에 배치되는 다이(10_O')의 제2 외부 패드 그룹(OUTER_PAD2)과 홀수 층 상부의 짝수 층에 배치되는 다이(10_E')의 제1 외부 패드 그룹(OUTER_PAD1)이 연결 부재(SB)를 통해 서로 연결된다. 이렇듯, 다이(예, 10_0')는 제1 내지 제3 외부 패드 그룹들(OUTER_PAD1~OUTER_PAD3) 중 2개의 외부 패드 그룹들(예, OUTER_PAD1, OUTER_PAD2)을 통해 상부층 또는 하부층에 위치하는 2개의 다이들(예, 10_E, 10_E')들과 전기적으로 연결된다.
홀수 층에 배치되는 다이들(10_O)의 제1 외부 패드 그룹(OUTER_PAD1)은 와이어(WB)와 같은 연결 부재에 의해 회로 기판(CB_SUB)의 배선(CB_ML)과 연결된다. 짝수 층에 배치되는 다이들(10_E)의 제1 외부 패드 그룹(OUTER_PAD1)은 홀수 층에 배치되는 다이들(10_O)의 제2 외부 패드 그룹(OUTER_PAD2), 배선(도 23의 140L3) 및 제1 외부 패드 그룹(OUTER_PAD1)을 통해 와이어(WB)와 전기적으로 연결된다.
홀수 층에 배치되는 다이(10_O')의 제1 외부 패드 그룹(OUTER_PAD1)은 짝수 층의 다이(10_E)의 외부 패드 그룹들(OUTER_PAD1~OUTER_PAD3)과 홀수 층의 다이(10_O)의 제1 및 제2 외부 패드 그룹들(OUTER_PAD1, OUTER_PAD2) 및 와이어(WB)를 통해 회로 기판(CB_SUB)의 배선(CB_ML)과 연결된다. 짝수 층에 배치되는 다이(10_E')의 제1 외부 패드 그룹(OUTER_PAD1)은 홀수 층의 다이(10_O')의 제1 및 제2 외부 패드 그룹들(OUTER_PAD1, OUTER_PAD2), 짝수 층의 다이(10_E)의 외부 패드 그룹들(OUTER_PAD1~OUTER_PAD3)과 홀수 층의 다이(10_O)의 제1 및 제2 외부 패드 그룹들(OUTER_PAD1, OUTER_PAD2) 및 와이어(WB)를 통해 회로 기판(CB_SUB)의 배선(CB_ML)과 연결된다.
즉, 와이어(WB)는 홀수 층에 배치되는 다이들(10_O)의 제1 외부 패드들(OUTER_PAD1)만 회로 기판(CB_SUB)의 배선(CB_ML)과 연결하고, 나머지 다이들(10_O', 10_E, 10_E')의 제1 외부 패드들(OUTER_PAD1)은 다른 다이들의 외부 패드들을 통해 와이어(WB)와 연결된다.
상기와 같이 각 층에 다수의 다이들을 배치하고 홀수 층의 다이들(10_O)만 뒤집어서 적층하고 제1 내지 제3 외부 패드들(OUTER_PAD1, OUTER_PAD3)을 이용하여 홀수층 및 짝수층의 다이들(10_O, 10_E, 10_O', 10_E')을 회로 기판(CB_SUB)의 배선(CB_ML)과 전기적으로 연결함으로써, 적층되는 다이들의 개수가 증가하더라도 칩 사이즈의 증가를 보다 더 억제할 수 있다.
도 27은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(2700)은 불휘발성 메모리 장치(2720)와 메모리 컨트롤러(2710)를 포함한다.
불휘발성 메모리 장치(2720)는 앞서 설명한 반도체 장치로 구성될 수 있다. 메모리 컨트롤러(2710)는 프로그램 루프, 리드 동작이나 소거 루프와 같은 일반 동작 모드에서 불휘발성 메모리 장치(2720)를 제어하도록 구성된다.
불휘발성 메모리 장치(2720)와 메모리 컨트롤러(2710)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(2711)은 프로세싱 유닛(2712)의 동작 메모리로써 사용된다. 호스트 인터페이스(2713)는 메모리 시스템(2700)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2714)은 불휘발성 메모리 장치(2720)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2714)는 본 발명의 불휘발성 메모리 장치(2720)와 인터페이싱 한다. 프로세싱 유닛(2712)은 메모리 컨트롤러(2710)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2700)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(2720)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2700)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(2710)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 28은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(2800)에 앞서 설명한 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(2800)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(2810)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(2820)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(2830)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(2840) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(2850)를 포함한다. 낸드 플래시 셀 어레이(2850)의 메모리 어레이는 도 4a 및 도 4b에 도시된 메모리 어레이가 적용될 수 있다.
도 29에는 본 발명에 따른 플래시 메모리 장치(2912)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(2900)은 시스템 버스(2960)에 전기적으로 연결된 마이크로프로세서(2920), 램(2930), 사용자 인터페이스(2940), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(2950) 및 메모리 시스템(2910)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(2900)이 모바일 장치인 경우, 컴퓨팅 시스템(2900)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(2900)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(2910)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(2910)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
10 : 다이 100 : 반도체 기판
110A, 110B : 메모리 어레이 110BL0~110BL3 : 메모리 블록층
120A, 120B, 120C, 120D, 120E : 동작 회로
130, 130A~130C : 홀 140 : 배선 구조물
ML, 140L, 140L1~140L3 : 배선 WB : 와이어
BL : 비트라인 SL : 공통 소스 라인
CT, 140C, 140C1, 140C2 : 콘택 플러그
G : 게이트 S : 소스
D : 드레인 J : 접합 영역

Claims (20)

  1. 반도체 기판의 상면에 형성된 동작 회로;
    상기 동작 회로의 상부에 형성된 메모리 어레이;
    상기 동작 회로 및 상기 메모리 어레이 사이의 중간층에 형성되고 상기 동작 회로와 연결되는 내부 패드 그룹;
    상기 반도체 기판의 하면에 형성된 제1 외부 패드 그룹; 및
    상기 반도체 기판을 관통하여 상기 내부 패드 그룹과 상기 제1 외부 패드 그룹을 연결하기 위한 배선 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 메모리 어레이의 상부에서 상기 반도체 기판에 부착되는 보호판을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 기판의 상기 하면에 형성된 절연막을 더 포함하고,
    상기 제1 외부 패드 그룹은 상기 절연막의 표면에 형성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 내부 패드 그룹은 상기 메모리 어레이의 하부에 위치하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 배선 구조물은,
    상기 내부 패드 그룹과 상기 제1 외부 패드 그룹을 연결하기 위해 상기 반도체 기판을 관통하는 플러그들; 및
    상기 동작 회로와 연결되는 콘택 플러그, 상기 콘택 플러그에 연결되는 추가 패드 및 상기 추가 패드를 상기 제1 외부 패드들과 연결하는 배선을 구성하기 위한 도전막들을 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 배선 구조물은,
    상기 내부 패드 그룹과 연결되고 상기 반도체 기판을 관통하는 제1 플러그들; 및
    상기 반도체 기판의 하면에 형성되고 상기 제1 플러그들과 전기적으로 연결되는 다층 배선들을 포함하고,
    상기 제1 외부 패드 그룹은 상기 다층 배선들 중 최상부 배선과 연결되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 플러그들은 구리 또는 텅스텐으로 형성되고,
    상기 다층 배선들은 알루미늄으로 형성되고,
    상기 다층 배선들은 알루미늄 또는 구리로 형성된 제2 플러그들에 의해 수직으로 연결되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 반도체 기판의 하면에 다른 반도체 기판과 전기적 연결을 위하여 형성된 제2 외부 패드 그룹을 더 포함하고, 상기 제2 외부 패드 그룹은 상기 제1 외부 패드 그룹과 전기적으로 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체 기판의 하면에 또 다른 반도체 기판과 전기적 연결을 위하여 형성된 제3 외부 패드 그룹을 더 포함하고, 상기 제3 외부 패드 그룹은 상기 제1 외부 패드 그룹 또는 상기 제2 외부 패드 그룹과 전기적으로 연결되는 반도체 장치.
  10. 회로 기판;
    상면에 내부 패드 그룹과 메모리 어레이가 순차적으로 적층되고, 하면에 외부 패드 그룹이 형성된 반도체 기판들;
    상기 반도체 기판들에 각각 설치되고, 상기 반도체 기판을 관통하여 상기 내부 패드 그룹과 상기 외부 패드 그룹을 연결하는 배선 구조물들; 및
    상기 회로 기판과 상기 외부 패드 그룹을 연결하기 위한 연결 부재들을 포함하며,
    상기 반도체 기판들은 상기 회로 기판 상에 뒤집혀 적층되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 반도체 기판의 상기 상면에 부착되는 보호판; 및
    상기 반도체 기판의 상기 하면에 형성된 절연막을 더 포함하고,
    상기 외부 패드 그룹은 상기 절연막의 표면에 형성되는 반도체 장치.
  12. 제 11 항에 있어서,
    하부에 위치하는 반도체 기판의 상기 절연막과 상부에 위치하는 반도체 기판의 상기 보호판이 서로 마주보는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 반도체 기판들은 상기 외부 패드 그룹이 노출되도록 오프셋되어 적층되는 반도체 장치.
  14. 제 10 항에 있어서, 상기 배선 구조물은,
    상기 반도체 기판을 관통하고 상기 내부 패드 그룹과 연결되는 플러그들;
    상기 동작 회로와 연결되는 콘택 플러그, 상기 콘택 플러그에 연결되는 추가 패드 및 상기 추가 패드를 상기 외부 패드들과 연결하는 배선을 구성하기 위한 도전막들을 포함하는 반도체 장치.
  15. 회로 기판;
    상면에 순차적으로 적층된 내부 패드 그룹 및 메모리 어레이와 하면에 서로 전기적으로 연결되도록 형성된 제1 및 제2 외부 패드 그룹들을 각각 포함하고, 상기 회로 기판 상에 적층된 반도체 기판들;
    상기 내부 패드 그룹과 상기 제1 외부 패드 그룹을 연결하기 위해 상기 반도체 기판을 관통하고, 상기 반도체 기판들에 각각 형성되는 배선 구조물들; 및
    상기 회로 기판과 홀수 층의 상기 반도체 기판의 상기 제1 외부 패드 그룹을 연결하기 위한 연결 부재들을 포함하며,
    상기 홀수 층의 상기 반도체 기판들은 뒤집혀 적층되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 홀수 층의 상기 반도체 기판의 상기 제2 외부 패드 그룹과 상기 홀수 층 상부의 짝수 층의 상기 반도체 기판의 상기 제1 외부 패드 그룹이 마주보도록, 상기 홀수 층의 상기 반도체 기판과 상기 홀수 층 상부의 상기 짝수 층의 상기 반도체 기판들이 오프셋되어 적층되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 홀수 층의 상기 반도체 기판의 상기 제2 외부 패드 그룹과 상기 홀수 층 상부의 짝수 층의 상기 반도체 기판의 상기 제1 외부 패드 그룹이 연결되는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 홀수 층과 상기 짝수 층에 적어도 2개 이상의 반도체 기판들이 각각 배치되는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 반도체 기판의 상기 하면에는 상기 제1 외부 패드 그룹 또는 상기 제2 외부 패드 그룹과 전기적으로 연결되는 제3 외부 패드 그룹을 더 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 반도체 기판은 상기 제1 내지 제3 외부 패드 그룹들 중 2개의 외부 패드 그룹을 통해 상부층 또는 하부층에 위치하는 2개의 반도체 기판들과 전기적으로 연결되는 반도체 장치.
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