CN113964102A - 芯片封装结构及其制造方法 - Google Patents

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chip
chips
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曾心如
陈鹏
周厚德
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Yangtze Memory Technologies Co Ltd
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Abstract

提供了一种包括第一芯片堆叠和重新分布层的芯片封装结构。第一芯片堆叠包括多个第一芯片、第一模制层和至少一个第一垂直导电元件。所述多个第一芯片是顺次堆叠的，其中，所述多个第一芯片中的每者包括至少一个第一键合焊盘，并且第一键合焊盘未被所述多个第一芯片覆盖。第一模制层包封所述多个第一芯片。所述至少一个第一垂直导电元件穿过第一模制层，其中，所述至少一个第一垂直导电元件被设置到第一键合焊盘的至少其中之一上并与之电连接。重新分布层设置在第一芯片堆叠上并且电连接至所述至少一个第一垂直导电元件。

Description

芯片封装结构及其制造方法
本申请是申请日为2019年11月29日、申请号为201980003370.1、发明名称为“芯片封装结构及其制造方法”的专利申请的分案申请。
技术领域
本发明涉及芯片封装结构及其制造方法，更具体而言涉及具有顺次堆叠的多个芯片的芯片封装结构及其制造方法。
背景技术
在半导体制作工艺当中，封装工艺能够对诸如一个或多个芯片的半导体部件进行包封，以形成半导体封装结构，从而对半导体部件予以保护。当今，行业做出了极大努力来开发具有优良特性的封装结构。例如，在3D半导体器件(例如，3D存储器件)当中，封装结构被开发为具有诸如低成本、小尺寸、短设计时间、强保护和/或优选电特性(例如，短电连接距离)的特点。然而，常规封装结构无法同时满足上述优良特性。
发明内容
本发明提供了具有顺次堆叠的多个芯片的芯片封装结构及其制造方法。
在实施例中，芯片封装结构包括第一芯片堆叠和重新分布层。第一芯片堆叠包括多个第一芯片、第一模制层和至少一个第一垂直导电元件。所述多个第一芯片是顺次堆叠的，其中，所述多个第一芯片中的每者包括至少一个第一键合焊盘，并且第一键合焊盘未被所述多个第一芯片覆盖。第一模制层包封所述多个第一芯片。所述至少一个第一垂直导电元件穿过第一模制层，其中，所述至少一个第一垂直导电元件被设置到第一键合焊盘的至少其中之一上并与之电连接。重新分布层设置在第一芯片堆叠上并且电连接至所述至少一个第一垂直导电元件。
在另一个实施例中，提供了芯片封装结构的制造方法。所述制造方法包括：在载体板上堆叠多个第一芯片，其中，所述多个第一芯片中的每者具有至少一个第一键合焊盘，并且所述第一键合焊盘未被所述多个第一芯片覆盖；在第一键合焊盘的至少其中之一上形成将被电连接至第一键合焊盘的至少其中之一的至少一个第一垂直导电元件；形成包封所述多个第一芯片的第一模制层，以形成第一芯片堆叠，其中，所述至少一个第一垂直导电元件穿过第一模制层，并且第一芯片堆叠包括所述多个第一芯片、所述至少一个第一垂直导电元件和第一模制层；以及在第一模制层上形成将被电连接至所述至少一个第一垂直导电元件的重新分布层。
由于本发明的芯片封装结构的设计的原因，所述芯片封装结构具有降低的横向尺寸，并且可以缩短芯片封装结构的芯片与外部器件之间的信号传输路径。此外，能够降低芯片封装结构的设计时间和成本。另一方面，在制作工艺中，在存在芯片的偏移时，能够提高芯片封装结构的可靠性。
对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详细描述之后，本发明的这些和其他目标无疑将变得显而易见。
附图说明
图1是示出了根据本发明的第一实施例的芯片封装结构的截面图的示意图。
图2是示出了根据本发明的第二实施例的芯片封装结构的截面图的示意图。
图3是示出了根据本发明的第三实施例的芯片封装结构的截面图的示意图。
图4是示出了根据本发明的第四实施例的芯片封装结构的截面图的示意图。
图5是示出了根据本发明的实施例的芯片封装结构的制造方法的流程图。
图6A到图6K是分别例示了根据本发明实施例的芯片封装结构的制造方法中的状态的示意图。
图7是示出了根据本发明的另一实施例的芯片封装结构的制造方法的流程图。
图8是例示了根据本发明的另一实施例的芯片封装结构的制造方法中的状态的示意图。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
在本说明书和下文的权利要求书中通篇使用某些术语来指代特定部件。本领域技术人员应当理解，电子设备制造商可以用不同的名称来称呼部件。本文无意对名称不同而非功能不同的部件做出区分。在下文的描述和权利要求书中，词语“包括”、“包含”、“具有”是按照开放的方式使用的，因而应当被解释为“包括但不限于……”。因而，当在本公开的描述当中使用词语“包括”、“包含”和/或“具有”时，对应的特征、区域、步骤、操作和/或部件被指定为存在，但不局限于一个或多个所述对应特征、区域、步骤、操作和/或部件的存在。
应当指出，在说明书中提到“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，这至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，使得“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅意味着在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
文中使用的“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶片等形成。
文中使用的“层”一词可以指包括具有厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间的任何成对水平面之间，或者位于所述顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成接触、互连线路和/或通孔)以及一个或多个电介质层。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段内设置的部件或工艺操作的特征或参数的预期或目标值连同高于和/或低于所述预期值的某一值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“左右”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“左右”一词可以指示既定量的值在(例如)该值的10～30％(例如，该值的±10％、±20％或者30％)以内发生变动。
尽管诸如第一、第二、第三等的词语可以被用来描述不同的构成元件，但是这样的构成元件不受所述词语的限制。所述词语仅用于在说明书中将一个构成元件与其他构成元件区分开。这些词语并非意在对构成元件排序，和/或并非意在对构成元件的制造过程排序。权利要求书可能未使用同样的词语，而是可能相对于对元件主张保护的顺序使用词语第一、第二、第三等。相应地，下文的描述当中的第一构成元件可以是权利要求中的第二构成元件。
参考图1，图1是示出了根据本发明的第一实施例的芯片封装结构的截面图的示意图。如图1所示，芯片封装结构100包括第一芯片堆叠CS1和重新分布层140。在这一实施例中，第一芯片堆叠CS1包括多个第一芯片110、第一模制层130以及至少一个第一垂直导电元件120，但不限于此。任何其他适当部件可以被任选包含到第一芯片堆叠CS1当中。
第一芯片110可以是通过半导体制作工艺形成的，并且第一芯片110可以是相同的或者不同的。例如，在一些实施例中，第一芯片110可以是相同的，并且具有存储功能；在一些实施例中，第一芯片110可以是不同的，并且第一芯片110可以具有相同功能或不同功能，但不限于此。可以基于要求选择任何种类的芯片来用作第一芯片110。此外，在一些实施例中，第一芯片110可以具有衬底以及设置在衬底上的电子部件。所述电子部件可以包括2D存储单元、3D存储单元和/或其他适当部件。例如，电子部件可以是3D存储单元，使得第一芯片110可以具有存储功能，并且芯片封装结构100可以是3D存储器件，但不限于此。注意，“3D存储器件”一词是指具有垂直取向存储单元晶体管串(即，在本文中称为“存储串”)的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，从而使得所述存储串相对于衬底沿垂直方向延伸。
在图1中，第一芯片堆叠CS1包括顺次堆叠的四个第一芯片110(即，分别为110a、110b、110c和110d)，但不限于此。在这一实施例中，第一芯片110可以通过多个晶粒附接膜(DAF)114相互粘附，其中，晶粒附接膜114可以分别设置在三个第一芯片110b、110c和110d的底表面上，但不限于此。此外，第一芯片110的每者包括至少一个第一键合焊盘112，其被配置成对应的第一芯片110与外部器件(诸如信号源或电源等)之间的信号传输通路的部件。为了使图1简单并且清楚，图1仅示出了第一芯片110的每者具有一个第一键合焊盘112；然而实际上，第一芯片110的每者可以具有一个第一键合焊盘112或者多个第一键合焊盘112。第一键合焊盘112可以包括至少一种导电材料，诸如金属和/或透明导电材料，但不限于此。第一键合焊盘112未被第一芯片110覆盖，使得一些导电元件(诸如下文讨论的垂直导电元件和/或连接线)可以被设置到第一键合焊盘112上并且与之电连接。在这一实施例中，图1中所示的第一芯片110是按照阶梯的形式堆叠的，以露出第一键合焊盘112，但不限于此。
第一模制层130可以包封并且覆盖第一芯片110，以保护第一芯片110并且减少对第一芯片110的物理损伤和/或化学损伤(诸如氧化、由湿气带来的损伤)。第一模制层130可以包括环氧树脂和/或任何其他适当模制化合物。
每一第一垂直导电元件120可以被设置到第一键合焊盘112的至少其中之一上并与之电连接。在图1中，第一芯片堆叠CS1包括多个第一垂直导电元件120，并且第一垂直导电元件120的每者可以被设置到第一键合焊盘112之一上，但不限于此。而且，在这一实施例中，第一垂直导电元件120的每者可以与对应的第一键合焊盘112接触，但不限于此。
此外，第一垂直导电元件120可以穿过第一模制层130，使得第一芯片110可以电连接至设置在第一模制层130上的部件。在图1中，第一垂直导电元件120的延伸方向可以基本上平行于第一芯片堆叠CS1的法线方向Dn(即，第一芯片堆叠CS1的表面的垂直方向)，但不限于此。此外，第一垂直导电元件120可以包括至少一种导电材料，诸如，金、铜、铝、银和/或其他适当金属，但不限于此。
重新分布层140设置在第一芯片堆叠CS1上，并且重新分布层140电连接至第一垂直导电元件120。就细节而言，重新分布层140可以包括至少一个导电层142和至少一个绝缘层144，其中，导电层142可以电连接至第一垂直导电元件120。导电层142可以包括金属、任何其他适当的导电材料或其组合，并且绝缘层144可以包括有机材料或无机材料(诸如氧化硅、氮化硅、氮氧化硅、任何其他适当的绝缘材料或其组合)。在一些实施例中，如图1所示，重新分布层140可以包括一个导电层142和一个绝缘层144。在一些实施例(附图未示出)中，重新分布层140可以包括多个导电层142和多个绝缘层144。
在图1的重新分布层140中，绝缘层144可以具有多个开口146，以露出导电层142的多个部分。此外，如图1所示，芯片封装结构100可以进一步包括与导电层142的露出部分接触的多个焊料球150。也就是说，焊料球150中的每者对应于开口146之一。在这种情况下，焊料球150中的每者可以起着信号输入/输出端子的作用。通过焊料球150(即，信号输入/输出端子)，来自外部器件的信号可以被输入到芯片封装结构100内，和/或来自芯片封装结构100的信号可以被输出至外部器件。注意，焊料球150中的每者可以电连接至第一垂直导电元件120的至少其中之一。
具体而言，焊料球150可以是通过设计重新分布层140而布置的。因此，芯片封装结构100可以更易于被接合到电路板上，以便与外部器件电连接。在一些实施例中，焊料球150中的相邻的两个焊料球之间的距离可以大于对应于这些焊料球150的第一垂直导电元件120中的相邻两个第一垂直导电元件之间的距离，但不限于此。在一些实施例中，芯片封装结构100可以是扇出型封装，但不限于此。
由于第一芯片110被堆叠到一起，因此能够降低芯片封装结构的横向尺寸。由于芯片封装结构100使用第一垂直导电元件120和重新分布层140，而非常规的导线接合技术(即，接合在焊盘和接合衬底之间的弯曲导线)，因而能够进一步降低芯片封装结构100的横向尺寸(因为弯曲导线的两端不能太过接近)，并且可以缩短第一芯片110和外部器件之间的信号传输通路。而且，常规导线接合技术中使用的接合衬底不存在于芯片封装结构100内，因此能够节省接合衬底的设计时间和成本。另一方面，在芯片封装结构100的制造工艺当中，当存在第一芯片110的偏移时，第一垂直导电元件120和重新分布层140的形成的可靠性高于常规导线接合技术的可靠性。
芯片封装结构100可以任选地包括任何其他适当部件或结构。例如，在图1中，芯片封装结构100可以进一步包括设置在第一芯片堆叠CS1的与重新分布层140相对的一侧上的保护层160。保护层160被配置为提供针对芯片封装结构100的应力补偿，以减少封装翘曲现象。
本发明的芯片封装结构不限于上述实施例。下文将描述本发明的其他实施例。为了便于比较，在下文中将采用相同的附图标记标示相同的部件。下文的描述涉及实施例中的每者之间的差异，并且将不再对重复的部分做多余描述。
参考图2，图2是示出了根据本发明的第二实施例的芯片封装结构的截面图的示意图。为了使图2简单、清楚，图2仅示出了第一芯片110的每者具有一个第一键合焊盘112；然而，实际上，第一芯片110的每者可以具有一个第一键合焊盘112或者多个第一键合焊盘112。如图2中所示，这一实施例与第一实施例之间的差异在于，这一实施例的芯片封装结构200进一步包括至少一条连接导线210，并且每一连接导线210电连接于第一键合焊盘112中的两个之间，这两个第一键合焊盘分别属于第一芯片110中的两个第一芯片，使得第一垂直导电元件120之一可以电连接至第一芯片110中的至少两个。例如，图2示出了电连接至第一键合焊盘112中的分别属于两个第一芯片110c和110d的两个第一键合焊盘之间的一条连接导线210，并且最上第一垂直导电元件120电连接至这两个第一芯片110c和110d，但不限于此。连接导线210可以设置在任何其他适当位置上，并且可以基于要求使用任何适当数量的连接导线210。作为示例，在一些实施例中，一条连接导线210电连接在第一键合焊盘112中的分别属于两个第一芯片110c和110d的两个第一键合焊盘112之间，并且另一连接导线210电连接在第一键合焊盘112中的分别属于两个第一芯片110b和110c的两个第一键合焊盘112之间，使得最上第一垂直导电元件120(或另一第一垂直导电元件120)电连接至这三个第一芯片110b、110c和110d，但不限于此。作为另一个示例，在一些实施例中，一条连接导线210电连接在第一键合焊盘112中的分别属于两个第一芯片110c和110d的两个第一键合焊盘112之间，另一连接导线210电连接在第一键合焊盘112中的分别属于两个第一芯片110b和110c的两个第一键合焊盘112之间，并且又一连接导线210电连接在第一键合焊盘112中的分别属于两个第一芯片110a和110b的两个第一键合焊盘112之间，使得最上第一垂直导电元件120(或另一第一垂直导电元件120)电连接至这四个第一芯片110a-110d，但不限于此。
此外，连接导线210可以由导线接合工艺形成，并且连接导线210可以包括至少一种导电材料，诸如金、铜、铝、银和/或其他适当金属，但不限于此。
参考图3，图3是示出了根据本发明的第三实施例的芯片封装结构的截面图的示意图。为了使图3简单、清楚，图3仅示出了第一芯片110的每者具有一个第一键合焊盘112；然而，实际上，第一芯片110的每者可以具有一个第一键合焊盘112或者多个第一键合焊盘112。如图3中所示，这一实施例与第一实施例之间的差异在于，这一实施例的芯片封装结构300进一步包括设置在第一芯片堆叠CS1和重新分布层140之间的第二芯片堆叠CS2。第二芯片堆叠CS2可以包括多个第二芯片310、第二模制层330以及至少一个第二垂直导电元件320，但不限于此。任何其他适当部件可以被任选地包含到第二芯片堆叠CS2当中。
第二芯片310可以是通过半导体制作工艺形成的，并且第二芯片310可以是相同的或者不同的。例如，在一些实施例中，第二芯片310可以是相同的，并且具有存储功能；在一些实施例中，第二芯片310可以是不同的，并且第二芯片310可以具有相同功能或不同功能，但不限于此。可以基于要求选择任何种类的芯片来用作第二芯片310。此外，在一些实施例中，第二芯片310可以具有衬底以及设置在衬底上的电子部件。所述电子部件可以包括2D存储单元、3D存储单元和/或其他适当部件。
在一些实施例中，第二芯片310的至少其中之一可以与第一芯片110的至少其中之一相同，但不限于此。在一些实施例中，所有第二芯片310可以不同于所有第一芯片110。
在图3中，第二芯片堆叠CS2包括顺次堆叠的四个第二芯片310(即，分别为310a、310b、310c和310d)，但不限于此。在这一实施例中，第二芯片310可以通过多个晶粒附接膜314相互粘附，其中，晶粒附接膜314可以分别设置在三个第二芯片310b、310c和310d的底表面上，但不限于此。此外，第二芯片310的每者包括至少一个第二键合焊盘312，其起着对应的第二芯片310与外部器件之间的信号传输通路上的部件的作用。为了使图3简单、清楚，图3仅示出了第二芯片310的每者具有一个第二键合焊盘312；然而，实际上，第二芯片310的每者可以具有一个第二键合焊盘312或者多个第二键合焊盘312。第二键合焊盘312可以包括至少一种导电材料，诸如金属和/或透明导电材料，但不限于此。第二键合焊盘312未被第二芯片310覆盖，使得一些导电元件(下文讨论的)可以被设置到第二键合焊盘312上并且与之电连接。在这一实施例中，图3中所示的第二芯片310按照阶梯的形式堆叠，从而露出第二键合焊盘312，但不限于此。
第二模制层330可以包封并且覆盖第二芯片310，以保护第二芯片310并且减少对第二芯片310的物理损伤和/或化学损伤(诸如氧化、由湿气带来的损伤)。第二模制层330可以包括环氧树脂和/或任何其他适当模制化合物。在一些实施例中，第二模制层330的材料可以与第一模制层130的材料相同，但不限于此。
每一第二垂直导电元件320可以被设置到第二键合焊盘312的至少其中之一上并与之电连接。在图3中，第二芯片堆叠CS2包括多个第二垂直导电元件320，并且第二垂直导电元件320的每者可以设置在第二键合焊盘312之一上，但不限于此。而且，在这一实施例中，第二垂直导电元件320的每者可以与对应的第二键合焊盘312接触，但不限于此。
此外，第二垂直导电元件320可以穿过第二模制层330，使得第二芯片310可以电连接至设置在第二模制层330上的部件。在图3中，第二垂直导电元件320的延伸方向可以基本上平行于第二芯片堆叠CS2的法线方向(即，第二芯片堆叠CS2的表面的垂直方向)，但不限于此。在一些实施例中，第二垂直导电元件320的延伸方向可以基本上平行于第一垂直导电元件120的延伸方向(即，第二垂直导电元件320的延伸方向基本上平行于第一芯片堆叠CS1的法线方向Dn)，但不限于此。此外，第二垂直导电元件320可以包括至少一种导电材料，诸如，金、铜、铝、银和/或其他适当金属，但不限于此。在一些实施例中，第二垂直导电元件320的材料可以与第一垂直导电元件120的材料相同，但不限于此。
在图3中，重新分布层140电连接至第二垂直导电元件320。类似地，在重新分布层140中，绝缘层144可以进一步具有更多开口146，从而露出导电层142的更多部分，并且与开口146之一对应的焊料球150中的每者可以电连接至第一垂直导电元件120的至少其中之一和/或第二垂直导电元件320的至少其中之一。
具体而言第一芯片堆叠CS1的功能可以与第二芯片堆叠CS2的功能相同或不同。而且，第一芯片110的数量可以与第二芯片310的相同或不同。
此外，芯片封装结构300可以进一步包括设置在第二芯片堆叠CS2的底表面上的晶粒附接膜340，使得第二芯片堆叠CS2可以通过晶粒附接膜340粘附至第一芯片堆叠CS1。在图3中，第二芯片堆叠CS2按照阶梯形式堆叠在第一芯片堆叠CS1上，但不限于此。此外，在一些实施例中，第一垂直导电元件120和第二垂直导电元件320可以位于相对于芯片封装结构300的中心的不同部分处。例如，在图3中，第一垂直导电元件120可以位于相对于芯片封装结构300的中心的左侧部分处，并且第二垂直导电元件320可以位于相对于芯片封装结构300的中心的右侧部分处，但不限于此。在一些实施例中，第一垂直导电元件120和第二垂直导电元件320可以位于相对于芯片封装结构300的中心的同一部分处。例如，第一垂直导电元件120和第二垂直导电元件320可以位于相对于芯片封装结构300的中心的左侧部分处。此外，图3中所示的第二芯片堆叠CS2不覆盖第一键合焊盘112和第一垂直导电元件120，但不限于此。
具体而言，芯片封装结构300可以进一步包括第三模制层360和至少一个第三垂直导电元件350。第三模制层360可以包封第一芯片堆叠CS1和第二芯片堆叠CS2。在图3中，第三模制层360可以被填充到第一芯片堆叠CS1和重新分布层140之间的缝隙以及第二芯片堆叠CS2和保护层160之间的缝隙当中。第三模制层360可以包括环氧树脂和/或任何其他适当模制化合物。在一些实施例中，第三模制层360的材料可以与第一模制层130的材料和/或第二模制层330的材料相同，但不限于此。
每一第三垂直导电元件350可以被设置到第一垂直导电元件120之一上并与之电连接，并且每一第三垂直导电元件350可以电连接至重新分布层140。也就是说，第一芯片110的第一键合焊盘112可以通过第一垂直导电元件120和第三垂直导电元件350电连接至重新分布层140。在图3中，芯片封装结构300包括多个第三垂直导电元件350，并且第三垂直导电元件350中的每者可以与对应的第一垂直导电元件120接触，但不限于此。
此外，第三垂直导电元件350可以穿过第三模制层360。在图3中，第三垂直导电元件350的延伸方向可以基本上平行于第一芯片堆叠CS1的法线方向Dn，但不限于此。在一些实施例中，第三垂直导电元件350的延伸方向可以基本上平行于第一垂直导电元件120的延伸方向和/或第二垂直导电元件320的延伸方向，但不限于此。此外，第二垂直导电元件320可以包括至少一种导电材料，诸如，金、铜、铝、银和/或其他适当金属，但不限于此。在一些实施例中，第三垂直导电元件350的材料可以与第一垂直导电元件120的材料和/或第二垂直导电元件320的材料相同，但不限于此。
在一些实施例中，芯片封装结构300可以进一步包括设置在第二芯片堆叠CS2和重新分布层140之间的其他芯片堆叠。在这种情况下，第三模制层360还可以包封设置在第二芯片堆叠CS2和重新分布层140之间的该芯片堆叠。
因此，由于芯片堆叠是堆叠的，因而能够降低芯片封装结构300的横向尺寸。而且，由于使用了垂直导电元件，因而能够进一步降低芯片封装结构300的横向尺寸。另一方面，在制造过程中，当存在芯片的偏移时，所述垂直导电元件和重新分布层140的形成的可靠性高于常规导线接合技术的可靠性。
参考图4，图4是示出了根据本发明的第四实施例的芯片封装结构的截面图的示意图。为了使图4简单、清楚，图4仅示出了第一芯片110中的每者具有一个第一键合焊盘112，并且第二芯片310中的每者具有一个第二键合焊盘312；然而实际上，第一芯片110中的每者可以具有一个第一键合焊盘112或者多个第一键合焊盘112，并且第二芯片310中的每者可以具有一个第二键合焊盘312或者多个第二键合焊盘312。如图4所示，这一实施例与第三实施例之间的差异在于，这一实施例的芯片封装结构400的第一芯片堆叠CS1进一步包括子重新分布层440，其中，子重新分布层440设置在第一垂直导电元件120和第三垂直导电元件350之间。换言之，子重新分布层440处于第一模制层130上。
子重新分布层440的结构与重新分布层140类似。就细节而言，子重新分布层440可以包括至少一个导电层442和至少一个绝缘层444，其中，导电层442可以电连接到第一垂直导电元件120和第三垂直导电元件350之间。导电层442可以包括金属、任何其他适当的导电材料或其组合，并且绝缘层444可以包括有机材料或无机材料。在一些实施例中，如图3所示，子重新分布层440可以包括一个导电层442和一个绝缘层444。在一些实施例(附图未示出)中，子重新分布层440可以包括多个导电层142和多个绝缘层144。
在图4中，由于子重新分布层440的原因，第三垂直导电元件350可以不必直接设置在对应的第一垂直导电元件120上。也就是说，相互对应的第三垂直导电元件350和第一垂直导电元件120在第一芯片堆叠CS1的法线方向Dn内可以是错开的。因而，第三垂直导电元件350可以设置在任何其他适当位置上。此外，在这种情况下，图4中所示的第二芯片堆叠CS2可以与第一芯片110d的第一键合焊盘112以及最上第一垂直导电元件120重叠，但不限于此。因此，增加了第一芯片堆叠CS1与第二芯片堆叠CS2的重叠区域，从而降低了芯片封装结构400的横向尺寸。
在下文中公开了用于制造前述芯片封装结构的示例性方法。
参考图5，图5是示出了根据本发明的实施例的芯片封装结构的制造方法的流程图。应当认识到，图5所示的流程图只是示例性的。在一些实施例中，可以同时或者按照与图5所示的不同的顺序执行所述步骤中的一些。在一些实施例中，可以在方法500的现有步骤之一之前或之后在方法500中添加任何其他适当步骤。关于下文的内容，将参考图5描述方法500。然而，方法500不限于这些示例性实施例。
为了更清楚地解释方法500，进一步参考图6A到图6K以及图3。图6A到图6K是分别示出了根据本发明的实施例的芯片封装结构300的制造方法的各个状态的示意图。注意，进一步参考图6A到图6K以及图3，以示出图3所示的芯片封装结构300(即，第三实施例的芯片封装结构300)的制造过程。
在图5的步骤510a中，第一芯片110被堆叠到载体板CB1上(如图6A中所示)。例如，在图6A中，第一芯片110是按照阶梯的形式堆叠的，使得第一键合焊盘112不被第一芯片110覆盖。此外，晶粒附接膜114可以被设置到一些第一芯片110b、110c和110d的底表面上，使得第一芯片110可以相互粘附。
在图5的步骤520a中，第一垂直导电元件120被形成到第一键合焊盘112上，从而电连接至第一键合焊盘112(如图6B中所示)。在一些实施例中，第一垂直导电元件120可以是通过接合工艺形成的，其中，第一垂直导电元件120的一个末端被接合到第一键合焊盘112上，而第一垂直导电元件120的另一末端不与任何东西发生接触。因而，第一垂直导电元件120的延伸方向可以基本上平行于第一芯片堆叠CS1的法线方向Dn。
任选地在一些实施例中，可以形成电连接于第一键合焊盘112中的分别属于两个第一芯片110的两个第一键合焊盘之间的连接导线210(参考图2)，但不限于此。
在图5的步骤530a中，形成第一模制层130，以包封第一芯片110，由此形成第一芯片堆叠CS1(如图6C和图6D中所示)，其中，第一芯片堆叠CS1包括第一芯片110、第一垂直导电元件120和第一模制层130。
就细节而言，如图6C中所示，第一模制层130被形成为覆盖第一芯片110和第一垂直导电元件120。之后，如图6D中所示，对第一模制层130的表面减薄，从而露出每一第一垂直导电元件120的末端。换言之，形成第一模制层130的步骤可以包括：对第一模制层130的表面减薄，以露出每一第一垂直导电元件120的末端。因此，第一垂直导电元件120可以电连接至在后续制造工艺当中形成于第一模制层130上的部件。此外，这一减薄步骤采用化学机械抛光(CMP)或任何其他适当工艺。此外，在形成第一模制层130之后，第一垂直导电元件120可以穿过第一模制层130。
任选地，在一些实施例中，在形成第一模制层130之后，子重新分布层440(参考图4)可以被形成到第一模制层130上，但不限于此。
在图5的步骤510b中，第二芯片310被堆叠到载体板CB1上(如图6A中所示)。例如，在图6A中，第二芯片310是按照阶梯形式堆叠的，使得第二键合焊盘312未被第二芯片310覆盖。此外，晶粒附接膜314可以被设置到一些第二芯片310b、310c和310d的底表面上，使得第二芯片310可以相互粘附。
在图5的步骤520b中，第二垂直导电元件320被形成到第二键合焊盘312上，从而电连接至第二键合焊盘312(如图6B中所示)。在一些实施例中，第二垂直导电元件320可以是通过接合工艺形成的，其中，第二垂直导电元件320的一个末端被接合到第二键合焊盘312上，而第二垂直导电元件320的另一末端不与任何东西发生接触。因而，第二垂直导电元件320的延伸方向可以基本上平行于第二芯片堆叠CS2的法线方向(例如，在一些实施例中，第二垂直导电元件320可以基本上平行于第一芯片堆叠CS1的法线方向Dn)。
在图5的步骤530b中，形成第二模制层330，以包封第二芯片310，由此形成第二芯片堆叠CS2(如图6C和图6D中所示)，其中，第二芯片堆叠CS2包括第二芯片310、第二垂直导电元件320和第二模制层330。
就细节而言，如图6C所示，第二模制层330被形成为覆盖第二芯片310和第二垂直导电元件320。之后，如图6D所示，对第二模制层330的表面减薄，以露出每一第二垂直导电元件320的末端，使得第二垂直导电元件320可以电连接至在后续制造工艺中形成在第二模制层330上的部件。此外，该减薄步骤采用化学机械抛光(CMP)或任何其他适当工艺。此外，在形成第二模制层330之后，第二垂直导电元件320可以穿过第二模制层330。
在一些实施例中，如图5和图6A中所示，步骤510a中的载体板可以与步骤510b中的载体板相同；也就是说，第一芯片110和第二芯片310可以被堆叠到同一载体板CB1上，但不限于此。因此，步骤510a和步骤510b可以同时执行。在一些实施例(附图未示出的)中，步骤510a中的载体板可以不同于步骤510b中的载体板，并且步骤510a和步骤510b可以不同时执行。
在一些实施例中，如图5以及图6B到图6D中所示，可以同时执行步骤520a和步骤520b，并且可以同时执行步骤530a和步骤530b，使得第一芯片堆叠CS1和第二芯片堆叠CS2形成在同一载体板CB1上，并且第一模制层130和第二模制层330由相同材料形成，但不限于此。如图6C和图6D中所示，第一模制层130和第二模制层330直接相互连接，但不限于此。
之后，在一些实施例中，某一步骤可以被添加到方法500中。例如，由于在图6D中第一芯片堆叠CS1和第二芯片堆叠CS2形成在同一载体板CB1上，因而执行用于移除载体板CB1的步骤以及用于将第一芯片堆叠CS1与第二芯片堆叠CS2分开的步骤。更确切地来讲，如图6E所示，载体板CB1可以被移除，使得第一芯片堆叠CS1和第二芯片堆叠CS2可以与载体板CB1分开。在一些实施例中，可以执行去接合工艺，从而将第一芯片堆叠CS1和第二芯片堆叠CS2与载体板CB1分开，但不限于此。之后，可以使第一芯片堆叠CS1和第二芯片堆叠CS2相互分开。在一些实施例中，可以执行切割工艺，从而将第一芯片堆叠CS1与第二芯片堆叠CS2分开，但不限于此。任选地，在将第一芯片堆叠CS1与第二芯片堆叠CS2分开之后，可以在第二芯片堆叠CS2的底表面上进一步形成晶粒附接膜340。
在图5的步骤540中，将第二芯片堆叠CS2堆叠到第一芯片堆叠CS1上(如图6F中所示)。就细节而言，第一芯片堆叠CS1可以被设置到另一载体板CB2上，之后，第二芯片堆叠CS2被堆叠到第一芯片堆叠CS1上，其中，该载体板CB2可以与前述载体板CB1相同或不同。例如，在图6F中，第二芯片堆叠CS2可以被按照阶梯形式堆叠到第一芯片堆叠CS1上，使得第一键合焊盘112不被第二芯片堆叠CS2覆盖。此外，在一些实施例中，第二芯片堆叠CS2和第一芯片堆叠CS1通过形成在第二芯片堆叠CS2的底表面上的晶粒附接膜340相互粘附。
在图5的步骤550中，第三垂直导电元件350被形成到第一垂直导电元件120上，从而电连接至第一垂直导电元件120(如图6G中所示)。第三垂直导电元件350的形成工艺与第一垂直导电元件120的形成工艺类似。在一些实施例中，第三垂直导电元件350可以是通过接合工艺形成的，其中，第三垂直导电元件350的一个末端被接合到第一垂直导电元件120上，而第三垂直导电元件350的另一末端不与任何东西发生接触。因而，第三垂直导电元件350的延伸方向可以基本上平行于第一芯片堆叠CS1的法线方向Dn。
在图5的步骤560中，形成第三模制层360以包封第一芯片堆叠CS1和第二芯片堆叠CS2(如图6H和图6I中所示)。就细节而言，如图6H所示，第三模制层360被形成为覆盖第一芯片堆叠CS1、第二芯片堆叠CS2和第三垂直导电元件350。之后，如图6I中所示，对第三模制层360的表面减薄，以露出每一第三垂直导电元件350的末端和每一第二垂直导电元件320的末端。因此，第三垂直导电元件350和第二垂直导电元件320可以电连接至在后续制造工艺中形成的部件。此外，该减薄步骤采用化学机械抛光或任何其他适当工艺。此外，在形成第三模制层360之后，第三垂直导电元件350可以穿过第三模制层360。
在图5的步骤570中，将重新分布层140形成到第一芯片堆叠CS1和第二芯片堆叠CS2上，从而电连接至第一垂直导电元件120、第二垂直导电元件320和第三垂直导电元件350(如图6J中所示)。重新分布层140可以包括至少一个导电层142和至少一个绝缘层144，其中，导电层142可以电连接至第一垂直导电元件120。在图6J中，例如，导电层142可以被形成到第一芯片堆叠CS1和第二芯片堆叠CS2上并受到图案化，以便电连接至第一垂直导电元件120、第二垂直导电元件320和第三垂直导电元件350(在图6J中，导电层142可以与第一垂直导电元件120、第二垂直导电元件320和第三垂直导电元件350的末端接触)；之后，绝缘层144可以被形成到导电层142上，并且绝缘层144可以受到图案化，以形成露出导电层142的多个部分的开口146，但不限于此。此外，导电层142和绝缘层144可以是通过一种或多种薄膜淀积工艺形成的，所述工艺包括但不限于化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)或其任何组合；并且导电层142和绝缘层144可以通过(但不限于)光刻工艺受到图案化。
此外，多个焊料球150可以被形成到重新分布层140上。更确切地来讲，焊料球150可以被形成到重新分布层140上并且对应于开口146。
之后，在图6K中，可以移除载体板CB2。在一些实施例中，可以执行去接合工艺，从而将第一芯片堆叠CS1与载体板CB2分开，但不限于此。
任选地，保护层160可以被形成到第一芯片堆叠CS1的与重新分布层140相对的一侧上，从而完成图3中所示的芯片封装结构300。在一些实施例中，保护层160可以被粘附到第一芯片堆叠CS1上，但不限于此。
参考图7，图7是根据本发明的另一实施例的芯片封装结构的制造方法的流程图。应当认识到，图7中所示的流程图只是示例性的。在一些实施例中，可以同时或者按照与图7中所示的不同的顺序执行所述步骤中的一些。在一些实施例中，可以在方法700的现有步骤之一之前或之后在方法700中添加任何其他适当步骤。关于下文的内容，将参考图7描述方法700。然而，方法700不限于这些示例性实施例。
为了更清楚地解释方法700，进一步参考图6A到图6D、图8以及图1。图8是例示了根据本发明的另一实施例的芯片封装结构的制造方法中的状态的示意图。注意，进一步参考图6A到图6D、图8以及图1，以示出图1中所示的芯片封装结构100(即，第一实施例的芯片封装结构100)的制造过程。
对图7的步骤510a、520a和530a的解释可以参考上述内容和图5，因而将不再对步骤510a、520a和530a做冗余描述。注意，在这一实施例中可以不形成图6A到图6D中所示的第二芯片堆叠CS2。
在图7的步骤740中，在第一芯片堆叠CS1上形成重新分布层140，从而使之电连接至第一垂直导电元件120(如图8中所示)。重新分布层140的形成方法可以参考上述内容，并且将不对重复部分做冗余描述。此外，焊料球150可以被形成到重新分布层140上并且对应于开口146。
之后，可以移除载体板CB1。在一些实施例中，可以执行去接合工艺，从而将第一芯片堆叠CS1与载体板CB1分开，但不限于此。
任选地，保护层160可以被形成到第一芯片堆叠CS1的与重新分布层140相对的一侧上，从而完成图1所示的芯片封装结构100。
概括地说，由于本发明的芯片封装结构的设计的原因，芯片封装结构具有降低的横向尺寸，并且可以缩短芯片封装结构的芯片与外部器件之间的信号传输路径。此外，能够降低芯片封装结构的设计时间和成本。另一方面，在制作工艺中，在存在芯片的偏移时，能够提高芯片封装结构的可靠性。
上文对具体实施例的描述将充分揭示本公开的整体实质，本领域技术人员不需要过多的试验就能够通过应用本领域的知识容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的整体原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于说明所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是应仅根据下述权利要求书及其等价方案界定。

Claims (20)

1.一种芯片封装结构，包括：
芯片堆叠，包括：
被堆叠在一起的多个芯片，所述多个芯片中的每一芯片包括未被所述多个芯片覆盖的键合焊盘；
包封所述多个芯片的模制层；以及
从所述模制层的表面延伸至并且耦合至所述键合焊盘的垂直导电元件；以及
在所述模制层之上的重新分布层，所述重新分布层具有：
耦合到所述垂直导电元件的导电层；以及
在所述导电层上并且部分露出所述导电层的绝缘层。
2.根据权利要求1所述的芯片封装结构，还包括：通过所述绝缘层的开口与所述导电层的露出部分接触的焊料球。
3.根据权利要求2所述的芯片封装结构，其中，所述焊料球包括在所述绝缘层的上表面的下方的部分。
4.根据权利要求2所述的芯片封装结构，其中，所述焊料球电连接至所述垂直导电元件。
5.根据权利要求1所述的芯片封装结构，还包括：
两个或更多个焊料球，每一焊料球通过所述绝缘层的相应开口与所述导电层的相应露出部分接触。
6.根据权利要求5所述的芯片封装结构，其中，所述芯片堆叠包括两个或更多个垂直导电元件，并且相邻两个垂直导电元件之间的距离比相邻两个焊料球之间的距离小。
7.根据权利要求1所述的芯片封装结构，其中，所述导电层在所述模制层上展开为单个层。
8.根据权利要求1所述的芯片封装结构，其中，所述导电层电连接至所述垂直导电元件。
9.根据权利要求1所述的芯片封装结构，其中，所述重新分布层包括多个导电层和多个绝缘层。
10.一种芯片封装结构，包括：
芯片堆叠，包括：
被堆叠在一起的多个芯片，其中，所述多个芯片中的每一芯片包括多个垂直取向存储单元串和键合焊盘；
包封所述多个芯片的模制层；以及
穿过所述模制层的垂直导电元件，其中，所述垂直导电元件被
设置到所述键合焊盘上并与之电连接；以及
设置在所述芯片堆叠上并且电连接至所述垂直导电元件的重新分布层。
11.根据权利要求10所述的芯片封装结构，其中，所述键合焊盘包括相互重叠的两个层。
12.根据权利要求10所述的芯片封装结构，其中，所述多个芯片中的每一芯片还包括在所述键合焊盘的相对侧上的衬底，以及所述多个垂直取向存储单元串相对于所述衬底在垂直方向上延伸。
13.根据权利要求10所述的芯片封装结构，其中，所述垂直导电元件的延伸方向基本上平行于所述芯片堆叠的法线方向。
14.根据权利要求10所述的芯片封装结构，其中，所述多个芯片按照阶梯形式被堆叠以露出所述键合焊盘。
15.根据权利要求10所述的芯片封装结构，还包括：
在所述芯片堆叠的与所述重新分布层相对的一侧上形成的保护层。
16.根据权利要求10所述的芯片封装结构，其中，所述芯片堆叠还包括：
电连接在分别属于所述多个芯片中的两个芯片的两个键合焊盘之间的连接线。
17.根据权利要求10所述的芯片封装结构，其中，所述垂直导电元件电连接至所述多个芯片中的至少两个芯片。
18.根据权利要求10所述的芯片封装结构，其中，所述多个芯片中的至少一个芯片电连接至所述重新分布层上设置的部件。
19.根据权利要求10所述的芯片封装结构，其中，所述重新分布层包括导电层和设置在所述导电层上的绝缘层，以及所述绝缘层具有露出所述导电层的多个部分的多个开口。
20.一种芯片封装结构的制造方法，包括：
在载体板上堆叠多个芯片，其中，所述多个芯片中的每一芯片具有键合焊盘和多个垂直取向存储单元串，并且所述键合焊盘未被所述多个芯片覆盖；
在所述键合焊盘上形成垂直导电元件并将其电连接至所述键合焊盘；
形成包封所述多个芯片的模制层，以形成芯片堆叠，其中，所述垂直导电元件穿过所述模制层，并且所述芯片堆叠包括所述多个芯片、所述垂直导电元件和所述模制层；以及
在所述芯片堆叠上形成将被电连接至所述垂直导电元件的重新分布层，其中，所述重新分布层包括耦合至所述垂直导电元件的导电层和在所述导电层上并且部分露出所述导电层的绝缘层。
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