JP2022540260A - チップパッケージ構造、およびチップパッケージ構造の製造方法 - Google Patents

チップパッケージ構造、およびチップパッケージ構造の製造方法 Download PDF

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Abstract

第１のチップスタックと、再配線層とを含むチップパッケージ構造が、提供される。第１のチップスタックは、複数の第１のチップと、第１のモールディング層と、少なくとも１つの第１の垂直伝導性要素とを含む。複数の第１のチップは、順次に積み重ねられ、複数の第１のチップのそれぞれは、少なくとも１つの第１の接合パッドを含み、第１の接合パッドは、その複数の第１のチップによって覆われない。第１のモールディング層は、複数の第１のチップをカプセル化する。少なくとも１つの第１の垂直伝導性要素は、第１のモールディング層を貫通し、少なくとも１つの第１の垂直伝導性要素は、第１の接合パッドのうちの少なくとも１つの上に配置され、その少なくとも１つに電気的に接続される。再配線層は、第１のチップスタック上に配置され、少なくとも１つの第１の垂直伝導性要素に電気的に接続される。

Description

本発明は、チップパッケージ構造、およびチップパッケージ構造の製造方法に関し、より詳細には、順次に積み重ねられた複数のチップを有するチップパッケージ構造、およびそのようなチップパッケージ構造の製造方法に関する。
半導体製造工程において、パッケージング工程は、半導体構成要素を保護するように半導体パッケージ構造を形成するために、１つまたは複数のチップなどの半導体構成要素をカプセル化することができる。今日、業界は、優れた特性を有するパッケージ構造を開発するために多大な労力を払っている。例えば、３Ｄ半導体デバイス（３Ｄメモリデバイスなどの）において、低費用、小さいサイズ、短い設計時間、強力な保護、および／または好ましい電気特性（例えば、短い電気接続距離）などの特性を有するパッケージ構造が開発されている。しかし、従来のパッケージ構造は、前述の優れた特性を同時に満たすことができない。
本発明は、順次に積み重ねられた複数のチップを有するチップパッケージ構造、およびそのようなチップパッケージ構造の製造方法を提供する。
実施形態において、チップパッケージ構造が、第１のチップスタックと、再配線層とを含む。第１のチップスタックは、複数の第１のチップと、第１のモールディング層と、少なくとも１つの第１の垂直伝導性要素とを含む。複数の第１のチップは、順次に積み重ねられ、複数の第１のチップのそれぞれは、少なくとも１つの第１の接合パッドを含み、第１の接合パッドは、複数の第１のチップによって覆われない。第１のモールディング層は、複数の第１のチップをカプセル化する。少なくとも１つの第１の垂直伝導性要素は、第１のモールディング層を貫通し、少なくとも１つの第１の垂直伝導性要素は、第１の接合パッドのうちの少なくとも１つの上に配置され、その少なくとも１つに電気的に接続される。再配線層は、第１のチップスタック上に配置され、少なくとも１つの第１の垂直伝導性要素に電気的に接続される。
別の実施形態において、チップパッケージ構造の製造方法が提供される。製造方法は、キャリアボード上に複数の第１のチップを積み重ねることであって、複数の第１のチップのそれぞれが、少なくとも１つの第１の接合パッドを有し、第１の接合パッドが、複数の第１のチップによって覆われない、積み重ねること、第１の接合パッドのうちの少なくとも１つの上に、第１の接合パッドのうちのその少なくとも１つに電気的に接続されることになる少なくとも１つの第１の垂直伝導性要素を形成すること、複数の第１のチップをカプセル化し第１のチップスタックを形成するように第１のモールディング層を形成することであって、少なくとも１つの第１の垂直伝導性要素が、第１のモールディング層を貫通し、第１のチップスタックが、複数の第１のチップと、少なくとも１つの第１の垂直伝導性要素と、第１のモールディング層とを含む、形成すること、ならびに第１のモールディング層上で、少なくとも１つの第１の垂直伝導性要素に電気的に接続されることになる再配線層を形成することを含む。
本発明のチップパッケージ構造の設計に起因して、チップパッケージ構造は、より小さい横方向サイズを有し、チップパッケージ構造のチップと外部デバイスとの間の信号伝送パスが、小さくされてよい。さらに、チップパッケージ構造の設計時間および費用が、低減されることが可能である。他方、製造工程において、チップのオフセットが存在する場合、チップパッケージ構造の信頼性を向上させることが可能である。
本発明の以上、およびその他の目的は、様々な図および図面において例示される好ましい実施形態の後段の詳細な説明を読んだ後、当業者には、間違いなく明白となろう。
本発明の第１の実施形態によるチップパッケージ構造の横断面図を示す概略図である。 本発明の第２の実施形態によるチップパッケージ構造の横断面図を示す概略図である。 本発明の第３の実施形態によるチップパッケージ構造の横断面図を示す概略図である。 本発明の第４の実施形態によるチップパッケージ構造の横断面図を示す概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法を示すフローチャートである。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の実施形態によるチップパッケージ構造の製造方法におけるステータスを例示する概略図である。 本発明の別の実施形態によるチップパッケージ構造の製造方法を示すフローチャートである。 本発明の別の実施形態によるチップパッケージ構造の製造方法におけるステータスを示す概略図である。
特定の構成および配置について説明されるものの、このことは、例示の目的で行われるに過ぎないことを理解されたい。他の構成および配置が、本開示の趣旨および範囲を逸脱することなく使用され得ることが、当業者には認識されよう。本開示は、様々な他の応用例において使用されることも可能であることが、当業者には明白となろう。
いくつかの用語が、特定の構成要素を参照するために説明および添付の特許請求の範囲の全体にわたって使用される。当業者には理解されるとおり、電子機器製造業者は、異なる名称によって構成要素を参照することがある。本文書は、名称が異なるが、機能は異ならない構成要素の間で区別することは意図していない。後段の説明、および特許請求の範囲において、「含む」、「備える」、および「有する」という用語は、限定なしの様態で使用され、それ故、「～を含むが、それには限定されない」を意味するように解釈されるべきである。それ故、「含む」、「備える」、および／または「有する」という用語が、本開示の説明において使用される場合、対応する特徴、区域、ステップ、動作、および／または構成要素が存在することが示されるが、対応する特徴、区域、ステップ、動作、および／または構成要素のうちの１つの存在にも、複数の存在にも限定されない。
本明細書において、「一実施形態」、「実施形態」、「例示的な実施形態」、「一部の実施形態」その他について述べることは、説明される実施形態が、特定の特徴、構造、または特性を含んでよいが、すべての実施形態が、その特定の特徴、構造、または特性を必ずしも含まなくてもよいことを示すことに留意されたい。さらに、そのような句は、必ずしも同一の実施形態を参照するわけではない。さらに、特定の特徴、構造、または特性が、実施形態に関連して説明される場合、明示的に説明されるか否かにかかわらず、そのような特徴、構造、または特性を他の実施形態に関連して実施することは、当業者の知識の範囲内にある。
一般に、用語法は、少なくとも部分的に、文脈における用法から理解されてよい。例えば、本明細書において使用される「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用されることがあり、あるいは特徴、構造、または特性の組合せを複数の意味で説明するために使用されることがある。同様に、「或る」または「その」などの用語もまた、少なくとも部分的に文脈に応じて、単数形の用法を伝えるように、または複数形の用法を伝えるように理解されてよい。
本開示における「上」、「上側」、および「上方」の意味は、「上」が何かの「直に上」だけを意味するのではなく、その間に介在する特徴もしくは層が存在して何かの「上」の意味も含むように、さらに「上側」または「上方」が何かの「上側」または「上方」の意味だけを意味するのではなく、その間に介在する特徴も層も存在せずに何かの「上側」または「上方」（すなわち、何かの直に上）の意味を含むことも可能であるように最も広い様態で解釈されるべきことが、容易に理解されよう。
さらに、「下」、「下方」、「より低い」、「上側」、「上部の」およびそれに類するような空間的に相対的な用語は、図において例示される１つの要素もしくは特徴の、別の要素もしくは特徴に対する関係を説明するための説明を容易にするために本明細書において使用される。空間的に相対的な用語は、図において示される向きに加えて、使用中または動作中のデバイスの異なる向きを包含するように意図される。装置は、別様に（９０度回転されて、または他の向きで）配向されてよく、本明細書において使用される空間的に相対的な記述子も同様に、相応するように解釈されてよい。
本明細書において使用される「基板」という用語は、それに続く材料層が上に追加される材料を指す。基板自体が、パターン形成されることが可能である。基板の上に追加された材料は、パターン形成されることが可能であり、またはパターン形成されないままであることが可能である。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ化、リン化インジウム、その他などの幅広い数多くの半導体材料を含むことが可能である。代替として、基板は、ガラスウェーハ、プラスチックウェーハ、またはサファイアウェーハなどの非導電性材料から作られることが可能である。
本明細書において使用される「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、基礎をなす構造、または上に覆い被さる構造の全体にわたって広がることが可能であり、または基礎をなす構造、または上に覆い被さる構造の広がりより小さい広がりを有してよい。さらに、層は、連続的な構造の厚さ未満の厚さを有する均質な、または均質でない連続的な構造の領域であることが可能である。例えば、層は、連続的な構造の上面と下面の間の、または上面と下面における水平平面の任意のペアの間に位置付けられることが可能である。層は、水平に広がること、垂直に広がること、および／またはテーパ面に沿って広がることが可能である。基板は、層であることが可能であり、そこに１つまたは複数の層を含むことが可能であり、ならびに／あるいはその上に、その上側に、および／またはその下側に１つまたは複数の層を有することが可能である。層は、多数の層を含むことが可能である。例えば、相互接続層が、１つまたは複数の導体層および接触層（そこに接点、相互接続線、および／またはビアが形成される）、ならびに１つまたは複数の誘電体層を含むことが可能である。
本明細書において使用される「公称の／公称では」という用語は、所望の値を上回る値および／または下回る値の範囲と一緒に、製品または工程の設計段階中に設定される、構成要素動作または工程動作に関する特性またはパラメータの所望される、または目標の値を指す。値の範囲は、製造工程または製造許容差におけるわずかなばらつきに起因することが可能である。本明細書において使用される「約」という用語は、当該の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％の範囲内（例えば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことが可能である。
第１の、第２の、第３の、その他などの用語は、様々な構成要素について説明するのに使用されることがあるが、そのような構成要素は、それらの用語によって限定されない。それらの用語は、本明細書において構成要素を他の構成要素から区別するために使用されるに過ぎない。これらの用語は、構成要素の順序、および／または構成要素の製造工程の順序を並べ替えることを意図してはいない。特許請求の範囲は、同一の用語を使用しないことがあり、代わりに、第１の、第２の、第３の、その他などの用語を、要素が請求される順序に関して使用することがある。したがって、後段の説明において、第１の構成要素は、請求項において第２の構成要素であることがある。
図１を参照すると、図１は、本発明の第１の実施形態によるチップパッケージ構造の横断面図を示す概略図である。図１に示されるとおり、チップパッケージ構造１００は、第１のチップスタックＣＳ１と、再配線層１４０とを含む。この実施形態において、第１のチップスタックＣＳ１は、複数の第１のチップ１１０と、第１のモールディング層１３０と、少なくとも１つの第１の垂直伝導性要素１２０とを含むが、これらには限定されない。他の任意の適切な構成要素が、任意選択で、第１のチップスタックＣＳ１に含められてよい。
第１のチップ１１０は、半導体製造工程によって形成されてよく、第１のチップ１１０は、同一であっても、異なっていてもよい。例えば、一部の実施形態において、第１のチップ１１０は、同一であってよく、メモリ機能を有してよく、一部の実施形態において、第１のチップ１１０は、異なっていてよく、第１のチップ１１０は、同一の機能または異なる機能を有するが、以上には限定されない。任意の種類のチップが、要件に基づいて第１のチップ１１０の役割をするために選択されてよい。さらに、一部の実施形態において、第１のチップ１１０は、基板と、基板上に配置された電子構成要素とを有してよい。電子構成要素は、２Ｄメモリユニット、３Ｄメモリユニット、および／または他の適切な構成要素を含んでよい。例えば、電子構成要素は、第１のチップ１１０が、メモリ機能を有してよく、チップパッケージ構造１００が、３Ｄメモリデバイスであってよいが、以上には限定されないように３Ｄメモリユニットであってよい。「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、横方向に向けられた基板上にメモリセルトランジスタの垂直方向に向けられたストリング（すなわち、本明細書では「メモリストリング」）を有する半導体デバイスを指すことに留意されたい。
図１において、第１のチップスタックＣＳ１は、順次に積み重ねられた４つの第１のチップ１１０（すなわち、それぞれ、１１０ａ、１１０ｂ、１１０ｃ、および１１０ｄ）を含むが、これには限定されない。この実施形態において、第１のチップ１１０は、複数のダイアタッチフィルム（ＤＡＦ）１１４によって互いに付着されてよく、ダイアタッチフィルム１１４は、第１のチップ１１０ｂ、１１０ｃ、および１１０ｄのうちの３つのチップの下面上にそれぞれ配置されてよいが、これには限定されない。さらに、第１のチップ１１０のそれぞれは、対応する第１のチップ１１０と外部デバイス（信号源または電源、その他などの）の間の信号伝送パスの構成要素であるように構成された少なくとも１つの第１の接合パッド１１２を含む。図１を簡明にするために、図１は、第１のチップ１１０のそれぞれが１つの第１の接合パッド１１２を有することだけを示すが、実際には、第１のチップ１１０のそれぞれは、１つの第１の接合パッド１１２を有しても、複数の第１の接合パッド１１２を有してもよい。第１の接合パッド１１２は、金属伝導性材料および／または透明の伝導性材料などの、ただし、これには限定されない少なくとも１つの伝導性材料を含んでよい。第１の接合パッド１１２は、いくつかの伝導性要素（後段で説明される垂直伝導性要素および／または接続配線などの）が第１の接合パッド１１２上に配置されてよく、パッド１１２に電気的に接続されてよいように、第１のチップ１１０によって覆われることはない。この実施形態において、図１に示される第１のチップ１１０は、第１の接合パッド１１２を露出させるように階段の形状に積み重ねられるが、これには限定されない。
第１のモールディング層１３０は、第１のチップ１１０を保護し、第１のチップ１１０に対する物理的損傷および／または化学的損傷（酸化、湿気によってもたらされる損傷などの）を低減するように、第１のチップ１１０をカプセル化して、覆ってよい。第１のモールディング層１３０は、エポキシ樹脂および／または他の任意の適切なモールディングコンパウンドを含んでよい。
各第１の垂直伝導性要素１２０は、第１の接合パッド１１２のうちの少なくとも１つの上に配置されてよく、それに電気的に接続されてよい。図１において、第１のチップスタックＣＳ１は、複数の第１の垂直伝導性要素１２０を含み、第１の垂直伝導性要素１２０のそれぞれは、第１の接合パッド１１２のうちの１つの上に配置されてよいが、これには限定されない。また、この実施形態において、第１の垂直伝導性要素１２０のそれぞれは、対応する第１の接合パッド１１２と接触していてよいが、これには限定されない。
さらに、第１の垂直伝導性要素１２０は、第１のチップ１１０が第１のモールディング層１３０上に配置された構成要素に電気的に接続されてよいように、第１のモールディング層１３０を貫通してよい。図１において、第１の垂直伝導性要素１２０の延在方向は、第１のチップスタックＣＳ１の法線方向Ｄｎ（すなわち、第１のチップスタックＣＳ１の表面の垂直方向）と実質的に平行であってよいが、これには限定されない。さらに、第１の垂直伝導性要素１２０は、金、銅、アルミニウム、銀、および／または他の適切な金属などの、ただし、これらには限定されない少なくとも１つの伝導性材料を含んでよい。
再配線層１４０は、第１のチップスタックＣＳ１上に配置され、再配線層１４０は、第１の垂直伝導性要素１２０に電気的に接続される。詳細には、再配線層１４０は、少なくとも１つの伝導性層１４２と、少なくとも１つの絶縁層１４４とを含んでよく、伝導性層１４２は、第１の垂直伝導性要素１２０に電気的に接続されてよい。伝導性層１４２は、金属材料、他の任意の適切な伝導性材料、またはその組合せを含んでよく、絶縁層１４４は、有機材料または無機材料（二酸化ケイ素材料、窒化ケイ素材料、酸化窒化ケイ素材料、他の任意の適切な絶縁材料、またはその組合せ）を含んでよい。一部の実施形態において、図１に示されるとおり、再配線層１４０は、１つの伝導性層１４２と、１つの絶縁層１４４とを含んでよい。一部の実施形態（図示されない）において、再配線層１４０は、複数の伝導性層１４２と、複数の絶縁層１４４とを含んでよい。
図１の再配線層１４０において、絶縁層１４４は、伝導性層１４２の複数の部分を露出させるように複数の開口１４６を有してよい。さらに、図１に示されるとおり、チップパッケージ構造１００は、伝導性層１４２の露出部分と接触している複数のはんだボール１５０をさらに含んでよい。すなわち、はんだボール１５０のそれぞれは、開口１４６のうちの１つに対応する。この事例において、はんだボール１５０のそれぞれは、信号入出力端子の役割をしてよい。はんだボール１５０（すなわち、信号入出力端子）を介して、外部デバイスからの信号が、チップパッケージ構造１００に入力されてよく、さらに／またはチップパッケージ構造１００からの信号が、外部デバイスに出力されてよい。はんだボール１５０のそれぞれは、第１の垂直伝導性要素１２０のうちの少なくとも１つに電気的に接続されてよいことに留意されたい。
詳細には、はんだボール１５０は、再配線層１４０を設計することによって配置されてよい。したがって、チップパッケージ構造１００は、外部デバイスに電気的に接続されるために回路基板により容易に接合されてよい。一部の実施形態において、はんだボール１５０のうちの隣接する２つの間の距離は、これらのはんだボール１５０に対応する第１の垂直伝導性要素１２０のうちの隣接する２つの間の距離より大きくてよいが、これには限定されない。一部の実施形態において、チップパッケージ構造１００は、ファンアウト型パッケージであってよいが、これには限定されない。
第１のチップ１１０は、一緒に積み重ねられるので、チップパッケージ構造１００の横方向サイズは、低減されることが可能である。チップパッケージ構造１００は、従来の配線接合技術（すなわち、パッドと接合基板の間で接合された曲がった配線）の代わりに、第１の垂直伝導性要素１２０および再配線層１４０を使用するので、チップパッケージ構造１００の横方向サイズが、さらに低減されることが可能であり（曲がった配線の２つの端部が近すぎることが不可能であるため）、第１のチップ１１０と外部デバイスの間の信号伝送パスが、小さくされてよい。また、従来の配線接合技術において使用される接合基板は、チップパッケージ構造１００において存在せず、したがって、接合基板の設計時間および費用が、節約されることが可能である。他方、チップパッケージ構造１００の製造工程において、第１のチップ１１０のオフセットが存在する場合、第１の垂直伝導性要素１２０および再配線層１４０の形成の信頼性は、従来の配線接合技術の信頼性より高い。
チップパッケージ構造１００は、任意選択で、他の任意の適切な構成要素または構造を含んでよい。例えば、図１において、チップパッケージ構造１００は、再配線層１４０とは反対の第１のチップスタックＣＳ１の側の上に配置された保護層１６０をさらに含んでよい。保護層１６０は、パッケージ反り現象を低減するためにチップパッケージ構造１００に応力補償をもたらすように構成される。
本発明のチップパッケージ構造は、前述の実施形態に限定されない。本発明のさらなる実施形態が、後段において説明される。比較を容易にするため、同一の構成要素には、後段において同一の記号でラベルが付けられる。後段の説明は、実施形態のそれぞれの間の違いに関し、繰り返される部分について冗長に説明されることはない。
図２を参照すると、図２は、本発明の第２の実施形態によるチップパッケージ構造の横断面図を示す概略図である。図２を簡明にするために、図２は、第１のチップ１１０のそれぞれが１つの第１の接合パッド１１２を有することだけを示すが、実際には、第１のチップ１１０のそれぞれは、１つの第１の接合パッド１１２を有しても、複数の第１の接合パッド１１２を有してもよい。図２に示されるとおり、この実施形態と第１の実施形態の間の違いは、この実施形態におけるチップパッケージ構造２００が、少なくとも１つの接続配線２１０をさらに含み、各接続配線２１０が、第１のチップ１１０のうちの２つにそれぞれが属する第１の接合パッド１１２のうちの２つの間に電気的に接続されて、第１の垂直伝導性要素１２０のうちの１つが、第１のチップ１１０のうちの少なくとも２つに電気的に接続されてよいようになることである。例えば、図２は、２つの第１のチップ１１０ｃおよび１１０ｄにそれぞれ属する第１の接合パッド１１２のうちの２つの間で電気的に接続された１つの接続配線２１０を示し、最上の第１の垂直伝導性要素１２０が、これら２つの第１のチップ１１０ｃおよび１１０ｄに電気的に接続されるが、これには限定されない。接続配線２１０は、他の任意の適切な位置上に配置されてよく、任意の適切な数の接続配線２１０が、要件に基づいて使用されてよい。実施例として、一部の実施形態において、１つの接続配線２１０が、２つの第１のチップ１１０ｃおよび１１０ｄにそれぞれ属する第１の接合パッド１１２のうちの２つの間で電気的に接続され、別の接続配線２１０が、２つの第１のチップ１１０ｂおよび１１０ｃにそれぞれ属する第１の接合パッド１１２のうちの２つの間で電気的に接続されて、最上の第１の垂直伝導性要素１２０（または別の第１の垂直伝導性要素１２０）が、これら３つの第１のチップ１１０ｂ、１１０ｃおよび１１０ｄに電気的に接続されるようになるが、これには限定されない。別の実施例として、一部の実施形態において、１つの接続配線２１０が、２つの第１のチップ１１０ｃおよび１１０ｄにそれぞれ属する第１の接合パッド１１２のうちの２つの間で電気的に接続され、別の接続配線２１０が、２つの第１のチップ１１０ｂおよび１１０ｃにそれぞれ属する第１の接合パッド１１２のうちの２つの間で電気的に接続され、さらに別の接続配線２１０が、２つの第１のチップ１１０ａおよび１１０ｂにそれぞれ属する第１の接合パッド１１２のうちの２つの間で電気的に接続されて、最上の第１の垂直伝導性要素１２０（または別の第１の垂直伝導性要素１２０）が、これら４つの第１のチップ１１０ａ～１１０ｄに電気的に接続されるようになるが、これには限定されない。
さらに、接続配線２１０は、配線接合工程から形成されてよく、接続配線２１０は、金、銅、アルミニウム、銀、および／または他の適切な金属などの、ただし、これらには限定されない少なくとも１つの伝導性材料を含んでよい。
図３を参照すると、図３は、本発明の第３の実施形態によるチップパッケージ構造の横断面図を示す概略図である。図３を簡明にするために、図３は、第１のチップ１１０のそれぞれが１つの第１の接合パッド１１２を有することだけを示すが、実際には、第１のチップ１１０のそれぞれは、１つの第１の接合パッド１１２を有しても、複数の第１の接合パッド１１２を有してもよい。図３に示されるとおり、この実施形態と第１の実施形態の間の違いは、この実施形態におけるチップパッケージ構造３００が、第１のチップスタックＣＳ１と再配線層１４０の間に配置された第２のチップスタックＣＳ２をさらに含むことである。第２のチップスタックＣＳ２は、複数の第２のチップ３１０と、第２のモールディング層３３０と、少なくとも１つの第２の垂直伝導性要素３２０とを含んでよいが、これには限定されない。他の任意の適切な構成要素が、任意選択で、第２のチップスタックＣＳ２に含められてよい。
第２のチップ３１０は、半導体製造工程によって製造されてよく、第２のチップ３１０は、同一であっても、異なっていてもよい。例えば、一部の実施形態において、第２のチップ３１０は、同一であってよく、メモリ機能を有してよく、一部の実施形態において、第２のチップ３１０は、異なっていてよく、第２のチップ３１０は、同一の機能または異なる機能を有するが、以上には限定されない。任意の種類のチップが、要件に基づいて第２のチップ３１０の役割をするために選択されてよい。さらに、一部の実施形態において、第２のチップ３１０は、基板と、基板上に配置された電子構成要素とを有してよい。電子構成要素は、２Ｄメモリユニット、３Ｄメモリユニット、および／または他の適切な構成要素を含んでよい。
一部の実施形態において、第２のチップ３１０のうちの少なくとも１つは、第１のチップ１１０のうちの少なくとも１つと同一であってよいが、これには限定されない。一部の実施形態において、第２のチップ３１０のすべてが、第１のチップ１１０のすべてと異なっていてよい。
図３において、第２のチップスタックＣＳ２は、順次に積み重ねられた４つの第２のチップ３１０（すなわち、それぞれ、３１０ａ、３１０ｂ、３１０ｃ、および３１０ｄ）を含むが、これには限定されない。この実施形態において、第２のチップ３１０は、複数のダイアタッチフィルム３１４によって互いに付着されてよく、ダイアタッチフィルム３１４は、第２のチップ３１０ｂ、３１０ｃ、および３１０ｄのうちの３つのチップの下面上にそれぞれ配置されてよいが、これには限定されない。さらに、第２のチップ３１０のそれぞれは、対応する第２のチップ３１０と外部デバイスの間の信号伝送パスの構成要素の役割をする少なくとも１つの第２の接合パッド３１２を含む。図３を簡明にするために、図３は、第２のチップ３１０のそれぞれが１つの第２の接合パッド３１２を有することだけを示すが、実際には、第２のチップ３１０のそれぞれは、１つの第２の接合パッド３１２を有しても、複数の第２の接合パッド３１２を有してもよい。第２の接合パッド３１２は、金属伝導性材料および／または透明の伝導性材料などの、ただし、これには限定されない少なくとも１つの伝導性材料を含んでよい。第２の接合パッド３１２は、いくつかの伝導性要素（後段で説明される）が第２の接合パッド３１２上に配置されてよく、パッド３１２に電気的に接続されてよいように、第２のチップ３１０によって覆われることはない。この実施形態において、図３に示される第２のチップ３１０は、第２の接合パッド３１２を露出させるように階段の形状に積み重ねられるが、これには限定されない。
第２のモールディング層３３０は、第２のチップ３１０を保護し、第２のチップ３１０に対する物理的損傷および／または化学的損傷（酸化、湿気によってもたらされる損傷などの）を低減するように、第２のチップ３１０をカプセル化して、覆ってよい。第２のモールディング層３３０は、エポキシ樹脂および／または他の任意の適切なモールディングコンパウンドを含んでよい。一部の実施形態において、第２のモールディング層３３０の材料は、第１のモールディング層１３０の材料と同一であってよいが、これには限定されない。
各第２の垂直伝導性要素３２０は、第２の接合パッド３１２のうちの少なくとも１つの上に配置されてよく、それに電気的に接続されてよい。図３において、第２のチップスタックＣＳ２は、複数の第２の垂直伝導性要素３２０を含み、第２の垂直伝導性要素３２０のそれぞれは、第２の接合パッド３１２のうちの１つの上に配置されてよいが、これには限定されない。また、この実施形態において、第２の垂直伝導性要素３２０のそれぞれは、対応する第２の接合パッド３１２と接触していてよいが、これには限定されない。
さらに、第２の垂直伝導性要素３２０は、第２のチップ３１０が第２のモールディング層３３０上に配置された構成要素に電気的に接続されてよいように、第２のモールディング層３３０を貫通してよい。図３において、第２の垂直伝導性要素３２０の延在方向は、第２のチップスタックＣＳ２の法線方向（すなわち、第２のチップスタックＣＳ２の表面の垂直方向）と実質的に平行であってよいが、これには限定されない。一部の実施形態において、第２の垂直伝導性要素３２０の延在方向は、第１の垂直伝導性要素１２０の延在方向と実質的に平行でよい（すなわち、第２の垂直伝導性要素３２０の延在方向は、第１のチップスタックＣＳ１の法線方向Ｄｎと実質的に平行である）が、これには限定されない。さらに、第２の垂直伝導性要素３２０は、金、銅、アルミニウム、銀、および／または他の適切な金属などの、ただし、これらには限定されない少なくとも１つの伝導性材料を含んでよい。一部の実施形態において、第２の垂直伝導性要素３２０の材料は、第１の垂直伝導性要素１２０の材料と同一であってよいが、これには限定されない。
図３において、再配線層１４０は、第２の垂直伝導性要素３２０に電気的に接続される。同様に、再配線層１４０において、絶縁層１４４は、伝導体層１４２のさらなる部分を露出させるようにさらなる開口１４６をさらに有してよく、開口１４６のうちの１つに対応するはんだボール１５０のそれぞれは、第１の垂直伝導性要素１２０のうちの少なくとも１つ、および／または第２の垂直伝導性要素３２０のうちの少なくとも１つに電気的に接続されてよい。
詳細には、第１のチップスタックＣＳ１の機能は、第２のチップスタックＣＳ２の機能と同一であっても、異なっていてもよい。また、第１のチップ１１０の数が、第２のチップ３１０と同一であっても、異なっていてもよい。
さらに、チップパッケージ構造３００は、第２のチップスタックＣＳ２がダイアタッチフィルム３４０によって第１のチップスタックＣＳ１に付着されてよいように、第２のチップスタックＣＳ２の下面上に配置されたダイアタッチフィルム３４０をさらに含んでよい。図３において、第２のチップスタックＣＳ２は、階段の形状で第１のチップスタックＣＳ１上に積み重ねられるが、これには限定されない。さらに、一部の実施形態において、第１の垂直伝導性要素１２０と第２の垂直伝導性要素３２０は、チップパッケージ構造３００の中心に対して異なる位置に位置付けられてよい。例えば、図３において、第１の垂直伝導性要素１２０は、チップパッケージ構造３００の中心に対して左部分に位置付けられてよく、第２の垂直伝導性要素３２０は、チップパッケージ構造３００の中心に対して右部分に位置付けられてよいが、これには限定されない。一部の実施形態において、第１の垂直伝導性要素１２０と第２の垂直伝導性要素３２０は、チップパッケージ構造３００の中心に対して同一部分に位置付けられてよい。例えば、第１の垂直伝導性要素１２０と第２の垂直伝導性要素３２０は、チップパッケージ構造３００の中心に対して左部分に位置付けられてよい。さらに、図３に示される第２のチップスタックＣＳ２は、第１の接合パッド１１２および第１の垂直伝導性要素１２０を覆わないが、これには限定されない。
詳細には、チップパッケージ構造３００は、第３のモールディング層３６０と、少なくとも１つの第３の垂直伝導性要素３５０とをさらに含んでよい。第３のモールディング層３６０は、第１のチップスタックＣＳ１および第２のチップスタックＣＳ２をカプセル化してよい。図３において、第３のモールディング層３６０は、第１のチップスタックＣＳ１と再配線層１４０の間の間隙、および第２のチップスタックＣＳ２と保護層１６０の間の間隙を埋めるようにされてよい。第３のモールディング層３６０は、エポキシ樹脂および／または他の任意の適切なモールディングコンパウンドを含んでよい。一部の実施形態において、第３のモールディング層３６０の材料は、第１のモールディング層１３０の材料、および／または第２のモールディング層３３０の材料と同一であってよいが、これには限定されない。
各第３の垂直伝導性要素３５０は、第１の垂直伝導性要素１２０のうちの１つの上に配置されてよく、それに電気的に接続されてよく、さらに各第３の垂直伝導性要素３５０は、再配線層１４０に電気的に接続されてよい。すなわち、第１のチップ１１０の第１の接合パッド１１２は、第１の垂直伝導性要素１２０および第３の垂直伝導性要素３５０を介して再配線層１４０に電気的に接続されてよい。図３において、チップパッケージ構造３００は、複数の第３の垂直伝導性要素３５０を含み、第３の垂直伝導性要素３５０のそれぞれは、対応する第１の垂直伝導性要素１２０と接触していてよいが、これには限定されない。
さらに、第３の垂直伝導性要素３５０は、第３のモールディング層３６０を貫通してよい。図３において、第３の垂直伝導性要素３５０の延在方向は、第１のチップスタックＣＳ１の法線方向Ｄｎと実質的に平行であってよいが、これには限定されない。一部の実施形態において、第３の垂直伝導性要素３５０の延在方向は、第１の垂直伝導性要素１２０の延在方向、および／または第２の垂直伝導性要素３２０の延在方向と実質的に平行であってよいが、これには限定されない。さらに、第２の垂直伝導性要素３２０は、金、銅、アルミニウム、銀、および／または他の適切な金属などの、ただし、これらには限定されない少なくとも１つの伝導性材料を含んでよい。一部の実施形態において、第３の垂直伝導性要素３５０の材料は、第１の垂直伝導性要素１２０の材料、および／または第２の垂直伝導性要素３２０の材料と同一であってよいが、これには限定されない。
一部の実施形態において、チップパッケージ構造３００は、第２のチップスタックＣＳ２と再配線層１４０の間に配置された他のチップスタックをさらに含んでよい。この事例において、第３のモールディング層３６０は、第２のチップスタックＣＳ２と再配線層１４０の間に配置されたこのチップスタックもカプセル化してよい。
その結果、チップスタックは、積み重ねられるので、チップパッケージ構造３００の横方向サイズが、低減されることが可能である。また、チップパッケージ構造３００の横方向サイズは、垂直伝導性要素の使用に起因して、さらに低減されることが可能である。他方、製造工程において、チップのオフセットが存在する場合、垂直伝導性要素および再配線層１４０の形成の信頼性は、従来の配線接合技術の信頼性より高い。
図４を参照すると、図４は、本発明の第４の実施形態によるチップパッケージ構造の横断面図を示す概略図である。図４を簡明にするために、図４は、第１のチップ１１０のそれぞれが１つの第１の接合パッド１１２を有し、第２のチップ３１０のそれぞれが１つの第２の接合パッド３１２を有することだけを示すが、実際には、第１のチップ１１０のそれぞれは、１つの第１の接合パッド１１２を有しても、複数の第１の接合パッド１１２を有してもよく、第２のチップ３１０のそれぞれは、１つの第２の接合パッド３１２を有しても、複数の第２の接合パッド３１２を有してもよい。図４に示されるとおり、この実施形態と第３の実施形態の間の違いは、この実施形態におけるチップパッケージ構造４００の第１のチップスタックＣＳ１が、部分再配線層４４０をさらに含むことであり、部分再配線層４４０は、第１の垂直伝導性要素１２０と第３の垂直伝導性要素３５０の間に配置される。言い換えると、部分再配線層４４０は、第１のモールディング層１３０上にある。
部分再配線層４４０の構造は、再配線層１４０と類似する。詳細には、部分再配線層４４０は、少なくとも１つの伝導性層４４２と、少なくとも１つの絶縁層４４４とを含んでよく、伝導性層４４２は、第１の垂直伝導性要素１２０と第３の垂直伝導性要素３５０の間で電気的に接続されてよい。伝導性層４４２は、金属材料、他の任意の適切な伝導性材料、またはその組合せを含んでよく、絶縁層４４４は、有機材料または無機材料を含んでよい。一部の実施形態において、図３に示されるとおり、部分再配線層４４０は、１つの伝導性層４４２と、１つの絶縁層４４４とを含んでよい。一部の実施形態（図示されない）において、部分再配線層４４０は、複数の伝導性層４４２と、複数の絶縁層４４４とを含んでよい。
図４において、部分再配線層４４０に起因して、第３の垂直伝導性要素３５０は、対応する第１の垂直伝導性要素１２０上に直に配置されなくてよいことがある。すなわち、互いに対応する第３の垂直伝導性要素３５０と第１の垂直伝導性要素１２０は、第１のチップスタックＣＳ１の法線方向Ｄｎで互い違いに配置されてよい。それ故、第３の垂直伝導性要素３５０は、他の任意の適切な位置に配置されてよい。さらに、この事例において、図４に示される第２のチップスタックＣＳ２は、第１のチップ１１０ｄの第１の接合パッド１１２、および最上の第１の垂直伝導性要素１２０と重なり合ってよいが、これには限定されない。その結果、第１のチップスタックＣＳ１と第２のチップスタックＣＳ２の重なり合う区域が、チップパッケージ構造４００の横方向サイズを小さくするように増大される。
前述のチップパッケージ構造を製造するための例示的な方法が、後段で開示される。
図５を参照すると、図５は、本発明の実施形態によるチップパッケージ構造の製造方法を示すフローチャートである。図５に示されるフローチャートは、例示的であることを認識されたい。一部の実施形態において、ステップのうちのいくつかは、同時に実行されてよく、または図５に示されるのとは異なる順序で実行されてよい。一部の実施形態において、他の任意の適切なステップが、方法５００の既存のステップのうちの１つの前または後に方法５００において追加されてよい。後段の内容に関して、方法５００は、図５を参照して説明されるものとする。しかし、方法５００は、それらの例示的な実施形態に限定されない。
方法５００をより明確に説明するために、図６Ａから図６Ｋ、および図３が、さらに参照される。図６Ａから図６Ｋは、本発明の実施形態によるチップパッケージ構造３００の製造方法におけるステータスをそれぞれ例示する概略図である。図６Ａから図６Ｋ、および図３は、図３に示されるチップパッケージ構造３００（すなわち、第３の実施形態のチップパッケージ構造３００）の製造工程を示すためにさらに参照されることに留意されたい。
図５のステップ５１０ａにおいて、第１のチップ１００は、キャリアボードＣＢ１上に積み重ねられる（図６Ａに示されるとおり）。例えば、図６Ａにおいて、第１のチップ１１０は、第１の接合パッド１１２が第１のチップ１１０によって覆われないように、階段の形状で積み重ねられる。さらに、ダイアタッチフィルム１１４が、第１のチップ１１０が互いに付着されてよいように、いくつかの第１のチップ１１０ｂ、１１０ｃ、および１１０ｄの下面上に配置されてよい。
図５のステップ５２０ａにおいて、第１の垂直伝導性要素１２０が、第１の接合パッド１１２に電気的に接続されることになる第１の接合パッド１１２上に形成される（図６Ｂに示されるとおり）。一部の実施形態において、第１の垂直伝導性要素１２０は、接合工程によって形成されてよく、第１の垂直伝導性要素１２０の端部が、第１の接合パッド１１２上に接合され、第１の垂直伝導性要素１２０の別の端部は何も接触しない。それ故、第１の垂直伝導性要素１２０の延在方向は、第１のチップスタックＣＳ１の法線方向Ｄｎと実質的に平行であってよい。
任意選択で、一部の実施形態において、第１のチップ１１０のうちの２つにそれぞれが属する第１の接合パッド１１２のうちの２つの間に電気的に接続された接続配線２１０（図２を参照する）が、形成されてよいが、これには限定されない。
図５のステップ５３０ａにおいて、第１のモールディング層１３０が、第１のチップスタックＣＳ１を形成するために第１のチップ１１０をカプセル化するように形成され（図６Ｃおよび図６Ｄに示されるとおり）、第１のチップスタックＣＳ１は、第１のチップ１１０と、第１の垂直伝導性要素１２０と、第１のモールディング層１３０とを含む。
詳細には、図６Ｃに示されるとおり、第１のモールディング層１３０が、第１のチップ１１０および第１の垂直伝導性要素１２０を覆うように形成される。次に、図６Ｄに示されるとおり、第１のモールディング層１３０の表面が、各第１の垂直伝導性要素１２０の端部を露出させるように薄くされる。言い換えると、第１のモールディング層１３０を形成するステップは、各第１の垂直伝導性要素１２０の端部を露出させるように第１のモールディング層１３０の表面を薄くすることを含んでよい。したがって、第１の垂直伝導性要素１２０は、後続の製造工程において第１のモールディング層１３０上に形成される構成要素に電気的に接続されてよい。さらに、この薄くするステップは、化学機械研磨（ＣＭＰ）工程または他の任意の適切な工程を使用する。さらに、第１のモールディング層１３０が形成された後、第１の垂直伝導性要素１２０が、第１のモールディング層１３０を貫通してよい。
任意選択で、一部の実施形態において、部分再配線層４４０（図４を参照する）は、第１のモールディング層１３０が形成された後に第１のモールディング層１３０上に形成されてよいが、これには限定されない。
図５のステップ５１０ｂにおいて、第２のチップ３１０が、キャリアボードＣＢ１上に積み重ねられる（図６Ａに示されるとおり）。例えば、図６Ａにおいて、第２のチップ３１０は、第２の接合パッド３１２が第２のチップ３１０によって覆われないように、階段の形状で積み重ねられる。さらに、ダイアタッチフィルム３１４が、第２のチップ３１０が互いに付着されてよいように、いくつかの第１のチップ３１０ｂ、３１０ｃ、および３１０ｄの下面上に配置されてよい。
図５のステップ５２０ｂにおいて、第２の垂直伝導性要素３２０が、第２の接合パッド３１２に電気的に接続されることになる第２の接合パッド３１２上に形成される（図６Ｂに示されるとおり）。一部の実施形態において、第２の垂直伝導性要素３２０は、接合工程によって形成されてよく、第２の垂直伝導性要素３２０の端部が、第２の接合パッド３１２上に接合され、第２の垂直伝導性要素３２０の別の端部は何も接触しない。それ故、第２の垂直伝導性要素３２０の延在方向は、第２のチップスタックＣＳ２の法線方向と実質的に平行であってよい（例えば、一部の実施形態において、第２の垂直伝導性要素３２０は、第１のチップスタックＣＳ１の法線方向Ｄｎと実質的に平行であってよい）。
図５のステップ５３０ｂにおいて、第２のモールディング層３３０が、第２のチップスタックＣＳ２を形成するために第２のチップ３１０をカプセル化するように形成され（図６Ｃおよび図６Ｄに示されるとおり）、第２のチップスタックＣＳ２は、第２のチップ３１０と、第２の垂直伝導性要素３２０と、第２のモールディング層３３０とを含む。
詳細には、図６Ｃに示されるとおり、第２のモールディング層３３０は、第２のチップ３１０および第２の垂直伝導性要素３２０を覆うように形成される。次に、図６Ｄに示されるとおり、第２のモールディング層３３０の表面が、第２の垂直伝導性要素３２０が、後続の製造工程において第２のモールディング層３３０上に形成される構成要素に電気的に接続されてよいように、各第２の垂直伝導性要素３２０の端部を露出させるように薄くされる。さらに、この薄くするステップは、化学機械研磨（ＣＭＰ）工程または他の任意の適切な工程を使用する。さらに、第２のモールディング層３３０が形成された後、第２の垂直伝導性要素３２０が、第２のモールディング層３３０を貫通してよい。
一部の実施形態において、図５および図６Ａに示されるとおり、ステップ５１０ａにおけるキャリアボードは、ステップ５１０ｂにおけるキャリアボードと同一であってよく、すなわち、第１のチップ１１０と第２のチップ３１０は、同一のキャリアボードＣＢ１上に積み重ねられてよいが、これには限定されない。したがって、ステップ５１０ａとステップ５１０ｂは、同時に実行されてよい。一部の実施形態において（図示されない）、ステップ５１０ａにおけるキャリアボードは、ステップ５１０ｂにおけるキャリアボードと異なっていてよく、ステップ５１０ａとステップ５１０ｂは、同時に実行されなくてよい。
一部の実施形態において、図５、および図６Ｂから図６Ｄに示されるとおり、第１のチップスタックＣＳ１と第２のチップスタックＣＳ２が、同一のキャリアボードＣＢ１上に形成され、第１のモールディング層１３０と第２のモールディング層３３０が、同一の材料で形成されるように、ステップ５２０ａとステップ５２０ｂが、同時に実行されてよく、ステップ５３０ａとステップ５３０ｂが、同時に実行されてよいが、これには限定されない。図６Ｃおよび図６Ｄに示されるとおり、第１のモールディング層１３０と第２のモールディング層３３０は、互いに直接に接続されるが、これには限定されない。
次に、一部の実施形態において、いくつかのステップが、方法５００において追加されてよい。例えば、第１のチップスタックＣＳ１と第２のチップスタックＣＳ２は、図６Ｄにおける同一のキャリアボードＣＢ１上に形成されるので、キャリアボードＣＢ１を除去するためのステップ、および第１のチップスタックＣＳ１を第２のチップスタックＣＳ２から分離するためのステップが、実行される。より正確には、図６Ｅに示されるとおり、キャリアボードＣＢ１は、第１のチップスタックＣＳ１および第２のチップスタックＣＳ２がキャリアボードＣＢ１から分離されてよいように、除去されてよい。一部の実施形態において、第１のチップスタックＣＳ１および第２のチップスタックＣＳ２をキャリアボードＣＢ１から分離するための剥離工程が、実行されてよいが、これには限定されない。次に、第１のチップスタックＣＳ１と第２のチップスタックＣＳ２が、互いに分離されてよい。一部の実施形態において、第１のチップスタックＣＳ１を第２のチップスタックＣＳ２から分離するための切断工程が、実行されてよいが、これには限定されない。任意選択で、第１のチップスタックＣＳ１を第２のチップスタックＣＳ２から分離した後、ダイアタッチフィルム３４０が、第２のチップスタックＣＳ２の下面上にさらに形成されてよい。
図５のステップ５４０において、第２のチップスタックＣＳ２が、第１のチップスタックＣＳ１上に積み重ねられる（図６Ｆに示されるとおり）。詳細には、第１のチップスタックＣＳ１は、別のキャリアボードＣＢ２上に配置されてよく、次に、第２のチップスタックＣＳ２が、第１のチップスタックＣＳ１上に積み重ねられ、このキャリアボードＣＢ２は、前述したキャリアボードＣＢ１と同一であっても、異なっていてもよい。例えば、図６Ｆにおいて、第２のチップスタックＣＳ２は、第１の接合パッド１１２が第２のチップスタックＣＳ２によって覆われないように、階段の形状で第１のチップスタックＣＳ１上に積み重ねられてよい。さらに、一部の実施形態において、第２のチップスタックＣＳ２と第１のチップスタックＣＳ１は、第２のチップスタックＣＳ２の下面上に形成されたダイアタッチフィルム３４０を介して互いに付着される。
図５のステップ５５０において、第３の垂直伝導性要素３５０が、第１の垂直伝導性要素１２０に電気的に接続されることになる第１の垂直伝導性要素１２０上に形成される（図６Ｇに示されるとおり）。第３の垂直伝導性要素３５０の形成工程は、第１の垂直伝導性要素１２０の形成工程と同様である。一部の実施形態において、第３の垂直伝導性要素３５０は、接合工程によって形成されてよく、第３の垂直伝導性要素３５０の端部が、第１の垂直伝導性要素１２０上に接合され、第３の垂直伝導性要素３５０の別の端部は何も接触しない。それ故、第３の垂直伝導性要素３５０の延在方向は、第１のチップスタックＣＳ１の法線方向Ｄｎと実質的に平行であってよい。
図５のステップ５６０において、第３のモールディング層３６０が、第１のチップスタックＣＳ１および第２のチップスタックＣＳ２をカプセル化するように形成される（図６Ｈおよび図６Ｉに示されるとおり）。詳細には、図６Ｈにおいて示されるとおり、第３のモールディング層３６０は、第１のチップスタックＣＳ１、第２のチップスタックＣＳ２、および第３の垂直伝導性要素３５０を覆うように形成される。次に、図６Ｉに示されるとおり、第３のモールディング層３６０の表面が、各第３の垂直伝導性要素３５０の端部、および各第２の垂直伝導性要素３２０の端部を露出させるように薄くされる。したがって、第３の垂直伝導性要素３５０および第２の垂直伝導性要素３２０は、後続の製造工程で形成される構成要素に電気的に接続されてよい。さらに、この薄くするステップは、化学機械研磨工程または他の任意の適切な工程を使用する。さらに、第３のモールディング層３６０が形成された後、第３の垂直伝導性要素３５０が、第３のモールディング層３６０を貫通してよい。
図５のステップ５７０において、再配線層１４０が、第１の垂直伝導性要素１２０、第２の垂直伝導性要素３２０、および第３の垂直伝導性要素３５０に電気的に接続されることになる第１のチップスタックＣＳ１および第２のチップスタックＣＳ２の上に形成される（図６Ｊに示されるとおり）。再配線層１４０は、少なくとも１つの伝導性層１４２と、少なくとも１つの絶縁層１４４とを含んでよく、伝導性層１４２は、第１の垂直伝導性要素１２０に電気的に接続されてよい。例えば、図６Ｊにおいて、伝導性層１４２が、第１の垂直伝導性要素１２０、第２の垂直伝導性要素３２０、および第３の垂直伝導性要素３５０に電気的に接続されるように第１のチップスタックＣＳ１および第２のチップスタックＣＳ２の上に形成され、パターン形成されてよく（図６Ｊにおいて、伝導性層１４２は、第１の垂直伝導性要素１２０、第２の垂直伝導性要素３２０、および第３の垂直伝導性要素３５０の端部と接触していてよい）、次に、絶縁層１４４が、伝導性層１４２上に形成されてよく、絶縁層１４４は、伝導性層１４２の複数の部分を露出させるように開口１４６を形成するためにパターン形成されてよいが、これには限定されない。さらに、伝導性層１４２および絶縁層１４４は、化学堆積（ＣＶＤ）、物理堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはその任意の組合せを含むが、これらには限定されない１つまたは複数の薄膜堆積工程によって形成されてよく、伝導性層１４２および絶縁層１４４は、フォトリソグラフィ工程によって、ただし、これに限定されることなく、パターン形成されてよい。
さらに、複数のはんだボール１５０が、再配線層４４０上に形成されてよい。より正確には、はんだボール１５０は、再配線層１４０上に、開口１４６に対応して形成されてよい。
次に、図６Ｋにおいて、キャリアボードＣＢ２が、除去されてよい。一部の実施形態において、第１のチップスタックＣＳ１をキャリアボードＣＢ２から分離するための剥離工程が実行されてよいが、これらには限定されない。
任意選択で、保護層１６０が、図３に示されるチップパッケージ構造３００を完成させるように、再配線層１４０とは反対の第１のチップスタックＣＳ１の側の上に形成されてよい。一部の実施形態において、保護層１６０は、第１のチップスタックＣＳ１上に付着されてよいが、これらには限定されない。
図７を参照すると、図７は、本発明の別の実施形態によるチップパッケージ構造の製造方法を示すフローチャートである。図７に示されるフローチャートは、例示的であることを認識されたい。一部の実施形態において、ステップのうちのいくつかは、同時に実行されてよく、または図７に示されるのとは異なる順序で実行されてよい。一部の実施形態において、他の任意の適切なステップが、方法７００の既存のステップのうちの１つの前または後に方法７００において追加されてよい。後段の内容に関して、方法７００は、図７を参照して説明されるものとする。しかし、方法７００は、それらの例示的な実施形態に限定されない。
方法７００をより明確に説明するために、図６Ａから図６Ｄ、図８、および図１が、さらに参照される。図８は、本発明の別の実施形態によるチップパッケージ構造の製造方法におけるステータスを示す概略図である。図６Ａから図６Ｄ、図８、および図１は、図１に示されるチップパッケージ構造１００（すなわち、第１の実施形態のチップパッケージ構造１００）の製造工程を示すためにさらに参照されることに留意されたい。
図７のステップ５１０ａ、５２０ａ、および５３０ａの説明については、前段の内容、および図５が参照されてよく、したがって、ステップ５１０ａ、５２０ａ、および５３０ａについて冗長に説明されることはない。図６Ａから図６Ｄに示される第２のチップスタックＣＳ２は、この実施形態においては形成されなくてもよいことに留意されたい。
図７のステップ７４０において、再配線層１４０が、第１の垂直伝導性要素１２０に電気的に接続されることになる第１のチップスタックＣＳ１上に形成される（図８に示されるとおり）。再配線層１４０の形成方法については、前段の内容が参照されてよく、繰り返される部分について冗長に説明されることはない。さらに、はんだボール１５０が、再配線層１４０上に、開口１４６に対応して形成されてよい。
次に、キャリアボードＣＢ１が、除去されてよい。一部の実施形態において、第１のチップスタックＣＳ１をキャリアボードＣＢ１から分離するための剥離工程が、実行されてよいが、これらには限定されない。
任意選択で、保護層１６０が、図１に示されるチップパッケージ構造１００を完成させるように、再配線層１４０とは反対の第１のチップスタックＣＳ１の側の上に形成されてよい。
要約すると、本発明のチップパッケージ構造の設計に起因して、チップパッケージ構造は、より小さい横方向サイズを有し、チップパッケージ構造のチップと外部デバイスとの間の信号伝送パスが、小さくされてよい。さらに、チップパッケージ構造の設計時間および費用が、低減されることが可能である。他方、製造工程において、チップのオフセットが存在する場合、チップパッケージ構造の信頼性を向上させることが可能である。
特定の実施形態の前述の説明は、他の人々が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念を逸脱することなく、法外な実験なしに、そのような特定の実施形態を様々な応用のために容易に変形すること、および／または適合させることができるように、本開示の一般的な性質を完全に開示する。したがって、そのような適合および変形は、本明細書において提示される教示および案内に基づいて、開示される実施形態の均等物の趣意および範囲に含まれることが意図される。本明細書における言葉遣いまたは用語法は、本明細書の用語法または言葉遣いが、教示および案内に照らして当業者によって解釈されることになるように、限定ではなく、説明を目的とすることを理解されたい。
本開示の実施形態は、明示される機能、およびそれらの機能の関係の実施を例示する機能構築ブロックの助けを借りて前段で説明されてきた。これらの機能構築ブロックの境界は、説明の便宜のために本明細書において恣意的に定義されてきた。明示される機能、およびそれらの機能の関係が適切に実行される限り、代替の境界が定義されることが可能である。
概要セクションおよび要約書セクションは、本発明者によって企図される本開示の１つまたは複数の、ただし、すべてではない例示的な実施形態を提示してよく、それ故、本開示、および添付の特許請求の範囲を限定することはまったく意図していない。
本開示の幅および範囲は、前述される例示的な実施形態のいずれによっても限定されるべきではなく、専ら、添付の特許請求の範囲、およびそれと均等の範囲により定義されるべきである。
１００、２００、３００、４００ チップパッケージ構造
１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、３１０、３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ チップ
１１２、３１２ 接合パッド
１１４、３１４ ダイアタッチフィルム
１２０、３２０、３５０ 垂直伝導性要素
１３０、３３０、３６０ モールディング層
１４０ 再配線層
１４２、４４２ 伝導性層
１４４、４４４ 絶縁層
１４６ 開口
１５０ はんだボール
１６０ 保護層
２１０ 接続配線
４４０ 部分再配線層
ＣＢ１、ＣＢ２ キャリアボード
ＣＳ１、ＣＳ２ チップスタック
Ｄｎ 法線方向

Claims (20)

  1. 順次に積み重ねられた複数の第１のチップであって、前記複数の第１のチップのそれぞれが、少なくとも１つの第１の接合パッドを備え、前記第１の接合パッドが、前記複数の第１のチップによって覆われない、複数の第１のチップと、
    前記複数の第１のチップをカプセル化する第１のモールディング層と、
    前記第１のモールディング層を貫通する少なくとも１つの第１の垂直伝導性要素であって、前記第１の接合パッドのうちの少なくとも１つの上に配置され、前記第１の接合パッドのうちの前記少なくとも１つに電気的に接続された少なくとも１つの第１の垂直伝導性要素とを備える第１のチップスタックと、
    前記第１のチップスタック上に配置され、前記少なくとも１つの第１の垂直伝導性要素に電気的に接続された再配線層と
    を備えるチップパッケージ構造。
  2. 前記第１のチップスタックと前記再配線層との間に配置された第２のチップスタックをさらに備えるチップパッケージ構造であって、
    前記第２のチップスタックが、
    順次に積み重ねられた複数の第２のチップであって、前記複数の第２のチップのそれぞれが、少なくとも１つの第２の接合パッドを備え、前記第２の接合パッドが、前記複数の第２のチップによって覆われない、複数の第２のチップと、
    前記複数の第２のチップをカプセル化する第２のモールディング層と、
    前記第２のモールディング層を貫通する少なくとも１つの第２の垂直伝導性要素であって、前記第２の接合パッドのうちの少なくとも１つの上に配置され、前記第２の接合パッドのうちの前記少なくとも１つに電気的に接続され、かつ前記再配線層に電気的に接続された少なくとも１つの第２の垂直伝導性要素と
    を備える、請求項１に記載のチップパッケージ構造。
  3. 第３のモールディング層と、少なくとも１つの第３の垂直伝導性要素とをさらに備えるチップパッケージ構造であって、
    前記第３のモールディング層が、前記第１のチップスタックおよび前記第２のチップスタックをカプセル化し、前記少なくとも１つの第３の垂直伝導性要素が、前記第３のモールディング層を貫通し、前記少なくとも１つの第３の垂直伝導性要素が、前記少なくとも１つの第１の垂直伝導性要素上に配置され、かつ前記少なくとも１つの第１の垂直伝導性要素に電気的に接続され、前記少なくとも１つの第３の垂直伝導性要素が、前記再配線層に電気的に接続された、請求項２に記載のチップパッケージ構造。
  4. 前記少なくとも１つの第３の垂直伝導性要素の延在方向が、前記第１のチップスタックの法線方向と実質的に平行である、請求項３に記載のチップパッケージ構造。
  5. 前記第１のチップスタックが、前記少なくとも１つの第１の垂直伝導性要素と前記少なくとも１つの第３の垂直伝導性要素との間に配置された部分再配線層をさらに備える、請求項３に記載のチップパッケージ構造。
  6. 前記第２のチップスタックが、階段の形状で前記第１のチップスタック上に積み重ねられる、請求項２に記載のチップパッケージ構造。
  7. 前記少なくとも１つの第１の垂直伝導性要素の延在方向が、前記第１のチップスタックの法線方向と実質的に平行である、請求項１に記載のチップパッケージ構造。
  8. 前記複数の第１のチップが、階段の形状で積み重ねられる、請求項１に記載のチップパッケージ構造。
  9. 前記再配線層とは反対の前記第１のチップスタックの側の上に配置された保護層をさらに備える、請求項１に記載のチップパッケージ構造。
  10. 前記第１のチップスタックが、前記複数の第１のチップのうちの２つにそれぞれ属する前記第１の接合パッドのうちの２つの間で電気的に接続された接続配線をさらに備える、請求項１に記載のチップパッケージ構造。
  11. チップパッケージ構造の製造方法であって、
    キャリアボード上に複数の第１のチップを積み重ねるステップであって、前記複数の第１のチップのそれぞれが、少なくとも１つの第１の接合パッドを有し、前記第１の接合パッドが、前記複数の第１のチップによって覆われない、積み重ねるステップと、
    前記第１の接合パッドのうちの少なくとも１つの上に、前記第１の接合パッドのうちの前記少なくとも１つに電気的に接続されることになる少なくとも１つの第１の垂直伝導性要素を形成するステップと、
    前記複数の第１のチップをカプセル化して第１のチップスタックを形成するように第１のモールディング層を形成するステップであって、前記少なくとも１つの第１の垂直伝導性要素が、前記第１のモールディング層を貫通し、前記第１のチップスタックが、前記複数の第１のチップと、前記少なくとも１つの第１の垂直伝導性要素と、前記第１のモールディング層とを備える、形成するステップと、
    前記第１のチップスタックの上に、前記少なくとも１つの第１の垂直伝導性要素に電気的に接続されることになる再配線層を形成するステップと
    を含むチップパッケージ構造の製造方法。
  12. 前記再配線層を形成する前記ステップの前に、前記第１のチップスタック上に第２のチップスタックを積み重ねるステップをさらに含むチップパッケージ構造の製造方法であって、
    前記第２のチップスタックが、
    順次に積み重ねられた複数の第２のチップであって、前記複数の第２のチップのそれぞれが、少なくとも１つの第２の接合パッドを備え、前記第２の接合パッドが、前記複数の第２のチップによって覆われない、複数の第２のチップと、
    前記複数の第２のチップをカプセル化する第２のモールディング層と、
    前記第２のモールディング層を貫通する少なくとも１つの第２の垂直伝導性要素であって、前記第２の接合パッドのうちの少なくとも１つの上に配置され、前記第２の接合パッドのうちの前記少なくとも１つに電気的に接続された少なくとも１つの第２の垂直伝導性要素とを備え、
    前記再配線層が、前記少なくとも１つの第２の垂直伝導性要素に電気的に接続される、請求項１１に記載のチップパッケージ構造の製造方法。
  13. 前記第２のチップスタックの形成方法が、
    前記複数の第２のチップを積み重ねるステップと、
    前記第２の接合パッドのうちの前記少なくとも１つの上に前記少なくとも１つの第２の垂直伝導性要素を形成するステップと、
    前記複数の第２のチップをカプセル化するように前記第２のモールディング層を形成するステップとを含む、請求項１２に記載のチップパッケージ構造の製造方法。
  14. チップパッケージ構造の製造方法であって、
    前記再配線層を形成する前記ステップの前に、
    前記少なくとも１つの第１の垂直伝導性要素上に、前記少なくとも１つの第１の垂直伝導性要素に電気的に接続されることになる少なくとも１つの第３の垂直伝導性要素を形成するステップと、
    前記第１のチップスタックおよび前記第２のチップスタックをカプセル化するように第３のモールディング層を形成するステップであって、前記少なくとも１つの第３の垂直伝導性要素が、前記第３のモールディング層を貫通する、形成するステップとをさらに含み、
    前記再配線層が、前記少なくとも１つの第３の垂直伝導性要素に電気的に接続される、請求項１２に記載のチップパッケージ構造の製造方法。
  15. 前記第１のチップスタックと前記第２のチップスタックが、同一のキャリアボード上に形成される、請求項１２に記載のチップパッケージ構造の製造方法。
  16. 前記第２のチップスタックが、階段の形状で前記第１のチップスタック上に積み重ねられる、請求項１２に記載のチップパッケージ構造の製造方法。
  17. 前記第１のモールディング層を形成する前記ステップが、
    前記少なくとも１つの第１の垂直伝導性要素の端部を露出させるように前記第１のモールディング層の表面を薄くするステップを含む、請求項１１に記載のチップパッケージ構造の製造方法。
  18. 前記複数の第１のチップが、階段の形状で積み重ねられる、請求項１１に記載のチップパッケージ構造の製造方法。
  19. 前記キャリアボードを除去するステップをさらに含む、請求項１１に記載のチップパッケージ構造の製造方法。
  20. 前記チップパッケージ構造の製造方法であって、
    前記キャリアボードを除去する前記ステップの後、前記再配線層とは反対の前記第１のチップスタックの側の上に保護層を形成するステップを含む、請求項１９に記載のチップパッケージ構造の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
CN109643702A (zh) * 2016-10-01 2019-04-16 英特尔公司 电子器件封装
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
KR20220022692A (ko) * 2020-08-19 2022-02-28 에스케이하이닉스 주식회사 수직 인터커넥터를 포함하는 반도체 패키지
US11289130B2 (en) * 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
JP2022098115A (ja) * 2020-12-21 2022-07-01 キオクシア株式会社 半導体装置およびその製造方法
US20220199582A1 (en) * 2020-12-23 2022-06-23 Stmicroelectronics Pte Ltd Stacked die package including a multi-contact interconnect
KR20230015402A (ko) * 2021-01-26 2023-01-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 기판 구조, 그 제조 및 패키징 방법
CN113380762B (zh) * 2021-06-04 2022-08-30 长江存储科技有限责任公司 芯片封装结构及其制造方法
WO2024092612A1 (en) * 2022-11-03 2024-05-10 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor packaged structure and method for manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209218A (ja) * 2002-01-15 2003-07-25 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
US20150243634A1 (en) * 2014-02-27 2015-08-27 SK Hynix Inc. Semiconductor device
US9716080B1 (en) * 2016-06-02 2017-07-25 Powertech Technology Inc. Thin fan-out multi-chip stacked package structure and manufacturing method thereof

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5251497A (en) * 1975-10-24 1977-04-25 Bridgestone Corp Improved process for preparing flame-retarded polyurethane foam having a low smoking property
JPH05251497A (ja) * 1992-03-09 1993-09-28 Nec Corp 半導体装置
TW200939407A (en) * 2008-03-13 2009-09-16 Chipmos Technologies Inc Multi-chip package structure and the method thereof
KR20100112446A (ko) * 2009-04-09 2010-10-19 삼성전자주식회사 적층형 반도체 패키지 및 그 제조 방법
KR101053140B1 (ko) * 2009-04-10 2011-08-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
KR101604605B1 (ko) * 2009-09-24 2016-03-21 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101686553B1 (ko) * 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
KR20120035297A (ko) * 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8970046B2 (en) * 2011-07-18 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same
KR101831938B1 (ko) * 2011-12-09 2018-02-23 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지
KR102143653B1 (ko) * 2013-12-31 2020-08-11 에스케이하이닉스 주식회사 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조방법
KR102299673B1 (ko) * 2014-08-11 2021-09-10 삼성전자주식회사 반도체 패키지
KR20160055100A (ko) * 2014-10-03 2016-05-17 인텔 코포레이션 수직 기둥들을 갖는 오버랩핑 적층형 다이 패키지
CN108292653B (zh) * 2015-09-25 2022-11-08 英特尔公司 用来使封装集成电路管芯互连的方法、设备和系统
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
TWI606563B (zh) * 2016-04-01 2017-11-21 力成科技股份有限公司 薄型晶片堆疊封裝構造及其製造方法
CN107579061B (zh) * 2016-07-04 2020-01-07 晟碟信息科技（上海）有限公司 包含互连的叠加封装体的半导体装置
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
WO2018058359A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Stacked chip package having substrate interposer and wirebonds
WO2018125159A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Semiconductor package having singular wire bond on bonding pads
TWI613772B (zh) * 2017-01-25 2018-02-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造
TWI638439B (zh) * 2017-04-17 2018-10-11 力成科技股份有限公司 半導體封裝結構及其製造方法
CN109979907B (zh) * 2017-12-28 2021-01-08 瀚宇彩晶股份有限公司 电子产品
KR102475818B1 (ko) * 2018-01-18 2022-12-08 에스케이하이닉스 주식회사 멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법
CN110010481B (zh) * 2018-10-10 2020-12-29 浙江集迈科微电子有限公司 一种密闭型系统级光电模块封装方式和工艺
CN109585431A (zh) * 2018-12-17 2019-04-05 华进半导体封装先导技术研发中心有限公司 一种Flash芯片堆叠的扇出封装结构及其制造方法
US11948917B2 (en) * 2019-04-23 2024-04-02 Intel Corporation Die over mold stacked semiconductor package
KR20210029447A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210036061A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210039112A (ko) * 2019-10-01 2021-04-09 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209218A (ja) * 2002-01-15 2003-07-25 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
US20150243634A1 (en) * 2014-02-27 2015-08-27 SK Hynix Inc. Semiconductor device
US9716080B1 (en) * 2016-06-02 2017-07-25 Powertech Technology Inc. Thin fan-out multi-chip stacked package structure and manufacturing method thereof

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