TWI613772B - 薄型扇出式多晶片堆疊封裝構造 - Google Patents

薄型扇出式多晶片堆疊封裝構造 Download PDF

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Abstract

揭示一種薄型扇出式多晶片堆疊封裝構造。封膠體密封晶片堆疊體與垂直導通元件。晶片堆疊體主要由複數個晶片堆疊所組成，電極與一主動面不被晶片堆疊覆蓋，較佳地晶片為Z形位移的階梯式堆疊。垂直導通元件接合至電極，封膠體之平坦面鄰近於未堆疊覆蓋之主動面，垂直導通元件之接合面共平面顯露於平坦面。重配置線路結構形成於平坦面上，一保護層覆蓋平坦面並具有複數個孔圖案，以不覆蓋接合面，扇出線路形成於保護層上並透過對應孔圖案而連接至接合面。因此，能在有限的封裝高度內密封更多數量的晶片，且不易造成垂直導通元件之間的電性短路。

Description

薄型扇出式多晶片堆疊封裝構造
本發明係有關於半導體晶片封裝領域，特別係有關於一種薄型扇出式多晶片堆疊封裝構造。
在習知的多晶片堆疊封裝構造中，複數個半導體晶片逐一往上堆疊在一基板上，並且該些晶片之主動面係朝上，並以打線形成之完整銲線電性連接該些晶片至該基板，通常銲線的接合線頭接合於晶片銲墊，銲線的線尾端接合於基板之接指，銲線的線段為弧形。然而，以此種方式形成的多晶片堆疊封裝構造之厚度受限於基板厚度與打線弧高而無法降低，並且特別是晶片堆疊數量越多時銲線需要越長，在形成封膠體時，容易發生沖線而產生短路等問題。
在一晶圓上堆疊晶片，以封膠體模封已堆疊好之多晶片，再以重配置線路結構取代習知的基板。而封膠體內必須製作電性連接晶片銲墊與重配置線路結構的垂直導通元件，例如模封導通孔(Through Mold Via,TMV)或是垂直銲線，垂直導通元件必須接合到晶片銲墊，當晶片堆疊越緊密時，不同晶片之間的銲墊間距將越小，而容易發生垂直導通元件的電性短路，導致了生 產良率的降低與封裝製程難度的提高。此外，晶片堆疊數量越多時，底層晶片的銲墊需要接合越長的垂直導通元件，會產生模封導通孔的鑽孔困難或是垂直銲線的打線失誤。
為了解決上述之問題，本發明之主要目的係在於提供一種薄型扇出式多晶片堆疊封裝構造，能在有限的封裝高度內密封更多數量的晶片，並且不易造成垂直導通元件之間的電性短路。
本發明之次一目的係在於提供一種薄型扇出式多晶片堆疊封裝構造，能有利於垂直導通元件的導電接合與打線編排。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種薄型扇出式多晶片堆疊封裝構造，包含一晶片堆疊體、複數個垂直導通元件、一封膠體以及一重配置線路結構。該晶片堆疊體主要係由複數個晶片堆疊所組成，每一晶片係具有一主動面以及複數個位於該主動面之電極，該些電極係不被該些晶片堆疊覆蓋，其中一主動面係亦不被該些晶片堆疊覆蓋，較佳地該些晶片係為Z形位移的階梯式堆疊。該些垂直導通元件係接合至該些電極。該封膠體係密封該晶片堆疊體與該些垂直導通元件，該封膠體係具有一平坦面，並且該些垂直導通元件係具有複數個接合面，其係共平面顯露於該平坦面。該重配置線路結構係形成於該平坦面上，該重配置線路結構係包含複數個扇出線路、一第一保護層以及一第二保護層，該第一保護層係 覆蓋於該平坦面並具有複數個孔圖案，以不覆蓋該些接合面，該些扇出線路係形成於該第一保護層上，並透過該第一保護層之對應孔圖案而連接至該些接合面，該第二保護層係形成於該第一保護層上並覆蓋該些扇出線路。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述薄型扇出式多晶片堆疊封裝構造中，具體地該些晶片係包含一第一晶片與一堆疊在該第一晶片上之第二晶片，在一較佳形態中，由該第一晶片之一邊緣至該第二晶片之一鄰近邊緣之間的一第一水平距離係可小於該第一晶片之複數個第一電極之一最鄰近者至該第一晶片之該邊緣之一第二水平距離，並且該第一晶片之該些第一電極係與該第二晶片之複數個第二電極交錯排列。因此，晶片堆疊的偏移量可以控制並且不同晶片之間的電極間距可以擴大間隔。
在前述薄型扇出式多晶片堆疊封裝構造中，可另包含複數個外接端子，其係可接合於該重配置線路結構上，以電性連接該些扇出線路，其中該些外接端子與該些扇出線路之間係設置有複數個端子承座，故可以製作為球格陣列封裝型態且該些外接端子能有效接合於該重配置線路結構之該些扇出線路且不會直接碰觸到該重配置線路結構之保護層。
在前述薄型扇出式多晶片堆疊封裝構造中，該些垂直導通元件係可包含複數個銲線之垂直線段，利用上述的晶片堆 疊方式可有利於該些垂直導通元件之打線編排。
在前述薄型扇出式多晶片堆疊封裝構造中，該些垂直導通元件係可包含複數個導體柱，利用上述的晶片堆疊方式可有利於該些垂直導通元件之接合。
在前述薄型扇出式多晶片堆疊封裝構造中，該第一保護層之該些孔圖案係可大於對應之該些垂直導通元件之該些接合面，以使該些接合面的全部面積接合該些扇出線路。
在前述薄型扇出式多晶片堆疊封裝構造中，該第一保護層之該些孔圖案係可小於對應之該些垂直導通元件之該些接合面，可以控制或限制該些接合面對於該些扇出線路的接合面積。
在前述薄型扇出式多晶片堆疊封裝構造中，可另包含至少一犧牲間隔片，係可設置於上述未堆疊覆蓋之主動面上，並且該犧牲間隔片係嵌埋該封膠體中，該犧牲間隔片之一底面亦共平面顯露於該平坦面，該第一保護層係可更覆蓋於該犧牲間隔片之該底面。該犧牲間隔片之設置可以維持上述未堆疊覆蓋之主動面與該平坦面之間隙，避免了未堆疊覆蓋之主動面受到研磨損害也可以防止扇出線路直接連接到晶片銲墊。
在前述薄型扇出式多晶片堆疊封裝構造中，該犧牲間隔片係可選自於虛晶片與金屬片之其中之一，可適用於晶片取放的作業，並具有良好散熱效果。
在前述薄型扇出式多晶片堆疊封裝構造中，該犧牲 間隔片之該底面係可不大於上述未堆疊覆蓋之主動面，以使該犧牲間隔片之周圍側面被該封膠體密封。藉此，該犧牲間隔片被該封膠體與該第一保護層共同密封而不易剝離。
在前述薄型扇出式多晶片堆疊封裝構造中，可另包含一定位點元件，係設置於該晶片堆疊體上並顯露於該封膠體之該平坦面，以供該重配置線路結構之線路對位。
在前述薄型扇出式多晶片堆疊封裝構造中，該定位點元件之一頂面係可與該犧牲間隔片之該底面在同一平面，以不影響該重配置線路結構之平坦化形成。
在前述薄型扇出式多晶片堆疊封裝構造中，可另包含一定位點標記，係顯露於該封膠體之該平坦面上，以供該重配置線路結構之線路對位。
在前述薄型扇出式多晶片堆疊封裝構造中，該定位點標記係可包含一定位標記凸塊，其係設置於該犧牲間隔片上。
在前述薄型扇出式多晶片堆疊封裝構造中，該犧牲間隔片係可為一虛晶片。
藉由上述的技術手段，本發明整合了銲線垂直線段等垂直導通元件與扇出型重配置線路結構在同一封裝構造中，以省略基板厚度。此外，該犧牲間隔片亦可作為銲線之暫時接合，該犧牲間隔片的局部移除而共平面於該封膠體之平坦面，可以形成具有垂直線段之不完整銲線。
A‧‧‧第二水平距離
B‧‧‧第一水平距離
P1‧‧‧第一電極間距
P2‧‧‧第二電極間距
X‧‧‧X軸排列方向
Y‧‧‧Y軸堆疊基準線
Y1‧‧‧第一Y軸側邊對齊線
Y2‧‧‧第二Y軸側邊對齊線
Y3‧‧‧第三Y軸側邊對齊線
30‧‧‧暫時載片
40‧‧‧暫時載片
100‧‧‧薄型扇出式多晶片堆疊封裝構造
110‧‧‧晶片堆疊體
111‧‧‧晶片
111A‧‧‧第一晶片
111B‧‧‧第二晶片
112‧‧‧主動面
112A‧‧‧未堆疊覆蓋之主動面
113‧‧‧電極
113A‧‧‧第一電極
113B‧‧‧第二電極
114‧‧‧晶片貼附層
115‧‧‧最鄰近角隅
120‧‧‧垂直導通元件
121‧‧‧接合面
122‧‧‧垂直線段
123‧‧‧接合線頭
130‧‧‧封膠體
131‧‧‧平坦面
140‧‧‧重配置線路結構
141‧‧‧扇出線路
142‧‧‧第一保護層
143‧‧‧第二保護層
144‧‧‧孔圖案
150‧‧‧外接端子
151‧‧‧端子承座
160‧‧‧犧牲間隔片
161‧‧‧底面
162‧‧‧側面
200‧‧‧薄型扇出式多晶片堆疊封裝構造
244‧‧‧孔圖案
300‧‧‧薄型扇出式多晶片堆疊封裝構造
370‧‧‧定位點元件
400‧‧‧薄型扇出式多晶片堆疊封裝構造
470‧‧‧定位點標記
第1圖：依據本發明之第一具體實施例，一種薄型扇出式多晶片堆疊封裝構造之截面示意圖。
第2圖：依據本發明之第一具體實施例，該薄型扇出式多晶片堆疊封裝構造之晶片堆疊體與犧牲間隔片之上視示意圖。
第3圖：依據本發明之第一具體實施例，該薄型扇出式多晶片堆疊封裝構造之晶片堆疊體與犧牲間隔片之立體示意圖。
第4圖：依據本發明之第二具體實施例，另一種薄型扇出式多晶片堆疊封裝構造之截面示意圖。
第5圖：依據本發明之第二具體實施例，該薄型扇出式多晶片堆疊封裝構造之晶片堆疊體與犧牲間隔片之上視示意圖。
第6圖：依據本發明之第三具體實施例，另一種薄型扇出式多晶片堆疊封裝構造之截面示意圖。
第7圖：依據本發明之第三具體實施例，該薄型扇出式多晶片堆疊封裝構造在以形成複數個垂直導通元件之過程中之截面示意圖。
第8圖：依據本發明之第三具體實施例，該薄型扇出式多晶片堆疊封裝構造在模封形成封膠體與表面研磨以形成平坦面之過程後之截面示意圖。
第9圖：依據本發明之第四具體實施例，另一種薄型扇出式多晶片堆疊封裝構造之截面示意圖。
第10圖：依據本發明之第四具體實施例，該薄型扇出式多晶片堆 疊封裝構造在以形成複數個垂直導通元件之過程中之截面示意圖。
第11圖：依據本發明之第四具體實施例，該薄型扇出式多晶片堆疊封裝構造在模封形成封膠體與表面研磨以形成平坦面之過程後之截面示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種薄型扇出式多晶片堆疊封裝構造100舉例說明於第1圖之截面示意圖。一種薄型扇出式多晶片堆疊封裝構造100係包含一晶片堆疊體110、複數個垂直導通元件120、一封膠體130以及一重配置線路結構140。較佳地，該薄型扇出式多晶片堆疊封裝構造100係更包含一犧牲間隔片160。第2圖係為該晶片堆疊體110與該犧牲間隔片160之上視示意圖，第3圖係為該晶片堆疊體110與該犧牲間隔片160之立體示意圖。
請參閱第1至3圖，該晶片堆疊體110主要係由複數個晶片111堆疊所組成，該些晶片111係為具有記憶體等IC半導體元件。每一晶片111係具有一主動面112以及複數個位於該主動面112之電極113，該些電極113係不被該些晶片111堆疊覆蓋，其中一主動面112係亦不被該些晶片111堆疊覆蓋。該主動面112係為積體電路的形成表面，該些電極113係與該晶片111內部積體電路的金屬內連線(未繪示)電性連接。該些晶片111之背面係可形成有一晶片貼附層114，用以黏接另一鄰近晶片111之主動面112，以構成該晶片堆疊體110。而被黏接主動面112的面積中約60~90%被該晶片貼附層114覆蓋。該些晶片111之堆疊數量可在四個或四個以上，在本實施例中係為八個晶片的堆疊。如第2及3圖所示，該些晶片111係為每兩個晶片為一堆疊循環的Z形位移的階梯式堆疊。如第2圖所示，具體地，相鄰晶片111之間的一第一電極間距P1係不小於同一晶片111之一第二電極間距P2。所稱的「Z形位移的階梯式堆疊」係表示晶片的階梯式堆疊除了Y軸的等距錯位更包含了部分晶片的間歇式X軸位移，可以是正位移，也可以是負位移，也可以正負位移。
請再參閱第2及3圖，同一晶片111之該些電極113的X軸排列方向X係可垂直於一Y軸堆疊基準線Y，其中該Y軸堆疊基準線Y係可對準於最底層堆疊晶片111之一中心線，或是作為該晶片堆疊體110之一中心線。該些晶片111係包含一第一晶片111A與一堆疊在該第一晶片111A上之第二晶片111B。如第2圖所示， 在一較佳形態中，由該第一晶片111A之一邊緣至該第二晶片之一鄰近邊緣之間的一第一水平距離B係可小於該第一晶片111A之複數個第一電極113之一最鄰近者至該第一晶片111A之該邊緣之一第二水平距離A，並且該第一晶片111A之該些第一電極113A係與該第二晶片之複數個第二電極113B交錯排列。例如，該第二水平距離A係為150微米時，相鄰晶片111的第一水平距離B係介於60~120微米。因此，晶片堆疊的偏移量可以控制並且不同晶片111之間的該些電極113間距可以擴大間隔。在本實施例中，單數堆疊之晶片111的同一側邊係對齊於一第一Y軸側邊對齊線Y1，雙數堆疊之晶片111的同一對應側邊係對齊於一第二Y軸側邊對齊線Y2，其中該第一Y軸側邊對齊線Y1與該第二Y軸側邊對齊線Y2的間隔係剛好為上述之第一水平距離B。由該些晶片111之同一角隅115串連的路徑係呈現為連續鋸齒狀的「Z形位移」。因此，該些晶片111在密集堆疊下，該些電極113的位置能有錯位分散的效果。
較佳地，該薄型扇出式多晶片堆疊封裝構造100係可另包含至少一犧牲間隔片160，係可設置於上述未堆疊覆蓋之主動面112A上。該犧牲間隔片160係可選自於虛晶片與金屬片之其中之一，可適用於晶片取放的作業，並具有良好散熱效果。該犧牲間隔片160之尺寸與厚度係可等於或小於該些晶片111之單位尺寸與單位厚度。「虛晶片」係為形狀或外觀相似於晶片但不具有晶片內IC主動元件的半導體基板。該犧牲間隔片160係可被研 磨而局部犧牲並提供間隔墊片的功能，以防止上述未堆疊覆蓋之主動面112A受到研磨損害。此外，該犧牲間隔片160更具有在模封時穩定該些垂直導通元件120的功能，以減輕模封沖線之問題。
請參閱第1圖，該些垂直導通元件120係接合至該些電極113。在本實施例中，該些垂直導通元件120係可包含複數個銲線之垂直線段122，利用上述的晶片堆疊方式可有利於該些垂直導通元件120之打線編排。該些垂直導通元件120係另具有複數個打線形成之接合線頭123，其係接合於該些晶片111之該些電極113。
再請參閱第1圖，該封膠體130係密封該晶片堆疊體110與該些垂直導通元件120，該封膠體130係為熱固型絕緣材料，如絕緣樹脂或模封環氧化合物。該封膠體130係具有一平坦面131，該平坦面131與上述未堆疊覆蓋之主動面112A係不位於同一平面，並且該些垂直導通元件120係具有複數個接合面121，其係共平面顯露於該平坦面131。較佳地，該犧牲間隔片160係嵌埋該封膠體130中，該犧牲間隔片160之一底面161亦共平面顯露於該平坦面131。通常該平坦面131至上述未堆疊覆蓋之主動面112A的鄰近間隙係為該犧牲間隔片160之研磨後厚度，約等於或小於一個晶片111之厚度，藉以達到該平坦面131與被指定主動面112A兩者為鄰近但不水平重疊的效果。該封膠體130之厚度係應不大於該晶片堆疊體110的堆疊高度之一點二倍，而為薄型封裝形態。
請參閱第1圖，該重配置線路結構140係形成於該平坦面131上，該重配置線路結構140係包含複數個扇出線路141、一第一保護層142以及一第二保護層143，該第一保護層142係覆蓋於該平坦面131並具有複數個孔圖案144，以不覆蓋該些接合面121，該些扇出線路141係形成於該第一保護層142上，並透過該第一保護層142之對應孔圖案144而連接至該些接合面121，該第二保護層143係形成於該第一保護層142上並覆蓋該些扇出線路141。因此，該些扇出線路141可不需要直接形成於該平坦面131。該重配置線路結構140係不同於習知基板之線路層，是利用半導體沉積、電鍍與蝕刻設備予以製作。該些扇出線路141之結構係可為多層式金屬層，例如鈦/銅/銅(Ti/Cu/Cu)、鈦/銅/銅/鎳/金(Ti/Cu/Cu/Ni/Au)等，其中第一銅層為較薄(約0.2微米)，由沉積形成；第二銅層為較厚(約3微米)，由電鍍形成。也就是說，該些扇出線路141係可包含接合層、晶種層、電鍍層之組合。該些扇出線路141之線路厚度係可控制在不大於10微米，約介於2~6微米。而該第一保護層142與該第二保護層143之結構係可為有機絕緣層，例如聚亞醯胺(PI)，該第一保護層142與該第二保護層143之個別厚度係可約為5微米。故該重配置線路結構140在厚度薄化程度與線路密集度可優於習知基板線路層，當保護層以曝光顯影技術開設高精準度的孔洞作為孔圖案144，高覆蓋率的沉積金屬層即可形成電性連接該些垂直導通元件120之接合面121的重配置線路，不僅可以降低線路層的層數，也不需要製作基板鍍通孔 之結構。
在本實施例中，該第一保護層142之該些孔圖案144係可大於對應之該些垂直導通元件120之該些接合面121。在本實施例中，該第一保護層142係可更覆蓋於該犧牲間隔片160之該底面161。該犧牲間隔片160之設置可以維持上述未堆疊覆蓋之主動面112A與該平坦面131之間隙，避免了未堆疊覆蓋之主動面112A受到研磨損害也可以防止該些扇出線路141直接連接到該些晶片111之該些銲墊113。
請參閱第1至3圖，在一較佳結構中，該犧牲間隔片160之該底面161係可不大於上述未堆疊覆蓋之主動面112A，以使該犧牲間隔片160之周圍側面162被該封膠體130密封。藉此，該犧牲間隔片160被該封膠體130與該第一保護層142共同密封而不易剝離。
請參閱第1圖，該薄型扇出式多晶片堆疊封裝構造100係可另包含複數個外接端子150，例如銲球，其係可接合於該重配置線路結構140上，以電性連接該些扇出線路141，其中該些外接端子150與該些扇出線路141之間係設置有複數個端子承座151，故可以製作為球格陣列封裝型態且該些外接端子150能有效接合於該重配置線路結構之該些扇出線路且不會直接碰觸到該重配置線路結構之保護層。該些端子承座151之結構係為凸塊下金屬層(UBM)，例如鎳/銅(Ni/Cu)。
因此，本發明提供一種薄型扇出式多晶片堆疊封裝 構造，其係能在該封膠體130的受限封裝厚度中密封更多數量的晶片111，並且不易造成該些垂直導通元件120之間的電性短路，故能有利於該些垂直導通元件120的導電接合與打線編排。
依據本發明之第二具體實施例，另一種薄型扇出式多晶片堆疊封裝構造200舉例說明於第4圖之截面示意圖。其中第二具體實施例中與第一具體實施例相同功能的元件將沿用相同圖號。該薄型扇出式多晶片堆疊封裝構造200包含一晶片堆疊體110、複數個垂直導通元件120、一封膠體130以及一重配置線路結構140。較佳地，該薄型扇出式多晶片堆疊封裝構造200係更包含一犧牲間隔片160。第5圖係為該晶片堆疊體110與該犧牲間隔片160之上視示意圖。
請參閱第4與5圖，該晶片堆疊體110主要係由複數個晶片111堆疊所組成，每一晶片111係具有一主動面112以及複數個位於該主動面112之電極113，該些電極113係不被該些晶片111堆疊覆蓋，其中一主動面112A係亦不被該些晶片111堆疊覆蓋，在本實施例中，同一晶片111之該些電極113的X軸排列方向X係垂直於一Y軸堆疊基準線Y，並且一被堆疊晶片111一邊緣與其相鄰晶片111之一鄰近邊緣之間係具有一第一水平距離，係小於由該被堆疊晶片111之該些電極113之一最鄰近者至該被堆疊晶片111之邊緣之一第二水平距離。如第5圖所示，該些晶片111係為「中-右-中-左」四個晶片為一堆疊循環之Z形位移的階梯式堆疊。該些晶片111之同一側邊係分別對齊於一第一Y軸側邊對齊線 Y1、一第二Y軸側邊對齊線Y2與一第三Y軸側邊對齊線Y3，其中上述第一水平距離係界定該第一Y軸側邊對齊線Y1至該第二Y軸側邊對齊線Y2的間隙，而小於上述第二水平距離。上述第一水平距離亦界定該第二Y軸側邊對齊線Y2至該第三Y軸側邊對齊線Y3的間隙，而小於上述第二水平距離，以成為第二第一水平距離。當一晶片之一側邊係對齊於位於中間的該第二Y軸側邊對齊線Y2，其上下相鄰晶片之同一側邊係應分別對齊於該第一Y軸側邊對齊線Y1與該第三Y軸側邊對齊線Y3。
再請參閱第4圖，該些垂直導通元件120係接合至該些電極113。在本實施例中，該些垂直導通元件120係可包含複數個導體柱，利用上述的晶片堆疊方式可有利於該些垂直導通元件120之接合。
請參閱第4圖，該封膠體130係密封該晶片堆疊體110與該些垂直導通元件120，該封膠體130係具有一平坦面131，並且該些垂直導通元件120係具有複數個接合面121，其係共平面顯露於該平坦面131。
再請參閱第4圖，該重配置線路結構140係形成於該平坦面131上，該重配置線路結構140係包含複數個扇出線路141、一第一保護層142以及一第二保護層143，該第一保護層142係覆蓋於該平坦面131並具有複數個孔圖案244，以不覆蓋該些接合面121，該些扇出線路141係形成於該第一保護層142上，並透過該第一保護層142之對應孔圖案244而連接至該些接合面121， 該第二保護層143係形成於該第一保護層142上並覆蓋該些扇出線路141。
在本實施例中，該第一保護層142之該些孔圖案244係可小於對應之該些垂直導通元件120之該些接合面121，可以控制或限制該些接合面121對於該些扇出線路141的接合面積。
此外，該薄型扇出式多晶片堆疊封裝構造200係可另包含至少一犧牲間隔片160，係設置於上述未堆疊覆蓋之主動面112A上，並且該犧牲間隔片160係嵌埋該封膠體130中，以密封該犧牲間隔片160之側面162，該犧牲間隔片160之一底面161亦共平面顯露於該平坦面131，該第一保護層142係更覆蓋於該犧牲間隔片160之該底面161。該犧牲間隔片160係可被研磨而局部犧牲並提供間隔墊片的功能，以維持上述未堆疊覆蓋之主動面112A至該封膠體130之該平坦面131之間的垂直間隙。
依據本發明之第三具體實施例，另一種薄型扇出式多晶片堆疊封裝構造300舉例說明於第6圖之截面示意圖，其中相同功能的元件將沿用第一具體實施例的圖號，且不予贅述。一種薄型扇出式多晶片堆疊封裝構造300係包含一晶片堆疊體110、複數個垂直導通元件120、一封膠體130以及一重配置線路結構140。較佳地，該薄型扇出式多晶片堆疊封裝構造300係更包含一犧牲間隔片160，具體可為電鍍金屬指，其係設置於該晶片堆疊體110上。該薄型扇出式多晶片堆疊封裝構造300係更包含一定位點元件370，係設置於該晶片堆疊體110上並顯露於該封膠體130 之該平坦面131，以供作為在形成該重配置線路結構140之過程中該些扇出線路141之對位。該晶片堆疊體110之複數個晶片111係包含一第一晶片111A與一堆疊在該第一晶片111A上之第二晶片111B，該第二晶片111B係具有一未堆疊覆蓋之主動面112A，即該主動面112A係為不被相鄰晶片堆疊覆蓋。該定位點元件370係具體地設置於該主動面112A上，該定位點元件370係為凸塊狀，具體可為電鍍形成之銅柱或是迴焊形成之銲球，該定位點元件370之一頂面係可與該犧牲間隔片160之該底面161在同一平面。第7圖係為該薄型扇出式多晶片堆疊封裝構造300在以打線形成該些垂直導通元件120之過程中之截面示意圖，第8圖係為該薄型扇出式多晶片堆疊封裝構造300在模封形成該封膠體130與表面研磨以形成一平坦面131之過程後之截面示意圖。
如第7圖所示，在以打線形成該些垂直導通元件120之過程中，該晶片堆疊體110與該犧牲間隔片160係已貼附於一暫時載片30上。該些垂直導通元件120係或長或短地接合至該些晶片111之複數個電極113。具體地，該些垂直導通元件120係為打線形成之銲線之垂直線段。該些垂直導通元件120之複數個接合線頭123係接合於該些電極113。連接至該些垂直導通元件120之銲線彎曲線段係接合於該犧牲間隔片160。
如第8圖所示，利用模封形成該封膠體130並表面研磨以形成該封膠體130之一平坦面131。該封膠體130係密封該晶片堆疊體110與該些垂直導通元件120。當磨除該些垂直導通元件 120之銲線彎曲線段、該犧牲間隔片160之一部份以及該定位點元件370之一部份，該封膠體130係具有該平坦面131，該定位點元件370顯露於該平坦面131。並且，該些垂直導通元件120係具有複數個接合面121，其係共平面顯露於該平坦面131，以供該重配置線路結構140之電性連接(如第6圖所示)。因此，該定位點元件370係可以確保該重配置線路結構140之線路連接準確性，以電連接具有微小顯露端面之該些垂直導通元件120。
依據本發明之第四具體實施例，另一種薄型扇出式多晶片堆疊封裝構造400舉例說明於第9圖之截面示意圖，其中相同功能的元件將沿用第一具體實施例的圖號，且不予贅述。一種薄型扇出式多晶片堆疊封裝構造400係包含一晶片堆疊體110、複數個垂直導通元件120、一封膠體130以及一重配置線路結構140。較佳地，該薄型扇出式多晶片堆疊封裝構造400係更包含一犧牲間隔片160，具體可為虛晶片(dummy chip)，其係設置於該晶片堆疊體110上。該薄型扇出式多晶片堆疊封裝構造400係更包含一定位點標記470，係顯露於該封膠體130之該平坦面131上，以供作為在形成該重配置線路結構140之過程中該些扇出線路141之對位。該定位點標記470之具體結構係可為一凸塊、一矽穿孔、一鍍通孔或是一銲墊。在本實施例中，該定位點標記470係可包含一定位標記凸塊(Alignment Mark Bump)，該定位點標記470可以設置於該犧牲間隔片160上。
如第10圖所示，在以形成該些垂直導通元件120之 過程中，該晶片堆疊體110與該犧牲間隔片160係貼附於一暫時載片40上，該定位點標記470係設置於該犧牲間隔片160上。該些垂直導通元件120係或長或短地接合至該些晶片111之複數個電極113。具體地，該些垂直導通元件120係為打線形成之銲線之垂直線段。該些垂直導通元件120之複數個接合線頭123係接合於該些電極113。連接至該些垂直導通元件120之銲線彎曲線段係接合於該犧牲間隔片160。
如第11圖所示，利用模封形成該封膠體130並表面研磨以形成該封膠體130之一平坦面131。該封膠體130係密封該晶片堆疊體110、該犧牲間隔片160與該些垂直導通元件120。當磨除該些垂直導通元件120之銲線彎曲線段之一部份，該封膠體130係具有該平坦面131，並且該定位點標記470之一部份亦可能被磨除，以顯露於該平坦面131。並且，該些垂直導通元件120係具有複數個接合面121，其係共平面顯露於該平坦面131，以供該重配置線路結構140之電性連接(如第6圖所示)。因此，該定位點標記470係可以確保該重配置線路結構140之線路連接準確性，以電連接具有微小顯露端面之該些垂直導通元件120。
以上所揭露的僅為本發明較佳實施例而已，當然不能以此來限定本發明之權利範圍，因此依本發明權利要求所作的等同變化，仍屬本發明所涵蓋的範圍。
100‧‧‧薄型扇出式多晶片堆疊封裝構造
110‧‧‧晶片堆疊體
111‧‧‧晶片
112‧‧‧主動面
112A‧‧‧未堆疊覆蓋之主動面
113‧‧‧電極
114‧‧‧晶片貼附層
120‧‧‧垂直導通元件
121‧‧‧接合面
122‧‧‧垂直線段
123‧‧‧接合線頭
130‧‧‧封膠體
131‧‧‧平坦面
140‧‧‧重配置線路結構
141‧‧‧扇出線路
142‧‧‧第一保護層
143‧‧‧第二保護層
144‧‧‧孔圖案
150‧‧‧外接端子
151‧‧‧端子承座
160‧‧‧犧牲間隔片
161‧‧‧底面
162‧‧‧側面

Claims (20)

  1. 一種薄型扇出式多晶片堆疊封裝構造，包含：一晶片堆疊體，主要係由複數個晶片堆疊所組成，每一晶片係具有一主動面以及複數個位於該主動面之電極，該些電極係不被該些晶片堆疊覆蓋，其中一主動面係亦不被該些晶片堆疊覆蓋；複數個垂直導通元件，係接合至該些電極；一封膠體，係密封該晶片堆疊體與該些垂直導通元件，該封膠體係具有一平坦面，並且該些垂直導通元件係具有複數個接合面，其係共平面顯露於該平坦面；以及一重配置線路結構，係形成於該平坦面上，該重配置線路結構係包含複數個扇出線路、一第一保護層以及一第二保護層，該第一保護層係覆蓋於該平坦面並具有複數個孔圖案，以不覆蓋該些接合面，該些扇出線路係形成於該第一保護層上，並透過該第一保護層之對應孔圖案而連接至該些接合面，該第二保護層係形成於該第一保護層上並覆蓋該些扇出線路，其中該些晶片係包含一第一晶片與一堆疊在該第一晶片上之第二晶片，由該第一晶片之一邊緣至該第二晶片之一鄰近邊緣之間的一第一水平距離係小於該第一晶片之複數個第一電極之一最鄰近者至該第一晶片之該邊緣之一第二水平距離，並且該第一晶片之該些第一電極係與該第二晶片 之複數個第二電極交錯排列。
  2. 如申請專利範圍第1項所述之薄型扇出式多晶片堆疊封裝構造，其中該些晶片係為Z形位移的階梯式堆疊。
  3. 如申請專利範圍第1項所述之薄型扇出式多晶片堆疊封裝構造，另包含複數個外接端子，其係接合於該重配置線路結構上，以電性連接該些扇出線路，其中該些外接端子與該些扇出線路之間係設置有複數個端子承座。
  4. 如申請專利範圍第1項所述之薄型扇出式多晶片堆疊封裝構造，其中該些垂直導通元件係包含複數個銲線之垂直線段。
  5. 如申請專利範圍第1項所述之薄型扇出式多晶片堆疊封裝構造，其中該些垂直導通元件係包含複數個導體柱。
  6. 如申請專利範圍第1項所述之薄型扇出式多晶片堆疊封裝構造，其中該第一保護層之該些孔圖案係大於對應之該些垂直導通元件之該些接合面。
  7. 如申請專利範圍第1項所述之薄型扇出式多晶片堆疊封裝構造，其中該第一保護層之該些孔圖案係小於對應之該些垂直導通元件之該些接合面。
  8. 如申請專利範圍第1至7項任一項所述之薄型扇出式多晶片堆疊封裝構造，另包含至少一犧牲間隔片，係設置於上述未堆疊覆蓋之主動面上，並且該犧牲間隔片係嵌埋該封膠體中，該犧牲間隔片之一底面亦共平面顯露於該平坦面，該第一保護層係更覆蓋於該犧牲間隔片之該底面。
  9. 如申請專利範圍第8項所述之薄型扇出式多晶片堆疊封裝構造，其中該犧牲間隔片係選自於虛晶片與金屬片之其中之 一。
  10. 如申請專利範圍第8項所述之薄型扇出式多晶片堆疊封裝構造，其中該犧牲間隔片之該底面係不大於上述未堆疊覆蓋之主動面，以使該犧牲間隔片之周圍側面被該封膠體密封。
  11. 如申請專利範圍第8項所述之薄型扇出式多晶片堆疊封裝構造，另包含一定位點元件，係設置於該晶片堆疊體上並顯露於該封膠體之該平坦面。
  12. 如申請專利範圍第11項所述之薄型扇出式多晶片堆疊封裝構造，其中該定位點元件之一頂面係與該犧牲間隔片之該底面在同一平面。
  13. 如申請專利範圍第8項所述之薄型扇出式多晶片堆疊封裝構造，另包含一定位點標記，係顯露於該封膠體之該平坦面上。
  14. 如申請專利範圍第13項所述之薄型扇出式多晶片堆疊封裝構造，其中該定位點標記係包含一定位標記凸塊，其係設置於該犧牲間隔片上。
  15. 如申請專利範圍第14項所述之薄型扇出式多晶片堆疊封裝構造，其中該犧牲間隔片係為一虛晶片。
  16. 一種薄型扇出式多晶片堆疊封裝構造，包含：一晶片堆疊體，主要係由複數個晶片堆疊所組成，每一晶片係具有一主動面以及複數個位於該主動面之電極，該些電極係不被該些晶片堆疊覆蓋，其中一主動面係亦不被該些晶片堆疊覆蓋；複數個垂直導通元件，係接合至該些電極； 一封膠體，係密封該晶片堆疊體與該些垂直導通元件，該封膠體係具有一平坦面，並且該些垂直導通元件係具有複數個接合面，其係共平面顯露於該平坦面；一重配置線路結構，係形成於該平坦面上，該重配置線路結構係包含複數個扇出線路、一第一保護層以及一第二保護層，該第一保護層係覆蓋於該平坦面並具有複數個孔圖案，以不覆蓋該些接合面，該些扇出線路係形成於該第一保護層上，並透過該第一保護層之對應孔圖案而連接至該些接合面，該第二保護層係形成於該第一保護層上並覆蓋該些扇出線路；以及一定位點元件，係設置於該晶片堆疊體上並顯露於該封膠體之該平坦面。
  17. 一種薄型扇出式多晶片堆疊封裝構造，包含：一晶片堆疊體，主要係由複數個晶片堆疊所組成，每一晶片係具有一主動面以及複數個位於該主動面之電極，該些電極係不被該些晶片堆疊覆蓋，其中一主動面係亦不被該些晶片堆疊覆蓋；複數個垂直導通元件，係接合至該些電極；一封膠體，係密封該晶片堆疊體與該些垂直導通元件，該封膠體係具有一平坦面，並且該些垂直導通元件係具有複數個接合面，其係共平面顯露於該平坦面；一重配置線路結構，係形成於該平坦面上，該重配置線路結 構係包含複數個扇出線路、一第一保護層以及一第二保護層，該第一保護層係覆蓋於該平坦面並具有複數個孔圖案，以不覆蓋該些接合面，該些扇出線路係形成於該第一保護層上，並透過該第一保護層之對應孔圖案而連接至該些接合面，該第二保護層係形成於該第一保護層上並覆蓋該些扇出線路；至少一犧牲間隔片，係設置於上述未堆疊覆蓋之主動面上，並且該犧牲間隔片係嵌埋該封膠體中，該犧牲間隔片之一底面亦共平面顯露於該平坦面，該第一保護層係更覆蓋於該犧牲間隔片之該底面；以及一定位點標記，係顯露於該封膠體之該平坦面上。
  18. 如申請專利範圍第17項所述之薄型扇出式多晶片堆疊封裝構造，其中該犧牲間隔片之該底面係不大於上述未堆疊覆蓋之主動面，以使該犧牲間隔片之周圍側面被該封膠體密封。
  19. 如申請專利範圍第17項所述之薄型扇出式多晶片堆疊封裝構造，其中該定位點標記係包含一定位標記凸塊，其係設置於該犧牲間隔片上。
  20. 如申請專利範圍第19項所述之薄型扇出式多晶片堆疊封裝構造，其中該犧牲間隔片係為一虛晶片。
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