JP2021048195A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】一つの実施形態は、スペーサ構造の実装形態を適切に構成できる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置において、基板は、主面を有する。コントローラチップは、第1の表面及び第1の裏面を有する。コントローラチップは、第1の表面が主面に対面した状態で主面に複数のバンプ電極を介して実装されている。第1のスペーサは、第2の表面及び第2の裏面を有する。第1のスペーサは、第2の裏面が主面に実装される。第1のスペーサは、第2の表面の主面からの高さが第1の裏面の主面からの高さの上限と下限との間の範囲内である。第2のスペーサは、第3の表面及び第3の裏面を有する。第2のスペーサは、第3の裏面が主面に実装される。第2のスペーサは、第3の表面の主面からの高さが第1の裏面の主面からの高さの上限と下限との間の範囲内である。【選択図】図1
Description
本実施形態は、半導体装置及び半導体装置の製造方法に関する。
半導体装置では、基板の主面に半導体チップ及びスペーサが実装され、スペーサの上に複数の他の半導体チップが実装され、スペーサ構造の実装形態が構成される。このとき、スペーサ構造の実装形態を適切に構成することが望まれる。
一つの実施形態は、スペーサ構造の実装形態を適切に構成できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、基板とコントローラチップと第1のスペーサと第2のスペーサとを有する半導体装置が提供される。基板は、主面を有する。コントローラチップは、第1の表面及び第1の裏面を有する。コントローラチップは、第1の表面が主面に対面した状態で主面に複数のバンプ電極を介して実装されている。第1のスペーサは、第2の表面及び第2の裏面を有する。第1のスペーサは、第2の裏面が主面に実装される。第1のスペーサは、第2の表面の主面からの高さが第1の裏面の主面からの高さの上限と下限との間の範囲内である。第2のスペーサは、第3の表面及び第3の裏面を有する。第2のスペーサは、第3の裏面が主面に実装される。第2のスペーサは、第3の表面の主面からの高さが第1の裏面の主面からの高さの上限と下限との間の範囲内である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1の実施形態)
第1の実施形態にかかる半導体装置は、SIP(System In Package)の要求を満たすために、コントローラチップ及び複数のメモリチップが混載されたマルチチップモジュール構成が採用されることがある。マルチチップモジュール構成において、コントローラチップは、高速化・低消費電力化の要求に応じてチップ面積が小さく抑制されるのに対し、メモリチップは、大容量化の要求に応じてチップ面積が大きくされる傾向にある。半導体装置では、コンパクト実装化の要求に応じて、コントローラチップ及びメモリチップ間の面積差をスペーサで埋めつつ複数チップを上下に重ねて積層配置するスペーサ構造が採用され得る。
第1の実施形態にかかる半導体装置は、SIP(System In Package)の要求を満たすために、コントローラチップ及び複数のメモリチップが混載されたマルチチップモジュール構成が採用されることがある。マルチチップモジュール構成において、コントローラチップは、高速化・低消費電力化の要求に応じてチップ面積が小さく抑制されるのに対し、メモリチップは、大容量化の要求に応じてチップ面積が大きくされる傾向にある。半導体装置では、コンパクト実装化の要求に応じて、コントローラチップ及びメモリチップ間の面積差をスペーサで埋めつつ複数チップを上下に重ねて積層配置するスペーサ構造が採用され得る。
例えば、基板の最も面積が大きい面(主面)にコントローラチップがワイヤボンド方式でフェイスアップ実装されるとともにその周辺に複数のスペーサが実装され、コントローラチップ及びスペーサの上に複数のメモリチップが接着フィルムを介して積層されワイヤボンド方式で基板にフェイスアップ実装される。このスペーサ構造を、フェイスアップ実装+フェイスアップ実装のスペーサ構造と呼ぶことにする。
フェイスアップ実装+フェイスアップ実装のスペーサ構造では、コントロールチップと最下のメモリチップとの間にコントロールチップのボンディングワイヤのための隙間空間を確保する必要がある。このため、規定枚数のメモリチップを実装するための基板から最上のメモリチップまでの実装高さが高くなりやすい。
あるいは、基板の主面にコントローラチップがフリップチップ方式でフェイスダウン実装されるとともにその周辺に複数のスペーサが実装され、コントローラチップ及びスペーサの上に複数のメモリチップが接着フィルムを介して積層されワイヤボンド方式で基板にフェイスアップ実装される。このスペーサ構造を、フェイスダウン実装+フェイスアップ実装のスペーサ構造と呼ぶことにする。
フェイスダウン実装+フェイスアップ実装のスペーサ構造では、コントロールチップと最下のメモリチップとの間にコントロールチップのボンディングワイヤのための隙間空間が不要である。このため、フェイスダウン実装+フェイスアップ実装のスペーサ構造は、フェイスアップ実装+フェイスアップ実装のスペーサ構造に比べて、規定枚数のメモリチップを実装するための基板から最上のメモリチップまでの実装高さを低くすることができる。
フェイスダウン実装+フェイスアップ実装のスペーサ構造の半導体装置では、更なるコンパクト実装化の要求に応じて、コントロールチップが薄型化されると、コントロールチップが実装時の熱変形等の影響を受け撓んでいることがある。このとき、基板上におけるコントロールチップの裏面とスペーサの表面との高さの差が大きいと、その高さの差を吸収するためにその上に積層すべき接着フィルムを大幅に厚くすることになり、基板から最上のメモリチップまでの実装高さが高くなる可能性がある。
そこで、本実施形態では、フェイスダウン実装+フェイスアップ実装のスペーサ構造の半導体装置において、基板の主面からの各スペーサの高さをコントロールチップの高さの上限と下限との間の範囲内になるように構成することで、接着フィルムの薄膜化及びそれによる実装高さの低減を目指す。
具体的には、半導体装置1は、図1に示すように構成され得る。図1は、半導体装置1の構成を示す図である。
半導体装置1は、基板10、コントローラチップ20、複数のメモリチップ40−1〜40−8、封止樹脂50、外部電極60、複数のスペーサ70−1〜70−2、及び複数の接着フィルム30−1〜30−10を有する。以下では、基板10の最も面積が大きい面のうちの一つ(表面10a、第1主面)に垂直な方向をZ方向とし、Z方向に垂直な平面内で互いに直交する2方向をX方向及びY方向とする。
半導体装置1では、基板10の上にコントローラチップ20及び複数のメモリチップ40−1〜40−8が順に積層され、複数のメモリチップ40−1〜40−8における最下のメモリチップ40−1と基板10との間におけるコントローラチップ20の側方に複数のスペーサ70−1〜70−2が配される。コントローラチップ20は、フェイスダウン状態で基板10にフリップチップ実装され、複数のメモリチップ40−1〜40−8は、フェイスアップ状態で基板10にワイヤボンド実装される。これにより、フェイスダウン実装+フェイスアップ実装のスペーサ構造が構成される。
基板10は、+Z側に表面(主面)10aを有し、−Z側に裏面10bを有する。基板10の表面10aには、コントローラチップ20、複数のスペーサ70−1〜70−2、複数のメモリチップ40−1〜40−8、及び複数の接着フィルム30−1〜30−10がそれぞれ実装され、基板10の裏面10bには、外部電極60が実装されている。基板10の表面10a側に実装されたコントローラチップ20、複数のスペーサ70−1〜70−2、複数のメモリチップ40−1〜40−8、及び複数の接着フィルム30−1〜30−10は、封止樹脂50で封止されている。封止樹脂50は、絶縁物を主成分とする材料で形成され、例えば絶縁性・熱可塑性を有する第1の樹脂を主成分とする材料で形成され得る。基板10の裏面10b側に実装された外部電極60は、導電物を主成分とする材料で形成され得るとともに、その表面が露出されており、外部から電気的に接続され得る。
基板10は、ソルダーレジスト層11、プリプレグ層12、コア層13、導電層14、及びスルーホール電極15を有する。ソルダーレジスト層11は、絶縁物(例えば、絶縁性の有機系物質)を主成分とする材料で形成され得る。プリプレグ層12は、絶縁物(例えば、絶縁性樹脂)を主成分とする材料で形成され得る。コア層13は、絶縁物(例えば、絶縁性樹脂)を主成分とする材料で形成され得る。導電層14は、導電物(例えば、銅)を主成分とする材料で形成され得る。スルーホール電極15は、導電物(例えば、銅)を主成分とする材料で形成され得る。
コントローラチップ20は、−Z側に表面20aを有し、+Z側に裏面20bを有する。コントローラチップ20は、フリップチップ方式で基板10に実装され得る。コントローラチップ20の表面20aは、基板10の表面10aに対面している。コントローラチップ20は、複数のバンプ電極21を介して基板10の表面10aにフェイスダウン方式(フリップチップ方式)で実装される。すなわち、コントローラチップ20は、表面20aが基板10の表面10aに対面した状態で基板10の表面10aに複数のバンプ電極21を介して実装される。コントローラチップ20及び基板10に挟まれた空間における複数のバンプ電極21の間の隙間は、接着樹脂(アンダーフィル)22で満たされている。
コントローラチップ20は、主として半導体(例えば、シリコン)を主成分とする材料で形成されている。バンプ電極21は、金属(例えば、銅)を主成分とする材料で形成されている。接着樹脂22は、絶縁物を主成分とする材料で形成され、例えば絶縁性・接着性を有する第2の樹脂を主成分とする材料(例えば、エポキシ樹脂を主成分とする材料)で形成され得る。
例えば、図2、図3に示すように、コントローラチップ20の裏面20bは、実装時の熱変形等の影響により、+Z側に凸になるように撓んでいる。図2、図3は、スペーサ70及びコントローラチップ20の高さを示す拡大断面図である。コントローラチップ20の裏面20bは、基板10の表面10aからの高さについて上限高さH20b_maxと下限高さH20b_minとを有する。裏面20bは、Y方向の中央付近の箇所で上限高さH20b_maxを有し、+Y側の端部及び−Y側の端部で下限高さH20b_minを有する。
なお、図2、図3では、基板10が平坦である場合を例示しているが、基板10自身が実装時の熱変形等の影響により撓んでいる場合、基板10の表面10aからの高さの基準は、表面10aにおけるコントローラチップ20が実装されている箇所のZ位置を採用し得る。
図1に示す接着フィルム30−1は、基板10の表面10aを覆い、スペーサ70−1が積層される。接着フィルム30−1は、コントローラチップ20の周辺に配され、例えばコントローラチップ20の−Y側に配される。接着フィルム30−1は、スペーサ70−1が基板10の表面10aに接着されることを媒介する。接着フィルム30−1は、DAF(Die Attach Film)又はDBF(Die Bonding Film)とも呼ばれる。
スペーサ70−1は、表面70a及び裏面70bを有する。スペーサ70−1は、裏面70bが接着フィルム30−1を介して基板10の表面10aに実装され、表面70aに接着フィルム30−3を介してメモリチップ40−1が積層される。スペーサ70−1は、接着フィルム30−3を介してメモリチップ40−1を基板10の+Z側で支持するのに十分な強度を有する材料で形成され得る。スペーサ70−1は、半導体(例えば、シリコン)を主成分とする材料で形成されてもよいし、樹脂(例えば、ポリイミド樹脂)を主成分とする材料で形成されてもよい。
例えば、図2に示すように、スペーサ70−1の表面70aの基板10の表面10aからの高さH70a1は、上限高さH20b_maxと下限高さH20b_minとの間の範囲内である。これにより、スペーサ70−1の高さは、コントローラチップ20の高さにほぼそろっていると見なすことができる。
図1に示す接着フィルム30−2は、基板10の表面10aを覆い、スペーサ70−2が積層される。接着フィルム30−2は、コントローラチップ20の周辺に配され、例えばコントローラチップ20の+Y側に配される。接着フィルム30−2は、スペーサ70−2が基板10の表面10aに接着されることを媒介する。接着フィルム30−2は、DAF(Die Attach Film)又はDBF(Die Bonding Film)とも呼ばれる。
スペーサ70−2は、表面70a及び裏面70bを有する。スペーサ70−2は、裏面70bが接着フィルム30−2を介して基板10の表面10aに実装され、表面70aに接着フィルム30−2を介してメモリチップ40−1が積層される。スペーサ70−2は、接着フィルム30−3を介してメモリチップ40−1を基板10の+Z側で支持するのに十分な強度を有する材料で形成され得る。スペーサ70−2は、半導体(例えば、シリコン)を主成分とする材料で形成されてもよいし、樹脂(例えば、ポリイミド樹脂)を主成分とする材料で形成されてもよい。
例えば、図3に示すように、スペーサ70−2の表面70aの基板10の表面10aからの高さH70a2は、上限高さH20b_maxと下限高さH20b_minとの間の範囲内である。これにより、スペーサ70−2の高さは、コントローラチップ20の高さにほぼそろっていると見なすことができる。スペーサ70−2の高さは、スペーサ70−1の高さと均等であってもよい。
図1に示す接着フィルム30−3は、コントローラチップ20の裏面20bを覆い、スペーサ70−1の表面70aを覆い、スペーサ70−2の表面70aを覆い、メモリチップ40−1が積層される。接着フィルム30−3は、コントローラチップ20及び複数のスペーサ70−1,70−2とメモリチップ40−1との間に配されている。接着フィルム30−3は、メモリチップ40−1をコントローラチップ20及び複数のスペーサ70−1,70−2に接着させており、DAF(Die Attach Film)又はDBF(Die Bonding Film)とも呼ばれる。
例えば、図2、図3に示すように、スペーサ70−1の高さがコントローラチップ20の高さにほぼそろっていると見なすことができ、スペーサ70−2の高さがコントローラチップ20の高さにほぼそろっていると見なすことができるので、接着フィルム30−3の厚さを容易に薄くすることができる。例えば、接着フィルム30−3の厚さは、コントローラチップ20の上限高さH20b_maxと下限高さH20b_minとの差(ΔH20b=H20b_max−H20b_min)に所定の厚さマージンを加えた大きさにしてもよい。
複数のメモリチップ40−1〜40−8は、コントローラチップ20及び複数のスペーサ70−1,70−2の+Z側で積層される。メモリチップ40−1〜40−8は、コントローラチップ20と少なくとも1つのスペーサ70とに跨って配される。図1では、メモリチップ40−1〜40−8がコントローラチップ20と2つのスペーサ70とに跨って配される構成が例示されている。複数のメモリチップ40−1〜40−8の間には、接着フィルム30−4〜30−10が介在し、接着フィルム30−4〜30−10を介して互いに接着されている。
各メモリチップ40−1〜40−8は、表面及び裏面を有する。各メモリチップ40−1〜40−8は、裏面が接着フィルム30に接着され、表面に電極パッドが配されている。各メモリチップ40−1〜40−8は、主として半導体(例えば、シリコン)を主成分とする材料で形成されている。
複数のメモリチップ40−1〜40−8は、それぞれ、ワイヤボンド方式で基板10に実装され得る。このとき、基板10における導電層14が表面(+Z側の主面)10a上に複数の電極パターンを有し、各メモリチップ40−1〜40−8の電極パッドがボンティングワイヤ41を介して基板10の表面上の電極パターンに電気的に接続され得る。これにより、複数のメモリチップ40−1〜40−8は、ワイヤボンド方式によりスペーサ構造で基板10に実装され得る。
半導体装置1において、各接着フィルム30−1〜30−10の厚さを比較すると、図1に示すように、接着フィルム30−3の厚さは、接着フィルム30−1及び接着フィルム30−2の厚さと同じかそれよりも少し厚い。接着フィルム30−3の厚さは、接着フィルム30−4〜30−10の厚さと同じかそれよりも少し厚い。すなわち、接着フィルム30−3の厚さを複数のメモリチップ40−1〜40−8間の各接着フィルム30−4〜30−10の厚さと同程度まで薄膜化できれば、半導体装置1の実装高さを容易に低減できる。
なお、各接着フィルム30−1〜30−10は、絶縁物を主成分とする材料で形成され、例えば絶縁性・接着性を有する第3の樹脂を主成分とする材料(例えば、アクリルポリマーとエポキシ樹脂とを含む材料)で形成され得る。
以上のように、第1の実施形態では、フェイスダウン実装+フェイスアップ実装のスペーサ構造の半導体装置1において、基板10の表面10aからの各スペーサ70−1,70−2の高さをコントロールチップ20の高さの上限と下限との間の範囲内になるように構成する。これにより、接着フィルム30−3を容易に薄膜化できるので、半導体装置1の実装高さを容易に低減できる。
なお、コントローラチップ20は、−Z側に凸になるように撓んでいてもよい。この場合でも、基板10の表面10aからの各スペーサ70−1,70−2の高さをコントロールチップ20の高さの上限と下限との間の範囲内になるように構成することで、実施形態と同様の効果を実現可能である。
あるいは、半導体装置1iにおいて、複数のスペーサ70i−1,70i−2は、図4に示すようにレイアウトされていてもよい。図4は、第1の実施形態の第1の変形例におけるスペーサ70i−1,70i−2及びコントローラチップ20iのレイアウト構成を示す平面図である。
コントローラチップ20iは、XY平面視において、基板10の表面10aの中心を含む領域に配されている。スペーサ70i−1,70i−2は、互いに面積が均等である。スペーサ70i−1は、コントローラチップ20iの−X側に配されている。スペーサ70i−2は、コントローラチップ20iの+X側に配されている。
このとき、図5に示すように、複数のメモリチップ40i−1,40i―2は、接着フィルム30i−3,30i−4を介してスペーサ70i−1及びコントローラチップ20iの+Z側に積層されていてもよい。複数のメモリチップ40i−3,40i―4は、接着フィルム30i−5,30i−6を介してスペーサ70i−2及びコントローラチップ20iの+Z側に積層されていてもよい。図5は、第1の実施形態の第1の変形例におけるスペーサ70i−1,70i−2、コントローラチップ20i及びメモリチップ40i−1〜40i―4の積層構成を示す断面図であり、図4のA−A線に沿って切った場合に相当する断面を示す。図5では、簡略化のため、ボンディングワイヤの図示を省略している。
スペーサ70i−1は、接着フィルム30i−3を介してメモリチップ40i−1を支持するのに十分な強度を有する材料で形成され得る。スペーサ70i−1は、半導体(例えば、シリコン)を主成分とする材料で形成されてもよいし、樹脂(例えば、ポリイミド樹脂)を主成分とする材料で形成されてもよい。スペーサ70i−2は、接着フィルム30i−5を介してメモリチップ40i−3を支持するのに十分な強度を有する材料で形成され得る。スペーサ70i−2は、半導体(例えば、シリコン)を主成分とする材料で形成されてもよいし、樹脂(例えば、ポリイミド樹脂)を主成分とする材料で形成されてもよい。
各メモリチップ40i−1〜40i―4は、ボンディングワイヤを介して、図4に示す基板10の表面10a上の複数の電極パターン101−1〜101−2k(kは、任意の2以上の整数)に電気的に接続される。XY平面視において、スペーサ70i−1は、複数の電極パターン101−1〜101−kとコントローラチップ20iとの間に配されている。スペーサ70i−2は、複数の電極パターン101−(k+1)〜101−2kとコントローラチップ20iとの間に配されている。
コントローラチップ20iは、例えば矩形の外形を有し、4つの辺20i1〜20i4を有する。辺20i1は、Y方向に延び、辺20i2に対してX方向に離間しながら向かい合い、辺20i3,20i4に±Y方向の両端で交差している。辺20i2は、Y方向に延び、辺20i1に対してX方向に離間しながら向かい合い、辺20i3,20i4に±Y方向の両端で交差している。辺20i3は、X方向に延び、辺20i4に対してY方向に離間しながら向かい合い、辺20i2,20i1に±X方向の両端で交差している。辺20i4は、X方向に延び、辺20i3に対してY方向に離間しながら向かい合い、辺20i2,20i1に±X方向の両端で交差している。
スペーサ70i−1は、辺20i1に並ぶように配される。スペーサ70i−1は、Y方向に沿った方向を長手方向とする矩形の外形を有し、辺20i1に沿って延びている。スペーサ70i−2は、辺20i2に並ぶように配される。スペーサ70i−2は、Y方向に沿った方向を長手方向とする矩形の外形を有し、辺20i2に沿って延びている。スペーサ70i−1及びスペーサ70i−2は、その外形寸法が互いに均等であってもよい。スペーサ70i−1及びスペーサ70i−2の面積を互いに均等とすることができる。
このように、半導体装置1iでは、スペーサ70i−1及びスペーサ70i−2の面積を互いに均等とすることができるので、スペーサ70i−1及びスペーサ70i−2の材料(例えば、シリコン等の半導体)の使用効率を向上できる。
また、スペーサ70i−1及びスペーサ70i−2の外形寸法を互いに均等とすることで、スペーサ70i−1及びスペーサ70i−2の厚みのバラツキを低減でき、その観点からも、接着フィルム30i−3,30i−5の厚さを薄膜化できるので、半導体装置1iの実装高さを容易に低減できる。
あるいは、半導体装置1jにおいて、複数のスペーサ70j−1〜70j−4は、図6に示すようにレイアウトされていてもよい。図6は、第1の実施形態の第2の変形例におけるスペーサ70j−1〜70j−4及びコントローラチップ20iのレイアウト構成を示す平面図である。
複数のスペーサ70j−1〜70j−4は、互いに面積が均等である。複数のスペーサ70j−1〜70j−4は、その外形寸法が互いに均等であってもよい。スペーサ70j−1及びスペーサ70j−3は、コントローラチップ20iの−X側に配されている。スペーサ70j−2及びスペーサ70j−4は、コントローラチップ20iの+X側に配されている。
スペーサ70j−1及びスペーサ70j−3は、スペーサ70i−1(図4参照)におけるY方向の中央付近の部分が除去されて2分割されて得られる。Y方向におけるスペーサ70j−1及びスペーサ70j−3の間に隙間の空間があることで、半導体装置1jの製造する際にその隙間を介して封止樹脂50をスペーサ70j−1及びスペーサ70j−3とコントローラチップ20iとの間の空間に容易に満たすことができる。
スペーサ70j−2及びスペーサ70j−4は、スペーサ70i−2(図4参照)におけるY方向の中央付近の部分が除去されて2分割されて得られる。Y方向におけるスペーサ70j−2及びスペーサ70j−4の間に隙間の空間があることで、半導体装置1jの製造する際にその隙間を介して封止樹脂50をスペーサ70j−1及びスペーサ70j−3とコントローラチップ20iとの間の空間に容易に満たすことができる。
このとき、スペーサ70j−1〜70j−4、コントローラチップ20i及びメモリチップ40i−1〜40i―4の積層構成は、図5と同様であってもよい。
このように、半導体装置1jでは、スペーサ70j−1〜70j−4の面積を互いに均等とすることができるので、スペーサ70j−1〜70j−4の材料の使用効率を向上できる。
また、スペーサ70j−1〜70j−4の外形寸法を互いに均等とすることで、スペーサ70j−1〜70j−4の厚みのバラツキを低減でき、その観点からも、接着フィルム30i−3,30i−5の厚さを薄膜化できるので、半導体装置1jの実装高さを容易に低減できる。
あるいは、半導体装置1kにおいて、複数のスペーサ70k−1〜70k−5は、図7に示すようにレイアウトされていてもよい。図7は、第1の実施形態の第3の変形例におけるスペーサ70k−1〜70k−5及びコントローラチップ20iのレイアウト構成を示す平面図である。
コントローラチップ20iは、XY平面視において、基板10の表面10aの中心を含む領域に配されている。スペーサ70k−1〜70k−5は、互いに面積が均等である。スペーサ70k−1は、コントローラチップ20iの−X側に配されている。スペーサ70k−2は、コントローラチップ20iの+X側に配されている。スペーサ70k−3は、コントローラチップ20iの+X側に配されており、スペーサ70k−2の+Y側に配されている。スペーサ70k−4は、コントローラチップ20iの−Y側に配されている。スペーサ70k−5は、コントローラチップ20iの+Y側に配されている。
このとき、図8に示すように、複数のメモリチップ40k−1〜40k―4は、接着フィルム30k−6〜30k−9を介してスペーサ70k−1〜70k−5及びコントローラチップ20iの+Z側に積層されていてもよい。なお、各スペーサ70k−1〜70k−5が接着フィルム30k−1〜30k−5を介して基板に配されている点は、実施形態と同様である。図8は、第1の実施形態の第3の変形例におけるスペーサ70k−1〜70k−5、コントローラチップ20i及びメモリチップ40k−1〜40k―4の積層構成を示す断面図であり、図7のB−B線に沿って切った場合に相当する断面を示す。図8では、簡略化のため、ボンディングワイヤの図示を省略している。
各スペーサ70k−1〜70k−5は、接着フィルム30k−6を介してメモリチップ40k−1を支持するのに十分な強度を有する材料で形成され得る。各スペーサ70k−1〜70k−5は、半導体(例えば、シリコン)を主成分とする材料で形成されてもよいし、樹脂(例えば、ポリイミド樹脂)を主成分とする材料で形成されてもよい。
各メモリチップ40k−1〜40k―4は、ボンディングワイヤを介して、図7に示す基板10の表面10a上の複数の電極パターン101−1〜101−2k(kは、任意の2以上の整数)に電気的に接続される。XY平面視において、スペーサ70k−1は、複数の電極パターン101−1〜101−kとコントローラチップ20iとの間に配されている。スペーサ70k−2,70k−3は、それぞれ、複数の電極パターン101−(k+1)〜101−2kとコントローラチップ20iとの間に配されている。スペーサ70k−4は、コントローラチップ20iの−Y側において、複数の電極パターン101−1〜101−kと複数の電極パターン101−(k+1)〜101−2kとの間に配されている。スペーサ70k−5は、コントローラチップ20iの+Y側において、複数の電極パターン101−1〜101−kと複数の電極パターン101−(k+1)〜101−2kとの間に配されている。
スペーサ70k−1は、コントローラチップ20iの辺20i1に並ぶように配される。スペーサ70k−1は、Y方向に沿った方向を長手方向とする矩形の外形を有し、辺20i1に沿って延びている。スペーサ70k−2,70k−3は、それぞれ、辺20i2に並ぶように配される。スペーサ70k−2,70k−3は、それぞれ、Y方向に沿った方向を長手方向とする矩形の外形を有し、辺20i2に沿って延びている。スペーサ70k−4は、辺20i4に並ぶように配される。スペーサ70k−4は、X方向に沿った方向を長手方向とする矩形の外形を有し、辺20i4に沿って延びている。スペーサ70k−5は、辺20i3に並ぶように配される。スペーサ70k−5は、X方向に沿った方向を長手方向とする矩形の外形を有し、辺20i3に沿って延びている。
スペーサ70k−1〜70k−5は、その外形寸法が互いに均等であってもよい。スペーサ70k−1〜70k−5の面積を互いに均等とすることができる。
このように、半導体装置1kでは、スペーサ70k−1〜70k−5の面積を互いに均等とすることができるので、スペーサ70k−1〜70k−5の材料(例えば、シリコン等の半導体)の使用効率を向上できる。
また、スペーサ70k−1〜70k−5の外形寸法を互いに均等とすることで、スペーサ70k−1〜70k−5の厚みのバラツキを低減でき、その観点からも、接着フィルム30k−6の厚さを薄膜化できるので、半導体装置1kの実装高さを容易に低減できる。
あるいは、半導体装置1nにおいて、図9に示すように、コントローラチップ20nの裏面20bnにスペーサ90nが配されていてもよい。図9は、第1の実施形態の第4の変形例におけるスペーサ70i−1,70i−2,90n、コントローラチップ20n及びメモリチップ40i−1〜40i―4の積層構成を示す断面図であり、図4のA−A線に沿って切った場合に相当する断面を示す。図9では、簡略化のため、ボンディングワイヤの図示を省略している。
スペーサ90nは、コントローラチップ20nの裏面20bnと封止樹脂50との熱膨張率差を緩和可能な材料(例えば、半導体と第1の樹脂との中間的な熱膨張率を有する材料、又は熱膨張率差で生じる応力を緩和可能な材料)で形成され、例えば、ポリイミド樹脂を主成分とする材料で形成され得る。スペーサ90nとコントローラチップ20nの裏面20bnとは、図示しない接着フィルムにより接着されている。複数のメモリチップ40i−1,40i―2は、接着フィルム30i−3,30i−4を介してスペーサ70i−1及びスペーサ90nの+Z側に積層されている。
スペーサ90nは、コントローラチップ20nの裏面20bnと封止樹脂50との熱膨張率差を緩和可能な材料(例えば、半導体と第1の樹脂との中間的な熱膨張率を有する材料、又は熱膨張率差で生じる応力を緩和可能な材料)で形成され、例えば、ポリイミド樹脂を主成分とする材料で形成され得る。スペーサ90nとコントローラチップ20nの裏面20bnとは、図示しない接着フィルムにより接着されている。複数のメモリチップ40i−1,40i―2は、接着フィルム30i−3,30i−4を介してスペーサ70i−1及びスペーサ90nの+Z側に積層されている。
半導体装置1nの製造工程において、スペーサ90nは、個片化前のコントローラチップ20nを含むウェハに貼り付けられ、その後に、スペーサ90n及びコントローラチップ20nが一体として個片化され、その後、スペーサ90n及びコントローラチップ20nが一体として基板10に実装される。このため、図2、図3に示す下限高さH20b_min、上限高さH20b_maxとして、スペーサ90n及びコントローラチップ20nが一体となった部材の+Z側の面(すなわち、スペーサ90nの+Z側の面)の高さとしてよい。
図5の構成において、コントローラチップ20iの裏面20biと封止樹脂50との密着力が小さく、封止後に封止樹脂50が裏面20biから剥がれる可能性がある。
それに対して、図9の構成では、スペーサ90nを介してコントローラチップ20nの裏面20bnと封止樹脂50との密着性を向上でき、封止後に封止樹脂50が裏面20bi側(スペーサ90nの+Z側の面)から剥がれることを抑制できる。
(第2の実施形態)
第2の実施形態にかかる半導体装置について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。
第2の実施形態にかかる半導体装置について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。
第1の実施形態では、半導体装置1の製造方法については、特に限定していない。
例えば、半導体装置1の製造する際に、基板10に複数のバンプ電極を介してコントローラチップ20をマウントする(実装する)とともに複数のバンプ電極の隙間にアンダーフィルを充填してからスペーサ70をマウントする(実装する)とする。
コントローラチップ20をマウントする際に、接着樹脂22の充填後にコントローラチップ20の周囲に接着樹脂22の溶融片(Bleed)が流れ出すことがある。その後、溶融片(Bleed)上にスペーサ70をマウントすると、スペーサ70の基板10への密着性が劣化して剥がれる懸念がある。スペーサ70が剥がれると、それにより他のチップへ応力がかかることなどにより、メモリチップの電極パッドと基板上の電極パターンとの間のボンディングワイヤの電気的な接続経路のいずれかが断線及び/又は剥がれ等で遮断されるなど、電気的な接続不良が発生する可能性がある。
また、溶融片(Bleed)の厚みによっては、高さ方向のばらつきが増大し得る。すなわち、基板10上におけるコントロールチップ20の上面とスペーサ70の上面との高さの差が大きくなり、その高さの差を吸収するためにその上に積層すべき接着フィルム30を大幅に厚くすることになり、基板10から最上のメモリチップ40までの実装高さが高くなる可能性がある。
そこで、第2の実施形態では、図10に示すように、半導体装置1の製造方法において、基板10上にスペーサ70をマウントしてからコントローラチップ20をマウントすることで、スペーサ70と基板10との間に接着樹脂22の溶融片(Bleed)が介在することを抑制する。図10は、第2の実施形態にかかる半導体装置1の製造方法を示す工程断面図である。
図10(a)の工程では、基板10の表面10aにおけるスペーサ70−1,70−2を実装すべき領域に接着フィルム30−1,30−2を配置する。そして、接着フィルム30−1,30−2の+Z側にスペーサ70−1,70−2を配置する。これにより、スペーサ70−1,70−2が接着フィルム30−1,30−2を介して基板10の表面10aに接着されマウントされる(実装される)。
図10(b)の工程では、基板10の表面10aにおけるスペーサ70−1,70−2の間の領域に、複数のバンプ電極21を介してコントローラチップ20を配置する。このとき、コントローラチップ20の表面20aが基板10の表面10aに対向する状態で、基板10の表面10aにコントローラチップ20を配置する。そして、基板10の表面10aとコントローラチップ20の表面20aとの間における複数のバンプ電極21の隙間に接着樹脂22を充填させる。その後、基板10を介して複数のバンプ電極21が第1の温度に加熱されある程度溶融される。
このとき、接着樹脂22の溶融片(Bleed)22aが流れ出す可能性があるが、既に、スペーサ70が接着フィルム30を介して基板10の表面10aにマウントされているので、スペーサ70と基板10との間に接着樹脂22の溶融片(Bleed)が介在しない。
図10(c)の工程では、ボンディングヘッド210がコントローラチップ20の裏面20bを加圧し、複数のバンプ電極21が基板10の表面10a上の電極に押し付けられる。それとともに、基板10を介して複数のバンプ電極21が第1の温度より高い第2の温度に加熱され表面10a上の電極と接合される。
このとき、第2の温度は、接着樹脂22のガラス転位点より高い温度としてもよい。仮に、接着樹脂22をガラス転位点より低い温度に加熱すると、接着樹脂22が熱収縮し基板10を撓ませる可能性がある。一方、接着樹脂22をガラス転位点より高い温度に加熱すると、接着樹脂22がアモルファス状態になり熱収縮による応力を開放できるので、基板10を平坦に戻すことができる。
図10(d)の工程では、コントローラチップ20及びスペーサ70−1,70−2の+Z側に接着フィルム30−3を配置する。そして、接着フィルム30−3の+Z側にメモリチップ40−1を配置する。これにより、メモリチップ40−1が接着フィルム30−3を介してコントローラチップ20及びスペーサ70−1,70−2の+Z側に接着されマウントされる(実装される)。
その後、メモリチップ40−2〜40−8が接着フィルム30−4〜30−10を介してさらに+Z側に接着されマウントされる(実装される)。これにより、図1に示す半導体装置1が得られる。
以上のように、第2の実施形態では、スペーサ70を基板10の表面10aに実装し、その後に、コントローラチップ20を基板10の表面10aに実装する。これにより、スペーサ70と基板10との間に接着樹脂22の溶融片(Bleed)が介在することを抑制できるので、電気的な接続不良を抑制でき、半導体装置1の実装高さを容易に低減できる。
なお、図10(a)、図10(b)の工程では、基板10の主面10aからの各スペーサ70の高さをコントロールチップ20の高さの上限と下限との間の範囲内になるように構成する。そのため、図10(c)の工程において、ボンディングヘッド210がコントローラチップ20の裏面20bにおけるスペーサ70の表面70aより低い部分を加圧できない可能性があり、バンプ電極21と基板10の表面10a上の電極との接合が不十分になる可能性がある。
その点を考慮し、半導体装置において、基板の主面からの各スペーサの高さをコントロールチップの高さの下限より低くように構成してもよい。
例えば、図11、図12に示すようにスペーサ70p−1,70p−2を構成してもよい。図11は、第2の実施形態の変形例におけるスペーサ70p−1及びコントローラチップ20の高さを示す拡大断面図である。図12は、第2の実施形態の変形例におけるスペーサ70p−2及びコントローラチップ20の高さを示す拡大断面図である。スペーサ70p−1の表面70apの基板10の表面10aからの高さH70ap1は、コントローラチップ20の裏面20bの下限高さH20b_minより低い。スペーサ70p−2の表面70apの基板10の表面10aからの高さH70ap2は、コントローラチップ20の裏面20bの下限高さH20b_minより低い。これにより、図10(c)の工程において、ボンディングヘッド210がコントローラチップ20の裏面20bを容易に加圧できる。
このとき、下限高さH20b_min及び高さH70ap2の差が上限高さH20b_max及び下限高さH20b_minの差より小さくなっていてもよい。すなわち、次の数式1が成り立っていてもよい。
H20b_min−H70ap2<H20b_max−H20b_min・・・数式1
H20b_min−H70ap2<H20b_max−H20b_min・・・数式1
これにより、図10(c)の工程でボンディングヘッド210がコントローラチップ20の裏面20bを容易に加圧できるとともに、コントロールチップ20の裏面とスペーサの表面との高さの差を抑制できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,1i、1j、1k,1n 半導体装置、10 基板、20,20i,20n コントローラチップ、30,30−1〜30−10,30i−1〜30i−6,30k−1〜30k−10 接着フィルム、70,70−1,70−2,70i,70i−1,70i−2,70j,70j−1〜70j−4,70k,70k−1〜70k−5,70p,70p−1,70p−2,90n スペーサ。
Claims (9)
- 主面を有する基板と、
第1の表面及び第1の裏面を有し、前記第1の表面が前記主面に対面した状態で前記主面に複数のバンプ電極を介して実装されたコントローラチップと、
第2の表面及び第2の裏面を有し、前記第2の裏面が前記主面に実装され、前記第2の表面の前記主面からの高さが前記第1の裏面の前記主面からの高さの上限と下限との間の範囲内である第1のスペーサと、
第3の表面及び第3の裏面を有し、前記第3の裏面が前記主面に実装され、前記第3の表面の前記主面からの高さが前記第1の裏面の前記主面からの高さの上限と下限との間の範囲内である第2のスペーサと、
を備えた半導体装置。 - 前記第1のスペーサの面積と前記第2のスペーサの面積とは、平面視において、互いに均等であり、
前記コントローラチップの外縁は、第1の辺と前記第1の辺に向かい合う第2の辺とを有し、
前記第1のスペーサは、平面視において、前記第1の辺に並び、
前記第2のスペーサは、平面視において、前記第2の辺に並ぶ
請求項1に記載の半導体装置。 - 前記第1のスペーサの面積と前記第2のスペーサの面積とは、平面視において、互いに均等であり、
前記コントローラチップの外縁は、第1の辺と前記第1の辺に交差する第2の辺とを有し、
前記第1のスペーサは、平面視において、前記第1の辺に並び、
前記第2のスペーサは、平面視において、前記第2の辺に並ぶ
請求項1に記載の半導体装置。 - 前記主面を覆い、前記第1のスペーサが積層される第1の接着フィルムと、
前記主面を覆い、前記第2のスペーサが積層される第2の接着フィルムと、
少なくとも前記第1の裏面及び前記第2の表面を覆う第3の接着フィルムと、
第4の表面及び第4の裏面を有し、前記第4の裏面が前記第3の接着フィルムに接着され、前記主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装される第1のメモリチップと、
をさらに備え、
前記第3の接着フィルムの厚さは、前記第1の接着フィルムの厚さと均等である、又は、前記第1の接着フィルムの厚さより大きく、
前記第3の接着フィルムの厚さは、前記第2の接着フィルムの厚さと均等である、又は、前記第2の接着フィルムの厚さより大きく
請求項1から3のいずれか1項に記載の半導体装置。 - 前記第4の表面を覆う第4の接着フィルムと、
第5の表面及び第5の裏面を有し、前記第5の裏面が前記第4の接着フィルムに接着され、前記主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装される第2のメモリチップと、
をさらに備えた
前記第3の接着フィルムの厚さは、前記第4の接着フィルムの厚さと均等である、又は、前記第4の接着フィルムの厚さより大きい
請求項4に記載の半導体装置。 - 主面を有する基板と、
第1の表面及び第1の裏面を有し、前記第1の表面が前記主面に対面した状態で前記主面に複数のバンプ電極を介して実装されたコントローラチップと、
第2の表面及び第2の裏面を有し、前記第2の裏面が前記主面に実装され、前記第2の表面の前記主面からの高さが前記第1の裏面の前記主面からの高さの下限より低い第1のスペーサと、
第3の表面及び第3の裏面を有し、前記第3の裏面が前記主面に実装され、前記第3の表面の前記主面からの高さが前記第1の裏面の前記主面からの高さの下限より低い第2のスペーサと、
を備えた半導体装置。 - 少なくとも前記第1の裏面及び前記第2の表面又は前記第3の表面を覆う接着フィルムと、
第4の表面及び第4の裏面を有し、前記第4の裏面が前記接着フィルムに接着され、前記主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装されるメモリチップと、
をさらに備えた
請求項6に記載の半導体装置。 - 第1のスペーサを基板の主面に実装し、第2のスペーサを前記基板の主面に実装することと、
コントローラチップの表面を前記主面に対面した状態で複数のバンプ電極を介して前記コントローラチップを前記主面に実装することと、
を備えた半導体装置の製造方法。 - 前記コントローラチップを前記主面に実装することは、
前記コントローラチップの表面が前記基板の主面に対向する状態で前記主面に前記複数のバンプ電極を介して前記コントローラチップを配置することと、
前記コントローラチップの裏面をボンディングツールのヘッドで前記基板の側に押圧することと、
を含む
請求項8に記載の半導体装置の製造方法。
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