JP2022182532A - 半導体装置およびその製造方法 - Google Patents

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semiconductor
spacer
semiconductor device
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康男 竹本
Yasuo Takemoto
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】チップをより適切に基板上に設けることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板と、第１半導体チップと、第１接着層と、第２半導体チップと、第２接着層と、スペーサと、を備える。基板は、第１面を有する。第１半導体チップは、第１面の上方に設けられる。第１接着層は、基板に対向する第１半導体チップの下面に設けられ、分子量が異なる複数種類の樹脂を含む。第２半導体チップは、基板と第１接着層との間に設けられる。第２接着層は、第１面の法線方向から見て、第２半導体チップの周囲を覆うように設けられ、第１接着層に含まれる複数種類の樹脂のうち分子量が他の樹脂よりも小さい少なくとも１種類の樹脂を含む。スペーサは、第１面の法線方向から見て、第２接着層の周囲を覆うように設けられる。【選択図】図１

Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体装置のパッケージング工程において、例えば、基板とフリップチップ接続したコントローラチップの上方に、メモリチップが積層される構造が知られている。しかし、例えば、コントローラチップとメモリチップとの間のチップサイズの関係等によっては、基板上にメモリチップを適切に設けることが困難な場合があった。
特開２０２０－４３２５８号公報
チップをより適切に基板上に設けることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板と、第１半導体チップと、第１接着層と、第２半導体チップと、第２接着層と、スペーサと、を備える。基板は、第１面を有する。第１半導体チップは、第１面の上方に設けられる。第１接着層は、基板に対向する第１半導体チップの下面に設けられ、分子量が異なる複数種類の樹脂を含む。第２半導体チップは、基板と第１接着層との間に設けられる。第２接着層は、第１面の法線方向から見て、第２半導体チップの周囲を覆うように設けられ、第１接着層に含まれる複数種類の樹脂のうち分子量が他の樹脂よりも小さい少なくとも１種類の樹脂を含む。スペーサは、第１面の法線方向から見て、第２接着層の周囲を覆うように設けられる。
第１実施形態による半導体装置の構成の一例を示す断面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図２に続く、半導体装置の製造方法の一例を示す断面図。 図３に続く、半導体装置の製造方法の一例を示す断面図。 図４に続く、半導体装置の製造方法の一例を示す断面図。 図５に続く、半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法の一例を示す断面図。 図７に続く、半導体装置の製造方法の一例を示す断面図。 第１実施形態によるスペーサの貫通孔およびその周辺の構成の一例を示す上面図。 第１実施形態による個片化前の半導体ウェハおよびその周辺の構成の一例を示す上面図。 第２実施形態による半導体装置の製造方法の一例を示す断面図。 図１１に続く、半導体装置の製造方法の一例を示す断面図。 図１２に続く、半導体装置の製造方法の一例を示す断面図。 図１３に続く、半導体装置の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、配線基板１０と、半導体チップ２０、３０～３３と、接着層４０～４３と、スペーサ５０と、接着層５１と、接着層６０と、金属材料７０と、樹脂層８０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
配線基板１０は、配線層１１と絶縁層１５とを含むプリント基板やインタポーザでよい。配線層１１には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属が用いられる。絶縁層１５には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。図では、絶縁層１５の表面と裏面のみに配線層１１が設けられている。しかし、配線基板１０は、複数の配線層１１および複数の絶縁層１５を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極１２を有してもよい。
配線基板１０の表面には、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４は、金属材料７０から配線層１１を保護し、ショート不良を抑制するための絶縁層である。
配線基板１０の裏面にも、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４から露出された配線層１１には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
半導体チップ２０は配線基板１０の表面（上面）側に設けられる。半導体チップ２０は、配線基板１０と接着層４０との間に設けられる。半導体チップ２０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ２０の配線基板１０を向いた面には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ２０の裏面（下面）には、半導体素子と電気的に接続される電極ピラー２１が設けられている。電極ピラー２１には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。
接続バンプとしての電極ピラー２１の周囲には、金属材料７０が設けられている。電極ピラー２１は、金属材料７０を介して、ソルダレジスト層１４の開口部において露出された配線層１１と電気的に接続される。金属材料７０には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。金属材料７０は、例えば、開口部内で配線基板１０の配線層１１の一部を被覆し、かつ、半導体チップ２０の電極ピラー２１の側面の一部も被覆している。これにより、金属材料７０は、半導体チップ２０の電極ピラー２１と配線基板１０の配線層１１とを電気的に接続する。
金属材料７０の周囲、および、半導体チップ２０と配線基板１０との間には、樹脂層（アンダフィル）８０が設けられている。樹脂層８０は、例えば、ＮＣＰ（Non Conductive Past）を硬化させたものであり、半導体チップ２０の周囲を被覆して保護する。
より詳細には、半導体チップ２０は、配線基板１０の面Ｆ１の法線方向から見て、半導体チップ２０の全体が半導体チップ３０と重なるように配置される。すなわち、半導体チップ２０のチップサイズは、半導体チップ３０のチップサイズよりも小さい。
半導体チップ２０の上には、接着層４０を介して半導体チップ３０が接着されている。従って、半導体チップ３０は、配線基板１０の上面（面Ｆ１）の上方に設けられる。半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面（上面）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。また、半導体チップ３０上には、接着層４１介して半導体チップ３１が接着されている。半導体チップ３１上には、接着層４２介して半導体チップ３２が接着されている。半導体チップ３２上には、接着層４３介して半導体チップ３３が接着されている。半導体チップ３１～３３は、例えば、半導体チップ３０と同様に、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０～３３は、同一のメモリチップでもよい。図では、コントローラチップとしての半導体チップ２０の他、４つのメモリチップとしての半導体チップ３０～３３が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
スペーサ５０は、配線基板１０の面Ｆ１の法線方向から見て、接着層６０の周囲を覆うように設けられる。スペーサ５０は、接着層５１を介して、配線基板１０の表面（上面）に接着されている。接着層５１は、配線基板１０とスペーサ５０との間に設けられる。また、スペーサ５０は、貫通孔５０ｈを有する。貫通孔５０ｈ内に、半導体チップ２０および接着層６０が配置されている。配線基板１０の面Ｆ１の法線方向から見た貫通孔５０ｈの幅は、後で説明するように、半導体チップ２０の幅よりも僅かに大きい。
接着層６０は、配線基板１０の面Ｆ１の法線方向から見て、半導体チップ２０の周囲を覆うように設けられる。接着層６０は、配線基板１０の面Ｆ１の法線方向から見て、接着層６０の全体が接着層４０と重なるように配置される。これは、後で説明するように、接着層４０の一部が下方に流れ出ることにより、接着層６０が形成されるためである。接着層６０は、スペーサ５０の貫通孔５０ｈ内において、半導体チップ２０の側面を覆うように設けられる。すなわち、接着層６０は、半導体チップ２０および樹脂層８０と、スペーサ５０と、の間の隙間を埋めるように設けられる。尚、接着層４０、スペーサ５０、接着層６０の構成の詳細については、後で説明する。
ボンディングワイヤ９０は、配線基板１０および半導体チップ３０～３３の任意のパッドに接続されている。ボンディングワイヤ９０で接続するために、半導体チップ３０～３３は、パッドの分だけずらされて積層されている。尚、半導体チップ２０は、電極ピラー２１によってフリップチップ接続されているので、ワイヤボンディングはされていない。しかし、半導体チップ２０も、電極ピラー２１による接続に加えて、ワイヤボンディングされても構わない。
さらに、封止樹脂９１が、半導体チップ２０、３０～３３、接着層４０～４３、５１、スペーサ５０、ボンディングワイヤ９０等を封止している。これにより、半導体装置１は、複数の半導体チップ２０、３０～３３を配線基板１０上において１つの半導体パッケージとして構成されている。
次に、接着層４０、スペーサ５０および接着層６０の内部構成の詳細について説明する。
接着層４０は、配線基板１０に対向する半導体チップ３０の下面（面３０ｂ）に設けられる。接着層４０は、分子量が異なる複数種類の樹脂を含む。接着層４０は、例えば、高分子量のベース材料と、低分子量のエポキシ樹脂と、を含む。尚、低分子量のエポキシ樹脂は、軟化点が比較的低い樹脂、より詳細には、軟化点がベース材料よりも低い樹脂であってもよい。接着層４０は、比較的高い配合比率で、低分子のエポキシ樹脂を含むことがより好ましい。接着層４０の材料は、接着層４１～４３の材料と同じであってもよい。また、接着層４０は、フィラー（図示せず）を含む。また、接着層４０の厚さが薄い場合、接着層４０から流れ出る樹脂の量が少なく、接着層６０で貫通孔５０ｈを埋めることが難かしくなる可能性がある。接着層４０は、少なくとも貫通孔５０ｈを埋めることが可能な厚さを有することが好ましい。尚、接着層４０の必要な厚さは、接着層４０の材料等によって変わる可能性がある。接着層４０の厚さは、例えば、半導体チップ２０の厚さ、または、スペーサ５０および接着層５１の厚さの半分以上である。
接着層６０は、接着層４０に含まれる複数種類の樹脂のうち、分子量が他の樹脂よりも小さい少なくとも１種類の樹脂を含む。接着層６０は、例えば、低分子量のエポキシ樹脂を含む。また、接着層６０のフィラーの濃度は、接着層４０のフィラーの濃度よりも低い。より詳細には、接着層４０には、フィラーはほとんど含まれない。これは、分子量が大きいベース材料、および、フィラー（例えば、シリカフィラー）が、接着層４０から流れ出づらく、接着層４０内に留まるためである。
スペーサ５０は、半導体チップ３０および接着層４０を支持するように配置される。また、スペーサ５０は、剛性が比較的高い。より詳細には、スペーサ５０は、接着層４０よりも高い剛性を有する。これにより、スペーサ５０は、例えば、半導体チップ３０のマウント時に半導体チップ３０側から圧力を受けても、形状を維持しやすくすることができる。スペーサ５０は、例えば、樹脂層である。樹脂層は加工しやすいため、半導体チップ２０を収容する貫通孔５０ｈを形成しやすくすることができる。スペーサ５０の材料は、例えば、ポリイミドである。
また、接着層４０に対向するスペーサ５０の上面（面５０ａ）の面Ｆ１からの高さは、接着層４０に対向する半導体チップ２０の上面（面２０ａ）の面Ｆ１からの高さよりも低い。従って、後で説明するように、半導体チップ２０の一部が接着層４０にめり込むように、スペーサ５０の高さが設定される。
次に、半導体装置１の製造方法について説明する。
図２～図８は、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。図２～図５は、半導体ウェハＷを個片化する前までの工程を示す。図６～図８は、半導体ウェハＷを半導体チップ３０に個片化して、半導体チップ３０を配線基板１０にマウントする工程を示す。
図９は、第１実施形態によるスペーサ５０の貫通孔５０ｈおよびその周辺の構成の一例を示す上面図である。図１０は、第１実施形態による個片化前の半導体ウェハＷおよびその周辺の構成の一例を示す上面図である。図２～図８は、図９および図１０に示す１つの貫通孔５０ｈおよびその周辺の拡大断面図でもある。図９および図１０のＡ－Ａ線は、断面図である図２～図８に対応する断面を示す。
図９および図１０に示す例では、半導体ウェハＷ、接着層４０、スペーサ５０及びダイシングテープＤＴは、ほぼ同心円状に積層されている。図１０に示すように、スペーサ５０のサイズは、接着層４０のサイズよりも大きい。また、接着層４０のサイズは、半導体ウェハＷのサイズよりも大きい。
図９および図１０において、領域Ｒ１、Ｒ２は、スペーサ５０上の領域である。領域Ｒ２は、貫通孔５０ｈが形成される領域、すなわち、接着層４０および半導体ウェハＷが設けられる領域である。尚、図９および図１０に示す貫通孔５０ｈの配置等は、一例である。領域Ｒ１は、領域Ｒ２とは異なる、領域Ｒ２の外側の領域である。領域Ｒ１は、接着層４０および半導体ウェハＷよりも外側の領域である。領域Ｒ１には、マーク５０ｍが設けられる。マーク５０ｍは、ウェハラミネート用マークである。マーク５０ｍは、半導体ウェハＷに形成された半導体素子の位置が貫通孔５０ｈの位置に対応するように、半導体ウェハＷの位置合わせを行うために用いられる。
まず、図２に示すように、ダイシングテープＤＴに、接着層５１を介して、スペーサ５０を接着する。例えば、予め接着層５１が設けられたスペーサ５０をダイシングテープＤＴに設ける。
次に、図３に示すように、スペーサ５０に貫通孔５０ｈを形成する。貫通孔５０ｈは、ダイシングテープＤＴ、接着層５１およびスペーサ５０を貫通するように形成される。貫通孔５０ｈは、例えば、ダイシングテープＤＴ、接着層５１およびスペーサ５０の一部を、図３の上下方向から金型で打ち抜くことにより形成される。
尚、貫通孔５０ｈの位置は、半導体ウェハＷに形成される半導体素子の位置に応じて設定される。すなわち、貫通孔５０ｈの位置は、個片化される前の半導体チップ３０の位置に応じて設定される。
より詳細には、貫通孔５０ｈを形成する前に、図９に示す領域Ｒ１に２つのマーク５０ｍを形成する。マーク５０ｍは、例えば、貫通孔である。その後、２つのマーク５０ｍの位置を基準として、領域Ｒ２に複数の貫通孔５０ｈを形成する。すなわち、貫通孔５０ｈは、２つのマーク５０ｍの位置を基準とした位置に形成される。
次に、図４に示すように、スペーサ５０上に接着層４０を設ける。貫通孔５０ｈの形成後に接着層４０が設けられるため、接着層４０には、貫通孔５０ｈが設けられていない。
次に、図５に示すように、接着層４０上に半導体ウェハＷを設ける。より詳細には、接着層４０上に、複数の貫通孔５０ｈの位置に応じて、半導体ウェハＷを設ける。半導体ウェハＷの上面には、半導体チップ３０の半導体素子が設けられている。半導体ウェハＷの下面は、半導体ウェハＷが所望の厚さになるように、裏面研削されている。
ここで、接着層４０がスペーサ５０上に配置されると、貫通孔５０ｈの視認性が低下する。そこで、半導体ウェハＷは、図１０に示す領域Ｒ１に配置されるマーク５０ｍの位置を基準として、領域Ｒ２に設けられる。すなわち、マーク５０ｍが貫通孔５０ｈから離れて配置されるため、マーク５０ｍに基づいて半導体ウェハＷの適切なマウント位置を決定することができる。
次に、図６に示すように、半導体ウェハＷを半導体チップ３０に個片化する。半導体ウェハＷは、例えば、ダイシングブレードＤＢを用いて個片化される。半導体ウェハＷとともに、接着層４０、スペーサ５０および接着層５１も個片化される。半導体ウェハＷは、図１０に示すダイシングラインＤＬに沿って、チップサイズとなるように切断される。尚、図１０では、一部のダイシングラインＤＬが示されている。
次に、図７に示すように、半導体チップ３０を、接着層５１を介して、配線基板１０に接着する。図７では、半導体チップ２０は、配線基板１０の面Ｆ１上に予めマウントされている。従って、半導体チップ２０が貫通孔５０ｈの内部に位置するように、接着層５１、スペーサ５０、接着層４０および半導体チップ３０を面Ｆ１上に設ける。
また、図７において、配線基板１０および半導体チップ２０は、加熱されている。配線基板１０および半導体チップ２０の加熱は、例えば、配線基板１０の下方に設けられたヒータ（図示せず）を用いて行われる。
また、スペーサ５０および接着層５１の厚さＴは、半導体チップ２０の厚さよりも薄い。これにより、接着層５１が配線基板１０と接着する前に、半導体チップ２０の上面（面２０ａ）が接着層４０と接触する。これにより、配線基板１０側に設けられたヒータからの熱を接着層４０に伝えやすくすることができる。
次に、図８に示すように、貫通孔５０ｈを埋めるように、接着層６０を形成する。個片化された半導体チップ３０は、所定の圧力で配線基板１０上にマウントされる。これにより、接着層４０およびスペーサ５０に圧力が印加される。また、配線基板１０側に設けられたヒータの熱は、配線基板１０および半導体チップ２０を介して、接着層４０に伝わる。
接着層４０が加熱されると、接着層４０内の一部の樹脂が溶融する。接着層４０内の樹脂のうち低分子成分の樹脂は、熱によって溶融しやすい。溶融した樹脂は、マウント時の圧力を受けて、接着層４０から流れ出て（染み出て）貫通孔５０ｈを埋める。すなわち、接着層４０を加熱し、また、接着層４０に圧力を加えることにより、貫通孔５０ｈ内に接着層６０が形成される。尚、分子量が大きいベース材料およびフィラーは接着層４０から流れ出づらいため、接着層６０の主成分は、低分子量のエポキシ樹脂である。
配線基板１０は、例えば、２００℃以下の温度に加熱される。接着層４０の材料によっては、配線基板１０は、例えば、１５０℃以下に加熱されてもよい。
また、図８に示すように、配線基板１０の面Ｆ１からスペーサ５０の面５０ａまでの高さは、配線基板１０の面Ｆ１から半導体チップ２０の面２０ａまでの高さよりも低い。これにより、図８に示す工程において、半導体チップ２０の上面が接着層４０を押圧するとともに、熱を接着層４０に伝えやすくすることができる。この結果、接着層４０から接着層６０を流れ出やすくすることができる。また、半導体チップ２０の上面と接着層４０との間の隙間を生じづらくすることができ、接着層６０が貫通孔５０ｈをより埋めやすくすることができる。尚、スペーサ５０は、高い剛性によって熱を受けても変形しづらく、高さを維持することができる。
図８に示す工程の後、半導体チップ３１～３３、接着層４１～４３およびボンディングワイヤ９０を設ける。その後、半導体チップ２０、３１～３３等の各構成要素を封止樹脂９１で封止することにより、図１に示す半導体装置１が完成する。
以上のように、第１実施形態によれば、接着層６０は、スペーサ５０の貫通孔５０ｈを埋めるように、接着層４０から流れ出る。従って、接着層６０は、貫通孔５０ｈ内に配置された半導体チップ２０の周囲を覆うように設けられる。これにより、接着層６０で半導体チップ２０をより適切に埋め込み、かつ、半導体チップ３０をより適切に配線基板１０および半導体チップ２０上にマウント（配置）することができる。
また、配線基板１０の面Ｆ１の法線方向から見て、貫通孔５０ｈの幅は、半導体チップ２０の幅よりも大きい。もし、貫通孔５０ｈの幅が半導体チップ２０の幅と同程度である場合、図７に示す工程において、スペーサ５０が半導体チップ２０と干渉してしまう可能性がある。もし、貫通孔５０ｈの幅が半導体チップ２０の幅よりも十分に大きい場合、貫通孔５０ｈ内で半導体チップ２０とスペーサ５０との間の隙間が大きくなってしまう。この場合、接着層６０が貫通孔５０ｈ（隙間）を埋めることが難しくなる可能性がある。従って、貫通孔５０ｈの幅は、半導体チップ２０の幅よりも僅かに大きいことが好ましい。貫通孔５０ｈの幅は、例えば、位置精度を考慮して、半導体チップ２０の幅よりも大きくなるように設定される。位置精度は、例えば、貫通孔５０ｈの位置精度、半導体チップ２０、３０をマウントする際の位置精度である。貫通孔５０ｈの幅は、例えば、半導体チップ２０の幅よりも所定値（例えば、１００μｍ）だけ大きくなるように設定される。
比較例として、半導体チップ３０の下面に設けられた厚い接着層（例えば、ＤＡＦ（Die Attach Film））で半導体チップ２０を埋め込む構造がある。しかし、この構造では、半導体チップ３０のサイズが比較的小さい場合、または、半導体チップ３０のサイズが半導体チップ２０のサイズと近い場合等において、接着層と配線基板１０との接着部分の領域が小さくなってしまう。接着部分の領域が小さいほど、半導体チップ３０が傾いたり、接着層がキュア時に配線基板１０から剥がれたりしやすくなる可能性がある。また、半導体チップ２０がフリップチップ接続される場合に半導体チップ３０を薄くしにくいこと、および、配線基板１０との接続高さが必要なことから、埋め込む接着層の厚さが増大してしまう。すなわち、半導体チップ３０のサイズが比較的小さい場合、厚い接着層で半導体チップ２０を埋め込む構造は、適用しづらい。
これに対して、第１実施形態では、半導体チップ２０の周囲を囲むように、スペーサ５０が配置される。半導体チップ３０は、薄くなるほど撓みやすくなる。スペーサ５０は、半導体チップ３０が平坦になるように、半導体チップ３０を支持する。また、スペーサ５０が半導体チップ３０を支持するため、半導体チップ３０を薄くしても、撓み等の発生を抑制することができる。また、スペーサ５０が半導体チップ３０を支持するため、半導体チップ３０の傾きを抑制することができる。また、スペーサ５０の下面は、半導体チップ２０による段差が無いため、接着層５１を介して、配線基板１０と適切に接着される。これにより、半導体チップ３０のサイズが比較的小さい場合であっても、半導体チップ３０をより適切にマウントすることができる。
また、比較例として、半導体チップ２０の側方にスペーサチップを複数個個別に設ける方法がある。スペーサチップの材料は、例えば、シリコン（Ｓｉ）やポリイミドである。このとき、スペーサチップと半導体チップ２０との隙間は本実施形態の場合よりも大きくなる。したがって、半導体チップ３０と接着層４０とをその後に積層したとしても、接着層４０から流れ出る接着層６０のみでは隙間を埋めることができない。さらに、その後封止樹脂９１で隙間を埋めるとき、スペーサチップと半導体チップ２０の高さが低いと、樹脂の流動性が悪くなり封止樹脂９１で隙間を埋めきることができない。あるいは、封止樹脂９１の流動性を確保するためスペーサチップを高くすると、小型化ができない。
または薄いスペーサチップを用い、封止樹脂９１の流動性を確保するため、半導体チップ２０とスペーサチップとの隙間をさらに大きくする。このとき、半導体チップ３０の厚みが薄い場合は、半導体チップ３０をスペーサチップの上に積層するとき、広い隙間により半導体チップ３０は撓みやすくなり割れることもある。また、スペーサチップを用いる場合、コストおよびチップ積層装置の所要（必要な条件）が増えてしまう。
これに対して、第１実施形態では、半導体チップ２０とスペーサ５０との間の隙間（貫通孔５０ｈ）を埋めるように接着層６０が設けられる。従って、封止樹脂９１を用いる場合よりも容易に隙間を埋めることができる。また、半導体チップ３０およびスペーサ５０を薄くすることができ、パッケージ高さをより低くすることができる。
尚、スペーサ５０は、樹脂層に限られない。スペーサ５０の材料は、スペーサ５０の高さを維持するため剛性が比較的高く、かつ、貫通孔５０ｈを形成のため加工しやすい材料であればよい。
また、配線基板１０の面Ｆ１からスペーサ５０の面５０ａまでの高さは、配線基板１０の面Ｆ１から半導体チップ２０の面２０ａまでの高さよりも高くてもよい。この場合、半導体チップ３０のマウント時に、スペーサ５０を介して、配線基板１０から接着層４０に熱が伝わる。また、半導体チップ２０が低いため、半導体チップ２０の上面と接着層４０との間にも、接着層６０が設けられてもよい。
また、スペーサ５０は、接着性を有し、配線基板１０と直接接着されてもよい。この場合、接着層５１が設けられなくてもよい。
また、半導体装置１の製造工程において、予めマーク５０ｍおよび貫通孔５０ｈが形成されたスペーサ５０（および接着層５１）が用いられてもよい。この場合、マーク５０ｍおよび貫通孔５０ｈを形成する工程を省略することができる。
また、接着層４０は、配線基板１０側ではなく、半導体チップ３０側から加熱されてもよい。この場合、例えば、半導体チップ３０の搬送に用いられるコレットにヒータが設けられる。また、配線基板１０およびコレットの両方にヒータが設けられてもよい。
（第２実施形態）
図１１～図１４は、第２実施形態による半導体装置１の製造方法の一例を示す断面図である。
第１実施形態では、図２～図４に示すように、１つの接着層として接着層４０、スペーサ５０および接着層５１を準備する工程の中で、貫通孔５０ｈが形成される。その後、接着層４０、スペーサ５０および接着層５１は、１つの接着層として半導体ウェハＷに貼り付けられる。この場合、既に形成された貫通孔５０ｈは、例えば、半導体チップ２０、３０のサイズ等の仕様の変更に対応できず、材料が無駄になってしまう可能性がある。一方、第２実施形態は、組み立てプロセスの中で貫通孔５０ｈが形成される点で、第１実施形態とは異なっている。
まず、図１１に示すように、ダイシングテープＤＴ上に接着層４０を設ける。次に、図１２に示すように、半導体ウェハＷを接着層４０に接着させる。次に、図１３に示すように、半導体ウェハＷおよび接着層４０からダイシングテープＤＴを剥がす。これにより、半導体ウェハＷの一方の面である下面（面Ｗｂ）に、接着層４０が設けられる。
次に、図１４に示すように、スペーサ５０上に、面Ｗｂに設けられた接着層４０を介して半導体ウェハＷを接着させる。より詳細には、複数の貫通孔５０ｈを有するスペーサ上に、複数の貫通孔５０ｈの位置に応じて、接着層６０および半導体ウェハＷを設ける。
ここで、貫通孔５０ｈは、第１実施形態の図２および図３と同様に形成される。ただし、貫通孔５０ｈは、実際のパッケージ（製品）の組み立て工程における半導体チップ３０および半導体チップ２０の少なくとも一方のサイズに応じて形成される。これにより、例えば、チップサイズ等の仕様の変更に応じた貫通孔５０ｈを形成することができる。この結果、例えば、仕様の変更によるスペーサ５０および接着層５１等の材料の無駄を抑制することができる。貫通孔５０ｈの形成は、図１４の工程の前に行われていればよく、例えば、半導体ウェハＷに接着層４０を設けることと並行して行われてもよい。
図１４に示す工程の後、第１実施形態の図６以降と同様の工程により、図１に示す半導体装置１が完成する。
第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、第２実施形態では、上記のように、実際のパッケージ（製品）の組み立ての際に、半導体チップ２０、３０に対応した貫通孔５０ｈを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、２０ 半導体チップ、２０ａ 面、３０～３３ 半導体チップ、４０ 接着層、５０ スペーサ、５０ａ 面、５０ｈ 貫通孔、５０ｍ マーク、５１ 接着層、６０ 接着層、Ｒ１ 領域、Ｒ２ 領域、Ｗ 半導体ウェハ

Claims (13)

  1. 第１面を有する基板と、
    前記第１面の上方に設けられる第１半導体チップと、
    前記基板に対向する前記第１半導体チップの下面に設けられ、分子量が異なる複数種類の樹脂を含む第１接着層と、
    前記基板と前記第１接着層との間に設けられる第２半導体チップと、
    前記第１面の法線方向から見て、前記第２半導体チップの周囲を覆うように設けられ、前記第１接着層に含まれる複数種類の前記樹脂のうち分子量が他の前記樹脂よりも小さい少なくとも１種類の前記樹脂を含む第２接着層と、
    前記第１面の法線方向から見て、前記第２接着層の周囲を覆うように設けられるスペーサと、を備える、半導体装置。
  2. 前記第２半導体チップは、前記第１面の法線方向から見て、前記第２半導体チップの全体が前記第１半導体チップと重なるように配置され、
    前記第２接着層は、前記第１面の法線方向から見て、前記第２接着層の全体が前記第１接着層と重なるように配置される、請求項１に記載の半導体装置。
  3. 前記スペーサは、前記第１半導体チップおよび前記第１接着層を支持するように配置され、前記第１接着層よりも高い剛性を有する、請求項１または請求項２に記載の半導体装置。
  4. 前記スペーサは、樹脂層である、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１接着層は、フィラーをさらに含み、
    前記第２接着層の前記フィラーの濃度は、前記第１接着層の前記フィラーの濃度よりも低い、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１接着層に対向する前記スペーサの上面の前記第１面からの高さは、前記第１接着層に対向する前記第２半導体チップの上面の前記第１面からの高さよりも低い、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 複数の第１貫通孔を有するスペーサ上に、複数の前記第１貫通孔の位置に応じて、分子量が異なる複数種類の樹脂を含む第１接着層、および、半導体ウェハを設け、
    前記半導体ウェハを第１半導体チップに個片化し、
    基板の第１面上に設けられた第２半導体チップが前記第１貫通孔の内部に位置するように、前記スペーサ、前記第１接着層および前記第１半導体チップを前記第１面上に設けるとともに、前記第１貫通孔を埋めるように、前記第１接着層に含まれる複数種類の前記樹脂のうち分子量が他の前記樹脂よりも小さい少なくとも１種類の前記樹脂を含む第２接着層を形成する、ことを具備する、半導体装置の製造方法。
  8. 前記第１接着層を加熱することにより、前記第２接着層を形成する、ことをさらに具備する、請求項７に記載の半導体装置の製造方法。
  9. 前記スペーサ上に、前記第１接着層を設け、
    前記第１接着層上に、前記半導体ウェハを設ける、ことをさらに具備する、請求項７または請求項８に記載の半導体装置の製造方法。
  10. 前記半導体ウェハの一方の面に、前記第１接着層を設け、
    前記スペーサ上に、前記一方の面に設けられた前記第１接着層を介して前記半導体ウェハを接着させる、ことをさらに具備する、請求項７または請求項８に記載の半導体装置の製造方法。
  11. 前記スペーサ上に前記第１接着層および前記半導体ウェハを設ける前に、前記スペーサに、前記第１半導体チップおよび前記第２半導体チップの少なくとも一方のサイズに応じた複数の前記第１貫通孔を形成する、請求項７から請求項１０のいずれか一項に記載の半導体装置の製造方法。
  12. 第１領域に設けられるマークと、前記マークの位置を基準として、前記第１領域とは異なる第２領域に設けられる複数の前記第１貫通孔と、を有する前記スペーサ上に、前記マークの位置を基準として前記第１接着層および前記半導体ウェハを前記第２領域に設ける、ことをさらに具備する、請求項７から請求項１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記第２領域は、前記第１接着層および前記半導体ウェハが設けられる領域であり、
    前記第１領域は、前記第２領域よりも外側の領域である、ことをさらに具備する、請求項１２に記載の半導体装置の製造方法。
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