CN113299613A - 半导体封装结构及其制造方法 - Google Patents

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刘旭唐
张皇贤
杨疏涵
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Advanced Semiconductor Engineering Inc
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Abstract

一种半导体封装结构包含第一衬底、第二衬底、衬垫层以及导电接合层。所述第一衬底具有第一表面和与所述第一表面相对的第二表面。所述第二衬底具有第一表面和与所述第一表面相对的第二表面。所述第二衬底与所述第一衬底并排安置。所述衬垫层安置在所述第一衬底的所述第二表面和所述第二衬底的所述第二表面上。所述导电接合层安置在所述衬垫层与所述第一衬底和所述第二衬底的所述第二表面之间。

Description

半导体封装结构及其制造方法
技术领域
本公开涉及半导体封装结构及其制造方法。
背景技术
半导体装置封装包含附接到衬底的半导体装置。如今，需要衬底具有更大表面区域以及更加复杂的电路来安装更多的半导体装置，这不仅增大了衬底的制造过程的复杂度而且还减小了衬底的产率。
发明内容
根据本公开的一些实施例，半导体封装结构包含第一衬底、第二衬底、衬垫层和导电接合层。第一衬底具有第一表面和与第一表面相对的第二表面。第二衬底具有第一表面和与第一表面相对的第二表面。第二衬底与第一衬底并排安置。衬垫层安置在第一衬底的第二表面和第二衬底的第二表面上。导电接合层安置在衬垫层与第一衬底和第二衬底的第二表面之间。
根据本公开的一些实施例，半导体封装结构包含第一衬底、第二衬底和衬垫层。第一衬底具有第一表面和与第一表面相对的第二表面。第二衬底具有第一表面和与第一表面相对的第二表面。第二衬底与第一衬底并排安置。第一衬底的第一表面和第二表面以及第二衬底的第一表面和第二表面包含导电迹线。第一衬底的第一表面的线宽和线距(L/S)小于第一衬底的第二表面的L/S。第二衬底的第一表面的L/S小于第二衬底的第二表面的L/S。衬垫层安置在第一衬底的第二表面和第二衬底的第二表面上。衬垫层电连接到第一衬底和第二衬底。
根据本公开的一些实施例，一种制造半导体封装结构的方法包含：提供载体，所述载体具有在载体的顶部表面上的衬垫；将第一衬底和第二衬底接合到衬垫层；以及提供覆盖第一衬底和第二衬底的包封物。
附图说明
当结合附图阅读时，从以下详细描述容易理解本公开的方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可能为清楚论述起见而任意增大或减小。
图1是根据本公开的一些实施例的半导体封装结构的横截面图。
图2是根据本公开的一些实施例的半导体封装结构的横截面图。
图3是根据本公开的一些实施例的半导体封装结构的横截面图。
图4是根据本公开的一些实施例的半导体封装结构的横截面图。
图5是根据本公开的一些实施例的半导体封装结构的横截面图。
图6是根据本公开的一些实施例的半导体封装结构的横截面图。
图7是根据本公开的一些实施例的半导体封装结构的横截面图。
图8是根据本公开的一些实施例的半导体封装结构的横截面图。
图9A、图9B、图9C、图9D、图9E和图9F说明根据本公开的一些实施例的用于制造半导体封装结构的方法的各个阶段。
图10A、图10B、图10C、图10D和图10E说明根据本公开的一些实施例的用于制造半导体封装结构的方法的各个阶段。
图11A、图11B和图11C说明根据本公开的一些实施例的用于制造半导体封装结构的方法的各个阶段。
图12A、图12B、图12C、图12D、图12E、图12F、图12G、图12H、图12I和图12J说明根据本公开的一些实施例的用于制造半导体封装结构的方法的各个阶段。
图13A、图13B、图13C、图13D、图13E和图13F说明根据本公开的一些实施例的用于制造半导体封装结构的方法的各个阶段。
贯穿图式和详细描述使用共同参考标号来指示相同或类似元件。根据以下结合附图作出的详细描述，本公开将更显而易见。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来解释本公开的某些方面。当然，这些仅是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征形成或安置在第二特征上方或上可包含其中第一特征和第二特征形成或安置成直接接触的实施例，也可包含其中额外特征形成或安置在第一特征与第二特征之间使得第一特征与第二特征不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。
由于对具有高性能和多功能的电子装置的需求，需要半导体封装衬底具有更大表面区域以及更加复杂的电路来安装更多的半导体装置。半导体衬底的大小变得更大而同时产率减小。被分割的衬底(其共同地提供完整电路功能作为单个半导体封装衬底)尺寸较小且与半导体封装衬底相比更容易生产，并且因此，它们可用于在许多应用中替代大尺寸的半导体封装衬底。
图1是根据本公开的一些实施例的半导体封装结构1的横截面图。半导体封装结构1包含第一衬底11和第二衬底12。第一衬底11和第二衬底12可以是被分割的衬底，其中的每一个包含具有不完整功能的电路。第一衬底11具有第一表面11a和与第一表面11a相对的第二表面11b。第二衬底12具有第一表面12a和与第一表面12a相对的第二表面12b。第一表面11a和12a可电连接半导体芯片或裸片，并且因此可被称作“芯片侧”或“芯片侧表面”。第二表面11b和12b可电连接焊料球或凸块，并且因此可被称作“球侧”或“球侧表面”。第一表面11a可包含具有小于第二表面11b的导电迹线的L/S的L/S的导电迹线。第一表面12a可包含具有小于第二表面12b的导电迹线的L/S的L/S的导电迹线。虽然未在图1中展示，但是第一衬底11和第二衬底12可具有如在图2中所说明的一或多个嵌入式电路层112和/或导电通孔111。
在半导体封装结构1的制造过程中，第一衬底11和第二衬底12可以安置在载体10上。在半导体封装结构1制造之后可以移除载体10。第一衬底11的第一表面11a和第二衬底12的第一表面12a背向载体10。包封物50安置在载体10上，并且覆盖第一衬底11的第一表面11a和第二衬底12的第一表面12a。导电层15(其可包含衬垫和/或导电迹线)安置在包封物50上，并且可电连接到半导体芯片或裸片(未展示)。导电柱14安置在包封物50内以将第一衬底11和第二衬底12电连接到导电层15。第一衬底11和第二衬底12可通过导电柱14和导电层15电连接到彼此，以提供如所需要的完整电路功能。然而，第一衬底11和第二衬底12的位置在填充模制化合物以用于制备包封物的50期间可能移位，并且因此，导电柱14可能无法精确地连接到第一表面11a和12a。另外，第二表面11b和12b上的球衬垫(未展示)可能无法精确地连接到印刷电路板(PCB)。另外，高导电柱增大了电气路径的长度，半导体封装结构1的电气性能可能劣化。
本公开提供了包含并排安置的两个或更多个衬底的半导体封装结构。所述衬底可以是被分割的衬底，并且通过衬垫层电连接到彼此，而不使用导电柱。与根据图1的实施例相比，因为形成导电柱是不必要的，所以可以减小两个邻近衬底的距离。在一些实施例中(尤其是在图2、图3、图4、图5和图6中所说明的那些实施例中)，衬垫层是在载体上预先形成的，并且衬垫层的衬垫可以作为对准标记，因此衬底可以精确地安置在衬垫层上。在一些实施例中，半导体封装结构包含导电接合层或结构，所述导电接合层或结构有助于固定衬底的位置，并且因此，可以进一步改进由于填充包封物所导致的衬底位置移位。
图2是根据本公开的一些实施例的半导体封装结构2的横截面图。半导体封装结构2包含第一衬底11、第二衬底12和衬垫层20。第二衬底12与第一衬底11并排安置在载体10上。在半导体封装结构2制造之后可移除载体。
第一衬底11和第二衬底12可以是被分割的衬底，其中的每一个包含具有不完整功能的电路。第一衬底11具有第一表面11a和与第一表面11a相对的第二表面11b。第二衬底12具有第一表面12a和与第一表面12a相对的第二表面12b。第一表面11a和12a可电连接半导体芯片或裸片，并且因此可被称作“芯片侧”或“芯片侧表面”。第二表面11b和12b可电连接焊料球或凸块，并且因此可被称作“球侧”或“球侧表面”。第一表面11a可包含具有小于第二表面11b的导电迹线的L/S的L/S的导电迹线。第一表面12a可包含具有小于第二表面12b的导电迹线的L/S的L/S的导电迹线。第一衬底11和第二衬底12可具有一或多个嵌入式电路层112、导电通孔(例如，穿导孔111)、衬垫或触点。电路层、导电通孔、衬垫或触点可由镍、铜、金、铂或其它合适的金属或合金制成。
衬垫层20包含多个衬垫并且安置在第一衬底11的第二表面11b和第二衬底12的第二表面12b上。导电接合层或结构30安置在衬垫层20与第一衬底11的第二表面11b和第二衬底12的第二表面12b之间。在一些实施例中，导电接合层或结构30与衬垫层20、第一衬底11和第二衬底12接触，且更确切地说，导电接合层或结构30与衬垫层20以及第一衬底11的第二表面11b和第二衬底12的第二表面12b直接接触。在一些实施例中，衬垫层20通过导电接合层或结构30接合且电连接到第一衬底11的第二表面11b和第二衬底12的第二表面12b。第一衬底11和第二衬底12可通过衬垫层20和导电接合层或结构30电连接到彼此，以提供所需要的完整电路功能。衬垫层20可由镍、铜、金、铂或其它合适的金属或合金制成。导电接合层或结构30可以是焊料或包含焊料。导电接合层或结构30可通过将焊膏或焊料材料涂覆在衬垫层20的衬垫上形成。在回流过程期间，发生焊膏或焊料材料的自对准，并且因此，可以进一步改进衬底到衬垫层的对准。
半导体封装结构1可进一步包含包封物50。包封物50包封或覆盖第一衬底11、第二衬底12和衬垫层20。在一些实施例中，第一衬底11的第一表面11a和第二衬底12的第一表面12a可从包封物50的表面50a暴露并且电连接到半导体裸片或芯片(未展示)。在一些实施例中，衬垫层20的衬垫可从与表面50a相对的包封物50的表面暴露并且电连接到PCB。
图3是根据本公开的一些实施例的半导体封装结构3的横截面图。半导体封装结构3具有与图2的半导体封装结构2的结构类似的结构，不同之处在于导电接合层或结构。在图3中所说明的实施例中，导电接合层或结构31可以是或包含各向异性导电膜(ACF)、各向异性导电粘附剂(ACA)或各向异性导电膏(ACP)，其经由导电颗粒311在竖直方向上提供单向导电性并且在水平方向上提供绝缘。
图4是根据本公开的一些实施例的半导体封装结构4的横截面图。半导体封装结构4具有与图2的半导体封装结构2的结构类似的结构，不同之处在于导电接合层或结构。在图4中所说明的实施例中，导电接合层或结构可以是金属层(metal layer)或金属间层(intermetallic layer)40，或者导电接合层或结构可包含衬垫层的一部分。
在半导体封装结构4的制造过程中，第一衬底11和第二衬底12安置在衬垫层20上，并且第一衬底11和第二衬底12的导电通孔111(或衬垫或电触点)与衬垫层20直接接触。衬垫层20以及第一衬底11和第二衬底12的导电通孔111(或衬垫或电触点)可由相同材料或不同材料制成。
在一些实施例中，举例来说，图4中所说明的那些，衬垫层20以及第一衬底11和第二衬底12的导电通孔111(或衬垫或电触点)在其接触面(即，界面)处形成金属层或金属间层。金属层或金属间层40可由例如发生在界面处的反应产生，或由从衬垫层20和/或导电通孔111的原子迁移产生。金属层或金属间层40增强了衬垫层以及第一衬底和第二衬底的导电通孔(或衬垫或电触点)的粘附。
在一些实施例中，在接触面处不存在可见的金属间层或金属层，并且衬垫层直接接合到导电通孔(或衬垫或电触点)而没有使用包含焊料、ACF、ACA或ACP的额外接合材料。在这些实施例中，衬垫层本身可以作为导电接合层，或者邻近于在衬垫层与第一衬底和第二衬底的导电通孔(或衬垫或电触点)之间的接触面的衬垫层的一部分可被视为导电接合层。
衬垫层到导电通孔(或衬垫或电触点)的接合可通过金属到金属接合技术实施。在一些实施例中，衬垫层和导电通孔(或衬垫或电触点)由铜制成，并且采用Cu到Cu接合技术将衬垫层接合到导电通孔(或衬垫或电触点)。
如图4中所说明，衬垫层20的多个衬垫包含与第一衬底11的第二表面11b和第二衬底12和第二表面12b接触的衬垫205，并且因此，第一衬底11可以通过衬垫层20电连接到第二衬底12。
图5是根据本公开的一些实施例的半导体封装结构5的横截面图。半导体封装结构5具有与图4的半导体封装结构4的结构类似的结构，不同之处在于半导体封装结构5的衬垫层20不包含同时连接第二表面11b和12b两者的衬垫。
在图5中所说明的实施例中，衬垫层20的多个衬垫包含与第一衬底11的第二表面11b直接接触的第一衬垫201以及与第二衬底12的第二表面12b直接接触的第二衬垫202。衬垫层20可进一步包含第三衬垫203。半导体封装结构可包含一或多个导线41。第一衬垫201和第二衬垫202可通过导线41连接到彼此，并且因此，第一衬底11可以通过衬垫层20和导线41电连接到第二衬底12。在一些实施例中，第一衬垫201和第二衬垫202可经由单个导线电连接到彼此。在一些实施例中，第一衬垫201和第二衬垫202可通过两个或更多个导线电连接到彼此，例如，通过连接到第一衬垫201和第三衬垫203的导线以及连接到第二衬垫202和第三衬垫203的导线。
在一些其它实施例中，第一衬垫201和第二衬垫202可通过衬垫层20的导电迹线而不是导线41电连接到彼此。
图6是根据本公开的一些实施例的半导体封装结构6的横截面图。半导体封装结构6包含第一衬底11、第二衬底12和衬垫层20。第二衬底12与第一衬底11并排安置在载体10上。在半导体封装结构2制造之后可移除载体。衬垫层20安置在第一衬底11的第二表面11b和第二衬底12的第二表面12b上。衬垫层20电连接到第一衬底11和第二衬底20。
如图6中所示，第一衬底11的侧向表面包含从第一表面11a延伸到第二表面11b的竖直凹槽，并且第二衬底12的侧向表面包含从第一表面12a延伸到第二表面12b的竖直凹槽。焊料填充在竖直凹槽内。在一些实施例中，第一衬底11的竖直凹槽中的焊料可以与邻近于第一衬底11的竖直凹槽的第二衬底12的竖直凹槽中的另一焊料组合并且形成导电接合结构32。导电结构32与衬垫层20、第一衬底11和第二衬底12接触，并且可以增强其间的粘附。因此，可以进一步紧固第一衬底和第二衬底的位置。第一衬底11和第二衬底12的其它细节已经在上文中于图2所说明的实施例论述。
半导体封装结构6可进一步包含包封物50。包封物50包封或覆盖第一衬底11、第二衬底12和衬垫层20。在一些实施例中，第一衬底11的第一表面11a和第二衬底12的第一表面12a可从包封物50的表面50a暴露并且电连接到半导体裸片或芯片(未展示)。在一些实施例中，衬垫层20的衬垫可从与包封物50的表面50a相对的表面暴露并且电连接到PCB。
图7是根据本公开的一些实施例的半导体封装结构7的横截面图。半导体封装结构7具有与图6的半导体封装结构6的结构类似的结构，不同之处在于半导体封装结构7的衬垫层21安置在第一衬底11的第一表面11a和第二衬底12的第一表面12a上。
图8是根据本公开的一些实施例的半导体封装结构8的横截面图。除了上文已经论述的第一衬底11、第二衬底12、衬垫层20和包封物50之外，半导体封装结构8进一步包含再分布层(RDL)结构61、一或多个电子装置70和71，以及多个焊料球60。
RDL结构61安置在第一衬底11的第一表面11a和第二衬底12的第一表面12a上。RDL结构61可包含一或多个再分布层和包封一或多个再分布层的绝缘材料或介电材料。RDL结构61可包含导电迹线、衬垫、触点和/或通孔以用于电连接。
电子装置70和71安置在RDL结构61上并且通过RDL结构61电连接到第一衬底11或第二衬底12。提供另一包封物51以包封或覆盖电子装置70和71以及RDL结构61。
图9A、图9B、图9C、图9D、图9E和图9F说明根据本公开的一些实施例的用于制造半导体封装结构2的方法的各个阶段。
参考图9A，提供载体10。图案化金属层形成在载体10上。图案化金属层20包含多个衬垫。在一些实施例中，图案化金属层20是包含导电迹线和多个衬垫的再分布层(RDL)。在本公开的实施例中图案化金属层20被称作衬垫层。
参考图9B，焊料30'安置在衬垫层20上并且覆盖衬垫层20的相应的衬垫。
参考图9C，第一衬底21和第二衬底22从一或多个母体衬底单体化。在一些实施例中，第一衬底21和第二衬底22是被分割的衬底，其中的每一个包含具有不完整功能的电路。第一衬底11具有第一表面11a和与第一表面11a相对的第二表面11b。第二衬底12具有第一表面12a和与第一表面12a相对的第二表面12b。第一衬底21和第二衬底22并排安置在焊料30'上。从第一衬底11的第二表面11b和第二衬底12的第二表面12b暴露的导电通孔111(或衬垫或电触点)接触焊料30'。衬垫层20的衬垫201通过位于衬垫201与第一衬底11之间的焊料30'连接到第一衬底11，并且衬垫层20的衬垫202通过位于衬垫202与第二衬底12之间的焊料30'连接到第二衬底12。因为衬垫层20是在载体10上预先形成的，所以衬垫层20的衬垫可以作为对准标记，因此第一衬底21和第二衬底22可以精确地安置在衬垫层上。
参考图9D，进行回流焊过程以从焊料30'形成导电接合层30。另外，因为衬垫201与衬垫202之间的距离相对较小，所以在回流焊过程期间衬垫201上的焊料30'和衬垫202上的焊料30'可以熔化并且彼此组合，使得第一衬底11可以通过衬垫层20和导电接合层30电连接到第二衬底12。在回流焊过程期间，发生焊料30'的自对准，并且因此，可以进一步改进第一衬底21和第二衬底22到衬垫层20的对准。
参考图9E，包封物50形成在载体10上并且通过填充包封材料(例如，模制化合物)来包封第一衬底11和第二衬底12。包封物50还包封衬垫层20和导电接合层30。在此步骤中，因为导电接合层30在包封物材料的填充之前形成并且可以有效地固定第一衬底21和第二衬底22的位置，所以可以进一步改进位置移位问题。
参考图9F，包封物50经研磨以暴露第一衬底11的第一表面11a和第二衬底12的第一表面12a。
图10A、图10B、图10C、图10D和图10E说明根据本公开的一些实施例的用于制造半导体封装结构3的方法的各个阶段。
参考图10A，如图9A中所说明衬垫层20形成在载体10上。
参考图10B，导电接合层31通过在载体10上涂覆各向异性导电膜(ACF)、各向异性导电粘附剂(ACA)或各向异性导电膏(ACP)形成。导电接合层30覆盖衬垫层20。
参考图10C，第一衬底21和第二衬底22并排安置在导电接合层31上。第一衬底11可以通过衬垫层20和导电接合层31电连接到第二衬底12。导电颗粒311彼此连接以在竖直方向上提供单向导电性。
参考图10D，包封物50形成在载体10上并且包封第一衬底11和第二衬底12。包封物50还包封衬垫层20和导电接合层31。
参考图10E，包封物50经研磨以暴露第一衬底11的第一表面11a和第二衬底12的第一表面12a。
图11A、图11B和图11C说明根据本公开的一些实施例的用于制造半导体封装结构4的方法的各个阶段。
参考图11A，如图9A中所说明衬垫层20形成在载体10上。
参考图11B，第一衬底21和第二衬底22并排安置在衬垫层20上。第一衬底11和第二衬底12的导电通孔111(或衬垫或电触点)与衬垫层20直接接触，其中衬垫层20的衬垫205与第一衬底11的第二表面11b和第二衬底12的第二表面12b直接接触以将第一衬底11电连接到第二衬底12。通过金属到金属接合技术执行导电通孔111(或衬垫或电触点)和衬垫层20的接触。在一些实施例中，在金属到金属接合的操作期间形成于界面处的金属层或金属间层40。
参考图11C，包封物50形成在载体10上，并且包封第一衬底11、第二衬底12和衬垫层20。另外，包封物50经研磨以暴露第一衬底11的第一表面11a和第二衬底12的第一表面12a。
图12A、图12B、图12C、图12D、图12E、图12F和图12G说明根据本公开的一些实施例的用于制造半导体封装结构7的方法的各个阶段。
参考图12A，提供衬底11。衬底11包含衬底单元11'和12'。衬底单元11'和12'可包含具有不完整功能的电路。
参考图12B，一或多个贯穿孔110围绕衬底单元11'和12'的外围形成，例如，通过激光钻孔。
参考图12C，贯穿孔110填充有焊料材料32'。
参考图12D，沿着衬底单元11'和12'的外围并且穿过贯穿孔110执行单体化过程(例如，通过激光切割)，以单体化衬底单元11'和12'。在单体化之后，被分割的衬底11和12形成，并且包含安置在位于其侧向表面处的竖直凹槽内的焊料材料32'。如图12D中所说明，在单体化之后，焊料材料32'可具有粗糙的侧向表面。
参考图12E，被分割的衬底11和12并排安置在载体10上。
参考图12F，执行回流焊过程以从焊料材料32'形成导电接合层32。在回流焊过程期间，焊料材料32'熔化，并且因为被分割的衬底11和12之间的距离可以受到控制，所以位于被分割的衬底11的侧向表面处的焊料材料32'可以与位于被分割的衬底12的侧向表面处的焊料材料32'组合以形成导电接合层32。包封物50随后形成在载体10上并且包封被分割的衬底11和12。包封物50可经研磨以暴露被分割的衬底11和12的表面11a和12a。
参考图12G，图案化金属层21形成在被分割的衬底11的表面11a和被分割的衬底12的表面12a上。图案化金属层21包含多个衬垫。在一些实施例中，图案化金属层21是包含导电迹线和多个衬垫的再分布层(RDL)。在本公开的实施例中图案化金属层21被称作衬垫层。
从被分割的衬底11的表面11a和被分割的衬底12的表面12a暴露的导电通孔111(或衬垫或电触点)接触衬垫层21。衬垫层21的衬垫205触点第一衬底11的表面11a和第二衬底12的表面12a以将第一衬底11电连接到第二衬底12。在一些实施例中，被分割的衬底11的表面11a的L/S小于被分割的衬底11的表面11b的L/S，并且被分割的衬底12的表面12a的L/S小于被分割的衬底12的表面12b的L/S。
图12A、图12B、图12C、图12D、图12H、图12I和图12J说明根据本公开的一些实施例的用于制造半导体封装结构6的方法的各个阶段。
如上文相对于图12A、图12B、图12C和图12D所论述的制备被分割的衬底11和12。
在图12H中，提供载体10并且如图9A中所说明衬垫层20形成在载体10上。被分割的衬底11和12并排安置在衬垫层20上。被分割的衬底11和被分割的衬底12的导电通孔111(或衬垫或电触点)与衬垫层20直接接触，其中衬垫层20的衬垫205与被分割的衬底11的表面11b和被分割的衬底12的表面12b直接接触以将被分割的衬底11电连接到被分割的衬底12。在一些实施例中，被分割的衬底11的表面11a的L/S小于被分割的衬底11的表面11b的L/S，并且被分割的衬底12的表面12a的L/S小于被分割的衬底12的表面12b的L/S。
参考图12I，执行回流焊过程以从焊料材料32'形成导电接合层32。在回流焊过程期间，焊料材料32'熔化，并且因为被分割的衬底11和12之间的距离可以受到控制，所以位于被分割的衬底11的侧向表面处的焊料材料32'可以与位于被分割的衬底12的侧向表面处的焊料材料32'组合以形成导电接合层32。
参考图12J，包封物50随后形成在载体10上并且包封被分割的衬底11和12以及衬垫层。包封物50可经研磨以暴露被分割的衬底11和12的表面11a和12a以及导电接合层32的表面32a。
图13A、图13B、图13C、图13D、图13E和图13F说明根据本公开的一些实施例的用于制造半导体封装结构8的方法的各个阶段。
参考图13A，提供半导体封装结构5。虽然在图13A中说明半导体封装结构5，但是可以使用例如半导体封装结构2、3、4或6的其它半导体封装结构。
参考图13B，RDL结构61形成在衬底11的表面11a、衬底12的表面12a和包封物50的表面50a上。
参考图13C，电子装置70和71安置在RDL结构61上。
参考图13D，包封物51安置在图13C中制造的结构上以包封RDL结构61以及电子装置70和71。包封物51可接触包封物50。在一些实施例中，如图13E中所说明，包封物51可经研磨以暴露电子装置70的表面70a和电子装置71的表面71a。
参考图13F，移除载体10，并且焊料球60接合到衬垫层20的相应的衬垫。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“导电性”指代转移电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。导电性的一个量度是西门子/米(S/m)。通常，导电材料是电导率大于近似地104S/m(例如，至少105S/m或至少106S/m)的一种材料。材料的导电性有时可随温度而改变。除非另外规定，否则材料的导电性是在室温下测量的。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地规定为范围限制的数值，而且还包含涵盖于那个范围内的所有个体数值或子范围，如同明确地规定每个数值和子范围一般。
如本文中所使用，空间相对术语，例如“在……上方”、“在……下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上方”、“在……下方”及类似者在本文中可以为易于描述而使用以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除了图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。应理解，当一元件被称作“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在中间元件。
如本文中所使用，术语“竖直”用于指代这些向上和向下的方向，然而术语“水平”指代横切于竖直方向的方向。
如本文中所使用，术语“近似地”、“基本上”、“基本”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可以指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。举例来说，当与数值结合使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，例如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％，那么第一数值可被认为“基本上”相同于或等于第二数值。举例来说，“基本上”垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面的或基本上共面的。如果表面的最高点与最低点之间的移位不大于5μm，不大于2μm，不大于1μm，或不大于0.5μm，那么可认为所述表面是基本上平坦的。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地规定为范围限制的数值，而且还包含涵盖于那个范围内的所有个体数值或子范围，如同明确地规定每个数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但是这些描述及说明并非限制性的。所属领域的技术人员应理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可作出各种改变并且可取代等效物。图示可能未必按比例绘制。归因于制造过程和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在未特别说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改都意图在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但是应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (20)

1.一种半导体封装结构，其包括：
第一衬底，其具有第一表面和与所述第一表面相对的第二表面；
第二衬底，其具有第一表面和与所述第一表面相对的第二表面，其中所述第二衬底与所述第一衬底并排安置；
衬垫层，其安置在所述第一衬底的所述第二表面和所述第二衬底的所述第二表面上；
导电接合层，其安置在所述衬垫层与所述第一衬底和所述第二衬底的所述第二表面之间。
2.根据权利要求1所述的半导体封装结构，其中所述导电接合层包括焊料、各向异性导电膜、各向异性导电粘附剂或各向异性导电膏。
3.根据权利要求1所述的半导体封装结构，其中所述导电接合层是金属层或金属间层，或者所述导电接合层包含所述衬垫层的一部分。
4.根据权利要求1所述的半导体封装结构，其中所述导电接合层与所述衬垫层以及所述第一衬底和所述第二衬底的所述第二表面直接接触。
5.根据权利要求1所述的半导体封装结构，其中所述第一衬底的所述第一表面和所述第二表面以及所述第二衬底的所述第一表面和所述第二表面包括导电迹线，并且其中所述第一衬底的所述第一表面的线宽和线距L/S小于所述第一衬底的所述第二表面的L/S，并且所述第二衬底的所述第一表面的L/S小于所述第二衬底的所述第二表面的L/S。
6.根据权利要求1所述的半导体封装结构，其中所述第一衬底经由所述衬垫层和所述导电接合层电连接到所述第二衬底。
7.根据权利要求4所述的半导体封装结构，其中所述衬垫层包括与所述第一衬底和所述第二衬底的底部表面直接接触的衬垫。
8.根据权利要求4所述的半导体封装结构，其中所述衬垫层包括与所述第一衬底的所述底部表面直接接触的第一衬垫以及与所述第一衬底的所述底部表面和所述第二衬底的所述底部表面直接接触的第二衬垫。
9.根据权利要求8所述的半导体封装结构，其中所述半导体封装结构进一步包括导线，并且所述导线电连接所述第一衬垫与所述第二衬垫。
10.根据权利要求8所述的半导体封装结构，其中所述衬垫层进一步包括导电迹线，并且所述第一衬垫和所述第二衬垫经由所述导电迹线电连接到彼此。
11.根据权利要求1所述的半导体封装结构，其进一步包括包封所述第一衬底、所述第二衬底和所述衬垫层的第一包封物。
12.根据权利要求1所述的半导体封装结构，其进一步包括安置在所述第一衬底和所述第二衬底的所述第一表面上的RDL结构。
13.根据权利要求1所述的半导体封装结构，其中所述第一衬底和所述第二衬底是被分割的衬底，并且电连接到彼此以形成具有完整功能的电路。
14.一种半导体封装结构，其包括：
第一衬底，其具有第一表面和与所述第一表面相对的第二表面；
第二衬底，其具有第一表面和与所述第一表面相对的第二表面，其中所述第二衬底与所述第一衬底并排安置；以及
衬垫层，
其中所述第一衬底的所述第一表面和所述第二表面以及所述第二衬底的所述第一表面和所述第二表面包括导电迹线，所述第一衬底的所述第一表面的线宽和线距L/S小于所述第一衬底的所述第二表面的L/S，并且所述第二衬底的所述第一表面的L/S小于所述第二衬底的所述第二表面的L/S，并且
其中所述衬垫层安置在所述第一衬底的所述第二表面和所述第二衬底的所述第二表面上，并且电连接到所述第一衬底和所述第二衬底。
15.根据权利要求14所述的半导体封装结构，其进一步包括与所述衬垫层、所述第一衬底和所述第二衬底接触的导电接合结构。
16.根据权利要求15所述的半导体封装结构，其中所述导电接合结构安置在所述衬垫层与所述第一衬底和所述第二衬底的所述第二表面之间。
17.根据权利要求15所述的半导体封装结构，其中所述导电接合结构安置在所述第一衬底的侧向表面与所述第二衬底的侧向表面之间。
18.根据权利要求15所述的半导体封装结构，其中所述导电接合结构包括焊料。
19.一种制造半导体封装结构的方法，其包括：
提供载体，所述载体具有在所述载体上的衬垫层；
将第一衬底和第二衬底接合到所述衬垫层；以及
提供覆盖所述第一衬底和第二衬底的包封物。
20.根据权利要求19所述的方法，其中所述将第一衬底和第二衬底接合到所述衬垫层包括：
在所述衬垫层上安置导电接合层；以及
在所述导电接合层上安置所述第一衬底和所述第二衬底。
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