CN112435996A - 半导体封装装置及其制造方法 - Google Patents

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Abstract

本公开提供了半导体封装装置及其制造方法。通过将原本在晶片端形成的重布线层或者在基板端形成的重布线层分成两部分，一部分形成在基板端，一部分形成晶片端，即分成两条工作线去做，进而，半导体封装装置可以实现包括但不限于以下技术效果：第一，通过在基板端和芯片端分别形成重布线层，实现了5到7纳米制程的芯片与基板的连接。第二，通过采用重布线层，相对于2.5D和3D封装，降低了制程成本。第三，通过在基板端和芯片端分别形成重布线层，相对于只在基板单端或者只在晶片单端形成重布线层，可以提高整体良率。

Description

半导体封装装置及其制造方法
技术领域
本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。
背景技术
随着半导体晶圆/晶片制程能力的年年提升，半导体基板的制程能力亦要跟上 脚步才能符合晶片与基板的对接。为解决此问题，大多采用以下两种解决方式：
第一，在晶片一端形成重布线层，再将形成重布线层后的晶片粘接并电连接 到普通基板(例如，线宽线距在10微米以上的基板)。
第二，在基板一端形成重布线层，再将晶片粘接并电连接到形成重布线层的 基板。而目前半导体晶圆的制程能力已到7纳米，甚至5奈米制程，其最后晶片 的接垫间距(bump pitch)已小于25微米，目前普通半导体基板的最小间距为 130um微米，不再适用于5到7纳米制程得到的晶片。而在基板端形成重布线层 后，该基板上重布线层对应的UBM(Under Bump Metallization，底层凸块金属化) 层尺寸最小为25微米，因此5到7纳米制程得到的晶片也无法直接连接到形成 重布线层后的基板的UBM层上。使用2.5D封装或是3DIC Interposer(中介层) 虽然可以解决上述问题，但其制造成本过高，导致进入量产尚有较大障碍。
另外，上述两种方式中，如果在晶片端或者基板端形成的重布线层通常都有 多层线路。由于每多形成一层线路层，整体良率就会在原有基础上乘以该层线路 层的良率，即整体良率就会越来越低。
发明内容
本公开提出了半导体封装装置及其制造方法。
第一方面，本公开提供了一种半导体封装装置，该半导体封装装置包括：
基板；
粘合层，设置于上述基板上；
第一重布线层，设置于上述粘合层上；
第二重布线层，设置于上述第一重布线层上，且与上述第一重布线层电连接；
至少一个芯片，设置于上述第二重布线层上，且与上述第二重布线层电连接；
至少一个通孔，贯穿上述第一重布线层和上述粘合层并延伸至上述基板，上 述第一重布线层通过上述至少一个通孔电连接上述基板。
在一些可选的实施方式中，上述第一重布线层和上述第二重布线层的线宽与 线距为0.5微米到10微米之间，上述基板的线宽与线距大于10微米。
在一些可选的实施方式中，上述第一重布线层和上述第二重布线层的线宽与 线距为0.5微米到2微米之间。
在一些可选的实施方式中，上述第二重布线层通过焊球与上述第一重布线层 电连接，上述第二重布线层底部和上述第一重布线层之间填充有底部填充胶。
在一些可选的实施方式中，上述至少一个芯片通过导线电连接到上述第二重 布线层；以及
上述半导体封装装置还包括：
第一封装体，包覆上述至少一个芯片；
第二封装体，包覆上述基板、上述粘合层、上述第一重布线层、上述第二重 布线层和上述第一封装体。
在一些可选的实施方式中，上述第一封装体与上述第二封装体采用相同封装 材。
在一些可选的实施方式中，上述至少一个芯片通过焊球电连接到上述第二重 布线层，上述至少一个芯片底部和上述第二重布线层之间填充有底部填充胶；以 及
上述半导体封装装置还包括：
第三封装体，包覆上述第二重布线层和上述至少一个芯片；
第四封装体，包覆上述基板、上述粘合层、上述第一重布线层和上述第三封 装体。
在一些可选的实施方式中，上述第三封装体与上述第四封装体采用相同封装 材。
在一些可选的实施方式中，上述至少一个芯片通过焊球电连接到上述第二重 布线层，上述至少一个芯片底部和上述第二重布线层之间填充有底部填充胶，以 及上述半导体封装装置还包括：
第五封装体，包覆上述基板、上述粘合层、上述第一重布线层、上述第二重 布线层和上述至少一个芯片。
在一些可选的实施方式中，上述第一重布线层的线路中最靠近上述第二重布 线层的线路为通信线路，或者，上述第二重布线层的线路中最靠近上述第一重布 线层的线路为通信线路。
第二方面，本公开提供了一种制造半导体封装装置的方法，该方法包括：
提供基板和第一重布线层；
将第一重布线层通过粘合层粘合到上述基板；
在上述第一重布线层表面钻孔贯穿上述第一重布线层和上述粘合层并延伸 至上述基板，形成通孔；
在所形成的通孔内进行电镀和导通，以使得上述第一重布线层通过上述至少 一个通孔电连接上述基板；
提供至少一个芯片和载体；
将上述至少一个芯片粘合于载体上；
塑封以形成第一封装体，其中，上述包覆上述至少一个芯片；
移除上述载体后研磨上述第一封装体的上下表面以使得各上述芯片的电连 接件露出上述第一封装体，各上述芯片的主动面靠近上述第一封装体的同一表 面；
在上述第一封装体的各上述芯片的主动面所在的表面形成第二重布线层，以 使得各上述芯片电连接上述第二重布线层；
将上述第二重布线层贴装至上述第一重布线层，且上述第二重布线层电连接 上述第一重布线层；
在上述第二重布线层底部与上述第一重布线层之间填充底部填充胶；
塑封以形成第二封装体，其中，上述第二封装体包覆上述基板、上述粘合层、 上述第一重布线层、上述第二重布线层和上述第一封装体。
在一些可选的实施方式中，上述将上述第二重布线层贴装至上述第一重布线 层，包括：
将上述第二重布线层倒装芯片焊接至上述第一重布线层，或者，将上述第二 重布线层热压焊接至上述第一重布线层。
第三方面，本公开提供了又一种制造半导体封装装置的方法，该方法包括：
提供基板和第一重布线层；
将第一重布线层通过粘合层粘合到上述基板；
在上述第一重布线层表面钻孔贯穿上述第一重布线层和上述粘合层并延伸 至上述基板，形成通孔；
在所形成的通孔内进行电镀和导通，以使得上述第一重布线层通过上述至少 一个通孔电连接上述基板；
提供第二重布线层和至少一个芯片，其中，上述第二重布线层具有第一表面 和与上述第一表面相对的第二表面；
将上述至少一个芯片贴装至上述第二重布线层的第一表面且电连接上述第 二重布线层；
在上述至少一个芯片底部和上述第二重布线层之间填充底部填充胶；
塑封以形成第三封装体，上述第三封装体包覆上述至少一个芯片和上述第二 重布线层且不包覆上述第二重布线层的第二表面；
将上述第三封装体贴装至上述第一重布线层且上述第二重布线层电连接上 述第一重布线层；
在上述第三封装体底部和上述第一重布线层之间填充底部填充胶；
塑封以形成第四封装体，其中，上述第四封装体包覆上述基板、上述粘合层、 上述第一重布线层和上述第三封装体。
在一些可选的实施方式中，上述将上述至少一个芯片贴装至上述第二重布线 层的第一表面且电连接上述第二重布线层，包括：
将上述至少一个芯片倒装芯片焊接至上述第二重布线层的第一表面且电连 接上述第二重布线层，或者，将上述至少一个芯片热压焊接至上述第二重布线层 的第一表面且电连接上述第二重布线层。
在一些可选的实施方式中，上述将上述第三封装体贴装至上述第一重布线层 且上述第二重布线层电连接上述第一重布线层，包括：
将上述第三封装体倒装芯片焊接至上述第一重布线层且上述第二重布线层 电连接上述第一重布线层，或者，将上述第三封装体热压焊接至上述第一重布线 层且上述第二重布线层电连接上述第一重布线层。
第四方面，本公开提供了另一种制造半导体封装装置的方法，该方法包括：
提供基板和第一重布线层；
将第一重布线层通过粘合层粘合到上述基板；
在上述第一重布线层表面钻孔贯穿上述第一重布线层和上述粘合层并延伸 至上述基板，形成通孔；
在所形成的通孔内进行电镀和导通，以使得上述第一重布线层通过上述至少 一个通孔电连接上述基板；
提供第二重布线层和至少一个芯片；
将上述第二重布线层贴装至上述第一重布线层且电连接上述第一重布线层；
在上述第二重布线层底部与上述第一重布线层之间填充底部填充胶；
将上述至少一个芯片贴装至上述第二重布线层且电连接至上述第二重布线 层；
在上述至少一个芯片底部与上述第二重布线层之间填充底部填充胶；
塑封以形成第五封装体，其中，上述第五封装体包覆上述基板、上述粘合层、 上述第一重布线层、上述第二重布线层和上述至少一个芯片。
在一些可选的实施方式中，上述将上述第二重布线层贴装至上述第一重布线 层且电连接上述第一重布线层，包括：
将上述第二重布线层倒装芯片焊接至上述第一重布线层且电连接上述第一 重布线层，或者，将上述第二重布线层热压焊接至上述第一重布线层且电连接上 述第一重布线层。
在一些可选的实施方式中，上述将上述至少一个芯片贴装至上述第二重布线 层且电连接至上述第二重布线层，包括：
将上述至少一个芯片倒装芯片焊接至上述第二重布线层且电连接上述第二 重布线层，或者，将上述至少一个芯片热压焊接至上述第二重布线层且电连接上 述第二重布线层。
本公开提供的半导体封装装置及其制造方法，通过将原本在晶片端形成的重 布线层或者在基板端形成的重布线层分成两部分，一部分形成在基板端，一部分 形成晶片端，即分成两条工作线去做，进而，半导体封装装置可以实现包括但不 限于以下技术效果：
第一，通过在基板端和芯片端分别形成重布线层，实现了5到7纳米制程的 芯片与基板的连接。
第二，通过采用重布线层，相对于2.5D和3D封装，降低了制程成本。
第三，通过在基板端和芯片端分别形成重布线层，相对于只在基板单端或者 只在晶片单端形成重布线层，可以提高整体良率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的 其它特征、目的和优点将会变得更明显：
图1A是根据本公开的半导体封装装置的一个实施例的结构示意图；
图1B是根据本公开的半导体封装装置的又一个实施例的结构示意图；
图1C是根据本公开的半导体封装装置的又一个实施例的结构示意图；
图1D是根据本公开的半导体封装装置的又一个实施例的结构示意图；
图1E是根据本公开的半导体封装装置的又一个实施例的结构示意图；
图2A-图2J是根据本公开的一个实施例在各个阶段制造的半导体封装装置 2a、2b、2c、2d、2e、2f、2g、2h、2i和2j的横截面图；
图3A-图3G是根据本公开的又一个实施例在各个制作阶段制造的半导体封 装装置3a、3b、3c、3d、3e、3f和3g的横截面图；
图4A-图4E是根据本公开的又一个实施例在各个制作阶段制造的半导体封 装装置4a、4b、4c、4d和4e的横截面图。
符号说明：
11 基板 18 底部填充胶
12 粘合层 19 第一封装体
13 第一重布线层 20 第二封装体
14 第二重布线层 21 第三封装体
14a 第一表面 22 第四封装体
14b 第二表面 23 焊球
15 芯片 24 底部填充胶
16 通孔 25 第五封装体
17 焊球 26 载体
具体实施方式
下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的 内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术 效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对 该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说 明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可 实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变 或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落 在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如 “上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限 定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下， 当也视为本发明可实施的范畴。
另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组 合。下面将参考附图并结合实施例来详细说明本公开。
参考图1A，图1A示出了根据本公开的半导体封装装置1a的一个实施例的 横截面图。半导体封装装置1a可以包括：基板11、粘合层12、第一重布线层13、 第二重布线层14、至少一个芯片15和至少一个通孔16。
基板11可为例如PCB(Printed Circuit Board，印制电路板)，如基于纸的铜 箔层压物、复合铜箔层压物或聚合物浸渍的基于玻璃纤维的铜箔层压物。基板11 中还可以设置有以下至少一项：通孔、埋孔、盲孔和导线线路。
粘合层12设置于基板11上。粘合层12可包含粘合剂或粘合材料(例如粘 合聚合材料)。
第一重布线层13设置于粘合层12上。
第二重布线层14设置于第一重布线层13上，且与第一重布线层13电连接。
芯片15设置于第二重布线层14上，且与第二重布线层14电连接。芯片15 可以是各种类型的裸芯片(即，Die)。比如，可以包括逻辑芯片、存储芯片、微 机电系统(MEMS，Micro-Electro-Mechanical System)芯片、射频芯片等。
通孔16贯穿第一重布线层13和粘合层12并延伸至基板11，第一重布线层 13通过至少一个通孔16电连接基板11。通孔16中可以填充有导电材料，例如， 铜、金、铟、锡、银、钯、锇、铱、钌、钛、镁、铝、钴、镍或锌、其它金属、 金属合金、或其两种或更多种的组合。
在一些可选的实施方式中，第一重布线层13和第二重布线层14的线宽与线 距为0.5微米到10微米之间，基板11的线宽与线距大于10微米。
在一些可选的实施方式中，第一重布线层13和第二重布线层14的线宽与线 距为0.5微米到2微米之间。
继续参考图1B，图1B中所示的半导体封装装置1b类似于图1A中所示的半 导体封装装置1a，不同之处在于：第二重布线层14通过焊球(Solder Ball)23 与第一重布线层13电连接，第二重布线层14底部和第一重布线层13之间填充 有底部填充胶18。
继续参考图1C，图1C中所示的半导体封装装置1c类似于图1A中所示的半 导体封装装置1a或者图1B中所示的半导体封装装置1c，不同之处在于：芯片 15通过导线电连接到第二重布线层14，以及半导体封装装置1c还包括：第一封 装体19，包覆至少一个芯片15。第二封装体20，包覆基板11、粘合层12、第一 重布线层13、第二重布线层14和第一封装体19。这里，第一封装体19和第二 封装体20可以采用相同封装材或不同封装材。在一些实施例中，第一封装体19 和第二封装体20可以为具有高黏度及高温循环耐久性的黑色黏着剂或包含上述 黑色黏着剂；在其它实施例中，第一封装体19和第二封装体20可为不同的材料或可包含不同的材料。举例来说，第一封装体19和第二封装体20可包含填充剂、 封装材料(例如环氧封装材料或其它封装材料)、聚酰亚胺、酚化合物或材料、 包含分散在其中的硅酮的材料，或其组合。
继续参考图1D，图1D中所示的半导体封装装置1d类似于图1A中所示的 半导体封装装置1a或者图1B中所示的半导体封装装置1d，不同之处在于：至少 一个芯片15通过焊球电连接到第二重布线层14，至少一个芯片15底部和第二重 布线层14之间填充有底部填充胶。半导体封装装置1d还包括：第三封装体21 和第四封装体22。第三封装体21包覆第二重布线层14和至少一个芯片15，第 四封装体22包覆基板11、粘合层12、第一重布线层13和第三封装体21。这里， 第三封装体21和第四封装体22可以采用相同封装材或不同封装材。在一些实施 例中，第三封装体21和第四封装体22可以为具有高黏度及高温循环耐久性的黑色黏着剂或包含上述黑色黏着剂；在其它实施例中，第三封装体21和第四封装 体22可为不同的材料或可包含不同的材料。举例来说，第三封装体21和第四封 装体22可包含填充剂、封装材料(例如环氧封装材料或其它封装材料)、聚酰亚 胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其组合。
继续参考图1E，图1E中所示的半导体封装装置1e类似于图1A中所示的半 导体封装装置1a或者图1B中所示的半导体封装装置1e，不同之处在于：至少一 个芯片15通过焊球23电连接到第二重布线层14，至少一个芯片15底部和第二 重布线层14之间填充有底部填充胶24，以及半导体封装装置1e还包括：第五封 装体25，第五封装体25包覆基板11、粘合层12、第一重布线层13、第二重布 线层14和至少一个芯片15。
实践中，为了减少串音(crosstalk)干扰，通信线路层(或称为信号层)跟 通信线路层之间需间隔至少一层电源层或接地层。通常情况下，在晶片端形成重 布线层是由晶圆厂操作，而在基板端形成重布线层是由基板厂操作。因此，在晶 片端形成的重布线层往往需要依次设置电源层、通信线路层和接地层，以避免串 音干扰。同理，在基板端形成的重布线层往往需要依次设置电源层、通信线路层 和接地层，以避免串音干扰。这里，为减少半导体封装装置的厚度，在一些实施 例中，例如图1A-图1E所示的半导体封装装置1a-1e中，第一重布线层13的线 路中最靠近第二重布线层14的线路为通信线路，或者，第二重布线层14的线路 中最靠近第一重布线层13的线路为通信线路。作为示例，第一重布线层13从芯 片15到第二重布线层14之间依次设置芯片15的接地层和通信线路层，第二重 布线层14从基板11到第一重布线层13之间依次设置基板的接地层、通信线路 层和电源层。或者作为示例，第一重布线层13从芯片15到第二重布线层14之 间依次设置芯片15的接地层、通信线路层和电源层，第二重布线层14从基板11 到第一重布线层13之间依次设置基板的接地层和通信线路层。即，将原本需要 设置芯片15和基板11的接地层、通信线路层和电源层共六层线路减少至五层线 路，从而减薄了半导体封装装置的厚度。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I和图2J 是根据本公开的一些实施例(例如，图1C所示的半导体封装装置1c)在各个阶 段制造的半导体封装装置2a、2b、2c、2d、2e、2f、2g、2h、2i和2j的横截面图。 为了更好地理解本发明的各方面，已简化各图。
第一步，提供基板和第一重布线层。
如图2A所示，分别提供基板11和第一重布线层13。
第二步，将第一重布线层通过粘合层粘合到基板。
如图2B所示，将第一重布线层13通过粘合层12粘合到基板11。
第三步，在第一重布线层表面钻孔贯穿第一重布线层和粘合层并延伸至基 板，形成通孔。例如，可以采用激光钻孔(laser drill)或者机械钻孔。
第四步，在所形成的通孔内进行电镀和导通，以使得第一重布线层通过至少 一个通孔电连接基板。
如图2C所示，在第一重布线层13表面钻孔贯穿第一重布线13层和粘合层 12并延伸至基板11，形成通孔16。再在所形成的通孔16内进行电镀和导通，进 而通孔16内填充导电材料(例如，铜，或另一金属，或金属的组合)，并使得第 一重布线层13通过通孔16电连接基板11。
第五步，提供至少一个芯片和载体，以及将至少一个芯片粘合于载体上。
这里，载体可包含玻璃或其它材料。
如图2D所示。将至少一个芯片15粘合于载体26上。
第六步，塑封以形成第一封装体，第一封装体包覆至少一个芯片。
例如，可以采用压缩成型(compression molding)、注射成型(injectionmolding) 或转注成型(transfer molding)等方式进行塑封。塑封所采用的封装材可包含填 充剂、封装材料(例如环氧封装材料或其它封装材料)、聚酰亚胺、酚化合物或 材料、包含分散在其中的硅酮的材料，或其组合。
如图2E所示，塑封以形成第一封装体19，这里第一封装体包覆每个芯片15。
第七步，移除载体后研磨第一封装体的上下表面以使得各芯片的电连接件露 出第一封装体，各芯片的主动面靠近第一封装体的同一表面。
例如，可以通过热工艺、锯切操作、激光照射或者其它合适工艺移除载体。
如图2F所示，移除载体26后研磨第一封装体19的上下表面，并使得各芯 片15的电连接件露出第一封装体19，各芯片15的主动面靠近第一封装体19的 同一表面。
第八步，在第一封装体的各芯片的主动面所在的表面形成第二重布线层，以 使得各芯片电连接第二重布线层。
例如，可以首先在第一封装体的各芯片的主动面所在的表面涂覆一层感光绝 缘材料，然后使用光刻机对感光绝缘材料进行曝光显影，接着进行电镀金属(例 如，铜)，最后剥离光刻胶并蚀刻后得到第一层的线路。重复上述步骤可以得到 更多层的第二重布线层。
如图2G所示，在第一封装体19的各芯片15的主动面所在的表面形成第二 重布线层14，以使得各芯片15电连接第二重布线层14。
第九步，将第二重布线层贴装至第一重布线层，且第二重布线层电连接第一 重布线层。
例如，可以将第二重布线层倒装芯片焊接(Flip Chip Bonding，FCB)至第 一重布线层，或者可以将第二重布线层热压焊接(Thermal Compression Bonding， FCB)至第一重布线层。
如图2H所示，将第二重布线层14贴装至第一重布线层13，且第二重布线 层14电连接第一重布线层13。
第十步，在第二重布线层底部与第一重布线层之间填充底部填充胶。
例如，可通过点胶工艺将底部填充胶填充到第二重布线层底部与第一重布线 层之间，从而利用底部填充胶起到保护第二重布线层和第一重布线层之间的焊球 的作用，增强了第二重布线层底部焊接区域强度。
如图2I所示，在第二重布线层14底部与第一重布线层13之间填充底部填充 胶18。
第十一步，塑封以形成第二封装体。其中，第二封装体包覆基板、粘合层、 第一重布线层、第二重布线层和第一封装体。
如图2J所示，塑封以形成第二封装体20。其中，第二封装体20包覆基板11、 粘合层12、第一重布线层13、第二重布线层14和第一封装体19。
该上述制程需两次贴装两次塑封以形成半导体封装装置。
在又一可选的实施方式中，为了制作根据本公开的一些实施例的半导体封装 装置的(例如，图1D所示的半导体封装装置1d)，可以如下进行：
第一步，提供基板和第一重布线层。
第二步，将第一重布线层通过粘合层粘合到基板。
第三步，在第一重布线层表面钻孔贯穿第一重布线层和粘合层并延伸至基 板，形成通孔。
第四步，在所形成的通孔内进行电镀和导通，以使得第一重布线层通过至少 一个通孔电连接基板。
这里，第一步到第四步的具体操作及其所产生的技术效果与上述实施例中的 第一步到第四步基本相同，可参考图2A、图2B、图2C和图2D的相关描述，在 此不再赘述。
图3A、图3B、图3C、图3D、图3E、图3F和图3G是根据本公开的一些实 施例(例如，图1D所示的半导体封装装置1d)在第五步及以后制造的半导体封 装装置3a、3b、3c、3d、3e、3f和3g的横截面图。为了更好地理解本发明的各 方面，已简化各图。
第五步，提供第二重布线层和至少一个芯片。其中，第二重布线层具有第一 表面和与第一表面相对的第二表面。
至少一个芯片可以包括各种类型的裸芯片(即，Die)。比如，可以包括逻辑 芯片、存储芯片、微机电系统(MEMS，Micro-Electro-Mechanical System)芯片、 射频芯片等。
这里，第二重布线层可以是预制好的重布线层。
如图3A所示，提供第二重布线层14和至少一个芯片15。
第六步，将至少一个芯片贴装至第二重布线层的第一表面且电连接第二重布 线层。
例如，可以将至少一个芯片倒装芯片焊接至第二重布线层的第一表面且电连 接第二重布线层，或者，将至少一个芯片热压焊接至第二重布线层的第一表面且 电连接第二重布线层。
如图3B所示，将至少一个芯片15贴装至第二重布线层14的第一表面14a 且电连接第二重布线层14。
第七步，在至少一个芯片底部和第二重布线层之间填充底部填充胶。
例如，可通过点胶工艺将底部填充胶填充到至少一个芯片底部和第二重布线 层之间，从而利用底部填充胶起到保护至少一个芯片底部和第二重布线层之间的 焊球的作用，增强了至少一个芯片底部焊接区域强度。
如图3C所示，在至少一个芯片15底部与第二重布线层14之间填充底部填 充胶24。
第八步，塑封以形成第三封装体，第三封装体包覆至少一个芯片和第二重布 线层且不包覆第二重布线层的第二表面。
如图3D所示，塑封以形成第三封装体21，第三封装体21包覆至少一个芯 片15和第二重布线层14且不包覆第二重布线层14的第二表面14b。
第九步，将第三封装体贴装至第一重布线层且第二重布线层电连接第一重布 线层。
例如，可以将第三封装体倒装芯片焊接至第一重布线层且第二重布线层电连 接第一重布线层，或者，也可以将第三封装体热压焊接至第一重布线层且第二重 布线层电连接第一重布线层。
如图3E所示，将第三封装体21的第二重布线层14所在的表面贴装至第一 重布线层13且第二重布线层14电连接第一重布线层13。
第十步，在第三封装体底部和第一重布线层之间填充底部填充胶。
例如，可通过点胶工艺将底部填充胶填充到第三封装体底部和第一重布线层 之间，从而利用底部填充胶起到保护第二重布线层和第一重布线层之间的焊球的 作用，增强了第二重布线层底部焊接区域强度。
如图3F所示，在第三封装体21底部和第一重布线层13之间填充底部填充 胶18。
第十一步，塑封以形成第四封装体，其中，第四封装体包覆基板、粘合层、 第一重布线层和第三封装体。
如图3G所示，塑封以形成第四封装体22，第四封装体22包覆基板11、粘 合层12、第一重布线层13和第三封装体21。
该上述制程需两次贴装两次塑封以形成半导体封装装置。
在又一可选的实施方式中，为了制作根据本公开的一些实施例的半导体封装 装置的(例如，图1E所示的半导体封装装置1e)，可以如下进行：
第一步，提供基板和第一重布线层。
第二步，将第一重布线层通过粘合层粘合到基板。
第三步，在第一重布线层表面钻孔贯穿第一重布线层和粘合层并延伸至基 板，形成通孔。
第四步，在所形成的通孔内进行电镀和导通，以使得第一重布线层通过至少 一个通孔电连接基板。
第五步，提供第二重布线层和至少一个芯片。
这里，第一步到第五步的具体操作及其所产生的技术效果与上述实施例中的 第一步到第四步基本相同，可参考图2A、图2B、图2C、图2D和图3A的相关 描述，在此不再赘述。
图4A、图4B、图4C、图4D和图4E是根据本公开的一些实施例(例如， 图1e所示的半导体封装装置1e)在第六步及以后制造的半导体封装装置4a、4b、 4c、4d和4e的横截面图。为了更好地理解本发明的各方面，已简化各图。
第六步，将第二重布线层贴装至第一重布线层且电连接第一重布线层。
例如，可以将第二重布线层倒装芯片焊接至第一重布线层且电连接第一重布 线层，或者，可以将第二重布线层热压焊接至第一重布线层且电连接第一重布线 层。
如图4A所示，将第二重布线层14贴装至第一重布线层13且电连接第一重 布线层13。
第七步，在第二重布线层底部与第一重布线层之间填充底部填充胶。
例如，可通过点胶工艺将底部填充胶填充到第二重布线层底部和第一重布线 层之间，从而利用底部填充胶起到保护第二重布线层和第一重布线层之间的焊球 的作用，增强了第二重布线层底部焊接区域强度。
如图4B所示，在第二重布线层14底部与第一重布线层13之间填充底部填 充胶18。
第八步，将至少一个芯片贴装至第二重布线层且电连接至第二重布线层。
例如，可以将至少一个芯片倒装芯片焊接至第二重布线层且电连接第二重布 线层，或者，将至少一个芯片热压焊接至第二重布线层且电连接第二重布线层。 如图4C所示，将至少一个芯片15贴装至第二重布线层14且电连接至第二重布 线层14。
如图4C所示，将至少一个芯片15贴装至第二重布线层14且电连接至第二 重布线层14。
第九步，在至少一个芯片底部与第二重布线层之间填充底部填充胶。
例如，可通过点胶工艺将底部填充胶填充到至少一个芯片底部和第二重布线 层之间，从而利用底部填充胶起到保护至少一个芯片底部和第二重布线层之间的 焊球的作用，增强了至少一个芯片底部焊接区域强度。
如图4D所示，在至少一个芯片15底部与第二重布线层14之间填充底部填 充胶24。
第十步，塑封以形成第五封装体，其中，第五封装体包覆基板、粘合层、第 一重布线层、第二重布线层和至少一个芯片。
如图4E所示，塑封以形成第五封装体25。第五封装体包覆基板11、粘合层 12、第一重布线层13、第二重布线层14和至少一个芯片15。
该上述制程需两次贴装一次塑封以形成半导体封装装置。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不 限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施 例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范 围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术 再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。 应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、 材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修 改都打算属于在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定 操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组 合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (10)

1.一种半导体封装装置，包括：
基板；
粘合层，设置于所述基板上；
第一重布线层，设置于所述粘合层上；
第二重布线层，设置于所述第一重布线层上，且与所述第一重布线层电连接；
至少一个芯片，设置于所述第二重布线层上，且与所述第二重布线层电连接；
至少一个通孔，贯穿所述第一重布线层和所述粘合层并延伸至所述基板，所述第一重布线层通过所述至少一个通孔电连接所述基板。
2.根据权利要求1所述的半导体封装装置，其中，所述第一重布线层和所述第二重布线层的线宽与线距为0.5微米到10微米之间，所述基板的线宽与线距大于10微米。
3.根据权利要求1所述的半导体封装装置，其中，所述第二重布线层通过焊球与所述第一重布线层电连接，所述第二重布线层底部和所述第一重布线层之间填充有底部填充胶。
4.根据权利要求1-3中任一所述的半导体封装装置，其中，所述至少一个芯片通过导线电连接到所述第二重布线层；以及
所述半导体封装装置还包括：
第一封装体，包覆所述至少一个芯片；
第二封装体，包覆所述基板、所述粘合层、所述第一重布线层、所述第二重布线层和所述第一封装体。
5.根据权利要求1-3中任一所述的半导体封装装置，其中，所述至少一个芯片通过焊球电连接到所述第二重布线层，所述至少一个芯片底部和所述第二重布线层之间填充有底部填充胶；以及
所述半导体封装装置还包括：
第三封装体，包覆所述第二重布线层和所述至少一个芯片；
第四封装体，包覆所述基板、所述粘合层、所述第一重布线层和所述第三封装体。
6.根据权利要求1-3中任一所述的半导体封装装置，其中，所述至少一个芯片通过焊球电连接到所述第二重布线层，所述至少一个芯片底部和所述第二重布线层之间填充有底部填充胶，以及所述半导体封装装置还包括：
第五封装体，包覆所述基板、所述粘合层、所述第一重布线层、所述第二重布线层和所述至少一个芯片。
7.根据权利要求1-3中任一所述的半导体封装装置，其中，所述第一重布线层的线路中最靠近所述第二重布线层的线路为通信线路，或者，所述第二重布线层的线路中最靠近所述第一重布线层的线路为通信线路。
8.一种制造半导体封装装置的方法，包括：
提供基板和第一重布线层；
将第一重布线层通过粘合层粘合到所述基板；
在所述第一重布线层表面钻孔贯穿所述第一重布线层和所述粘合层并延伸至所述基板，形成通孔；
在所形成的通孔内进行电镀和导通，以使得所述第一重布线层通过所述至少一个通孔电连接所述基板；
提供至少一个芯片和载体；
将所述至少一个芯片粘合于载体上；
塑封以形成第一封装体，其中，所述包覆所述至少一个芯片；
移除所述载体后研磨所述第一封装体的上下表面以使得各所述芯片的电连接件露出所述第一封装体，各所述芯片的主动面靠近所述第一封装体的同一表面；
在所述第一封装体的各所述芯片的主动面所在的表面形成第二重布线层，以使得各所述芯片电连接所述第二重布线层；
将所述第二重布线层贴装至所述第一重布线层，且所述第二重布线层电连接所述第一重布线层；
在所述第二重布线层底部与所述第一重布线层之间填充底部填充胶；
塑封以形成第二封装体，其中，所述第二封装体包覆所述基板、所述粘合层、所述第一重布线层、所述第二重布线层和所述第一封装体。
9.一种制造半导体封装装置的方法，包括：
提供基板和第一重布线层；
将第一重布线层通过粘合层粘合到所述基板；
在所述第一重布线层表面钻孔贯穿所述第一重布线层和所述粘合层并延伸至所述基板，形成通孔；
在所形成的通孔内进行电镀和导通，以使得所述第一重布线层通过所述至少一个通孔电连接所述基板；
提供第二重布线层和至少一个芯片，其中，所述第二重布线层具有第一表面和与所述第一表面相对的第二表面；
将所述至少一个芯片贴装至所述第二重布线层的第一表面且电连接所述第二重布线层；
在所述至少一个芯片底部和所述第二重布线层之间填充底部填充胶；
塑封以形成第三封装体，所述第三封装体包覆所述至少一个芯片和所述第二重布线层且不包覆所述第二重布线层的第二表面；
将所述第三封装体贴装至所述第一重布线层且所述第二重布线层电连接所述第一重布线层；
在所述第三封装体底部和所述第一重布线层之间填充底部填充胶；
塑封以形成第四封装体，其中，所述第四封装体包覆所述基板、所述粘合层、所述第一重布线层和所述第三封装体。
10.一种制造半导体封装装置的方法，包括：
提供基板和第一重布线层；
将第一重布线层通过粘合层粘合到所述基板；
在所述第一重布线层表面钻孔贯穿所述第一重布线层和所述粘合层并延伸至所述基板，形成通孔；
在所形成的通孔内进行电镀和导通，以使得所述第一重布线层通过所述至少一个通孔电连接所述基板；
提供第二重布线层和至少一个芯片；
将所述第二重布线层贴装至所述第一重布线层且电连接所述第一重布线层；
在所述第二重布线层底部与所述第一重布线层之间填充底部填充胶；
将所述至少一个芯片贴装至所述第二重布线层且电连接至所述第二重布线层；
在所述至少一个芯片底部与所述第二重布线层之间填充底部填充胶；
塑封以形成第五封装体，其中，所述第五封装体包覆所述基板、所述粘合层、所述第一重布线层、所述第二重布线层和所述至少一个芯片。
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