KR20100062315A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지의 상면에 상부 랜드를 형성하여 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 증가시킴으로써, 고성능화된 반도체 패키지를 구현할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 패키지는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 제 1 반도체 다이; 상기 제 1 반도체 다이와 이격되게 상기 서브스트레이트의 상부에 형성되며, 상기 도전성 패턴과 전기적으로 연결되는 상부 솔더볼; 상기 제 1 반도체 다이와 상기 상부 솔더볼의 상부에 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 다수의 상부 랜드; 및 상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하는 것을 특징으로 한다.
반도체 다이, 인캡슐런트, 랜드, 솔더볼, TMV

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING　METHOD THEREOF}
본 발명은 반도체 패키지의 상면에 상부 랜드를 형성하여 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 증가시킴으로써, 고성능화된 반도체 패키지를 구현할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 제품들은 반도체 패키지를 이용하여 제작되고 있다. 이러한 제품들은 크기는 작아질 것이 요구되는 반면, 그 기능은 증가될 것이 요구되고 있다. 이러한 추세에 따라서, 제품을 구성하는 반도체 패키지 역시 경박단소화가 요구되고 있다.
일반적으로, 반도체 패키지는 하부면으로 드러난 솔더볼 또는 랜드를 통해서 외부의 회로 기판과 연결된다. 이러한 반도체 패키지 자체의 크기가 작아지면, 입출력 단자를 형성하기 위한 공간이 제약된다. 이에 따라, 반도체 패키지의 크기를 줄이게 되면, 반도체 패키지의 다양한 기능을 실현시키기 어렵다.
한편, 이를 해결하기 위하여, 반도체 패키지의 상부에 반도체 패키지를 스택하는 POP(package on package) 기술 또는, 반도체 패키지의 내부에 반도체 패키지를 실장하는 PIP(package in packge) 기술이 개발되었으나, 반도체 패키지의 입출력 단자가 반도체 패키지의 하부면에 형성되어 있기 때문에 이러한 기술들 역시 입출력 단자를 확보하기 어렵고, 반도체 패키지의 다양한 기능의 구현에 있어서 여전히 제한적인 문제점이 있다.
본 발명의 목적은 반도체 패키지의 상면에 상부 랜드를 형성하여 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 증가시킴으로써, 고성능화된 반도체 패키지를 구현할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 제 1 반도체 다이; 상기 서브스트레이트의 상부에서 상기 제 1 반도체 다이와 이격되게 형성되며, 상기 도전성 패턴과 전기적으로 연결되는 상부 솔더볼; 상기 제 1 반도체 다이와 상기 상부 솔더볼의 상부에 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 다수의 상부 랜드; 및 상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하는 것을 특징으로 한다.
상기 인캡슐런트는 상기 다수의 상부 랜드를 감싸며, 상기 인캡슐런트의 상면과 상기 상부 랜드의 상면이 동일 평면을 이룰 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 제 1 반도체 다이의 하부에 형성되어 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 서브스트레이트의 하부에 형성되어 상기 하부 랜드와 전기적으로 연결되는 하부 솔더볼을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 제 1 반도체 다이의 상부에 형성되며 도전성 와이어를 통해 상기 상부 랜드와 전기적으로 연결되는 제 2 반도체 다이를 더 포함할 수 있다.
상기 인캡슐런트는 상기 상부 랜드, 상기 제 2 반도체 다이 및 상기 도전성 와이어를 감싸며, 상기 인캡슐런트의 상면, 상기 상부 랜드의 상면 및 상기 제 2 반도체 다이의 상면이 동일 평면을 이룰 수 있다.
상기 제 1 반도체 다이는 접착부재를 이용해 상기 서브스트레이트의 상부에 부착되며, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 접착부재를 이용해 상기 제 1 반도체 다이의 상부에 부착되며 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결되는 제 2 반도체 다이를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 인캡슐런트를 관통하도록 형성되어 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 더 포함할 수 있다.
상기 상부 랜드가 상기 인캡슐런트의 상부에 돌출된 형태로 형성되며, 상기 TMV와 전기적으로 연결될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 서브스트레이트의 상부에 제 1 반도체 다이를 배치하여 상기 도전성 패턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계; 회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 상부 솔더볼에 접합시키는 캐리어 접합 단계; 상기 제 1 반도체 다이, 상기 상부 솔더볼 및 상기 회로 패턴을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트와 상기 캐리어 사이에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 및 상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 한다.
상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 상기 제 1 반도체 다이의 하부에 형성된 도전성 범프를 이용하여 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 과정을 포함할 수 있다.
상기 캐리어 접합 단계는 상기 회로 패턴을 도전성 물질로 형성하고, 상기 캐리어를 상기 회로 패턴과 다른 재질로 형성하여 준비하는 과정을 포함할 수 있 다.
상기 캐리어 제거 단계는 식각 공정에 의해 이루어질 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 상기 서브스트레이트의 하부에 하부 솔더볼을 형성하여, 상기 하부 랜드와 전기적으로 연결시키는 하부 솔더볼 형성 단계를 더 포함할 수 있다.
상기 캐리어 접합 단계는 도전성 와이어를 통해 상기 회로 패턴과 전기적으로 연결되는 제 2 반도체 다이를 상기 캐리어에 더 형성하는 과정을 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법은 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 서브스트레이트의 상부에 제 1 반도체 다이를 부착하여 상기 도전성 패턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계; 상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트의 상부에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 상기 인캡슐런트 중 상기 상부 솔더볼과 대응되는 영역에 관통홀을 형성하여, 상기 솔더볼을 외부로 노출시키는 관통홀 형성 단계; 상기 관통홀의 내부에 도전성 물질을 도포하여 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 형성하는 TMV 형성 단계; 회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 TMV에 접합시키는 캐리어 접합 단계; 및 상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 한다.
상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 접착부재를 이용해 상기 제 1 반도체 다이를 상기 서브스트레이트의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함할 수 있다.
상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 접착부재를 이용해 제 2 반도체 다이를 상기 제 1 반도체 다이의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법은 회로 패턴이 형성된 캐리어를 이용하여 반도체 패키지의 상면에 상부 랜드를 형성함으로써, 반도체 패키지의 크기를 늘리지 않으면서 반도체 패키지의 입출력 단자 수를 증가시킬 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법은 고성능화된 반도체 패키지를 구현할 수 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트(10), 제 1 반도체 다이(20), 다수의 도전성 범프(30), 다수의 상부 솔더볼(40), 다수의 상부 랜드(50), 인캡슐런트(60) 및 다수의 하부 솔더볼(70)을 포함할 수 있다.
상기 서브스트레이트(10)는 대략 플레이트 형상을 가진다. 상기 서브스트레이트(10)는 상기 서브스트레이트(10)를 관통하는 다수의 도전성 비아(11), 상면에 형성되어 상기 도전성 비아(11)와 전기적으로 연결된 다수의 도전성 패턴(12), 하면에 형성되어 상기 도전성 비아(11)와 전기적으로 연결된 다수의 하부 랜드(13)를 포함한다. 또한, 상기 서브스트레이트(10)는 상기 하부 랜드(13)에 하부 솔더볼(70)이 형성될 영역을 제외하고 상기 서브스트레이트(10)의 하부로 노출되는 영역을 덮는 솔더 마스크(14)를 더 포함할 수 있다.
상기 제 1 반도체 다이(20)는 상기 서브스트레이트(10)의 상부에 형성되어 상기 도전성 패턴(12)과 전기적으로 연결된다. 상기 반도체 다이(20)는 실리콘 기판상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. 상기 제 1 반도체 다이(20)는 기계를 제어하거나 정보를 기억하는 일 등을 수행할 수 있다. 여기서, 상기 제 1 반도체 다이(20)는 범프형의 다이로 도시되었지만, 도전성 와이어에 의해 서브스트레이트와 전기적으로 연결되는 일반적인 반도체 다이를 이용할 수도 있다.
상기 도전성 범프(30)는 상기 제 1 반도체 다이(20)의 하부에 형성되어, 상기 제 1 반도체 다이(20)와 상기 도전성 패턴(12)을 전기적으로 연결한다. 이에 따라, 상기 도전성 범프(30)는 상기 제 1 반도체 다이(20)와 상기 서브스트레이트(10)를 전기적으로 연결한다.
상기 상부 솔더볼(40)은 상기 서브스트레이트(10)의 상부에 상기 제 1 반도체 다이(20)와 이격되게 형성된다. 이러한 상부 솔더볼(40)은 상기 도전성 패턴(12)에 볼 형상으로 형성되어, 상기 도전성 패턴(12)과 전기적으로 연결된다. 여기서, 상기 상부 솔더볼(40)은 상기 제 1 반도체 다이(20)가 상기 서브스트레이트(10)에 배치되는 높이보다 높은 높이를 가지도록 형성되어, 후술되는 상부 랜드(50)가 상기 제 1 반도체 다이(20)에 불필요하게 접촉되는 것을 방지하고 상기 상부 솔더볼(40)의 표면에 용이하게 접촉 가능하게 한다.
상기 상부 랜드(50)는 상기 제 1 반도체 다이(20)와 상기 상부 솔더볼(40)의 상부에 형성되어, 상기 상부 솔더볼(40)과 전기적으로 연결된다. 이러한 상부 랜드(50)는 반도체 패키지(100)가 외부 장치에 솔더 등을 통하여 표면 실장되는 영역으로, 후술되는 인캡슐런트(60)의 상부로 노출되게 형성된다. 상기 상부 랜드(50)는 도전성 물질로 형성될 수 있다.
상기 인캡슐런트(60)는 상기 제 1 반도체 다이(20), 상부 솔더볼(40) 및 상부 랜드(50)를 감싸도록, 상기 서브스트레이트(10)의 상부에 형성된다. 이러한 인캡슐런트(60)는 반도체 패키지(100)의 외형을 유지하며, 상기 제 1 반도체 다이(20) 등을 보호한다. 이러한 인캡슐런트(60)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다. 여기서, 상기 인캡슐런트(60)는 상기 상부 랜드(50)를 노출시키기 위해 상면이 상기 상부 랜드(50)의 상면과 동일 평면을 이루도록 형성된다.
상기 하부 솔더볼(70)은 상기 서브스트레이트(10)의 하부 랜드(13)에 볼 형상으로 형성될 수 있다. 이러한 하부 솔더볼(70)은 반도체 패키지(100)를 다른 패키지에 스택시킬 때 또는 외부 장치에 실장시킬 때, 반도체 패키지 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 하부 솔더볼(70)은 솔더 재질로 형성될 수 있다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 하부 랜드(13) 외에 상부 랜드(50)를 통해서 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 더 많이 확보함으로써, 고성능화된 반도체 패키지를 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 상부 솔더볼(40)를 이용하여 반도체 패키지의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 할 수 있다.
다음은, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 설명하기로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지(200)는 본 발명의 일 실시예에 따른 반도체 패키지(100)와 비교하여 제 2 반도체 다이(152)가 더 구비되는 것만 다를 뿐, 동일한 구성 요소를 가지며 동일한 작용을 한다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 제 2 반도체 다이(152)에 대해서 중점적으로 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 서브스트레이트(10), 제 1 반도체 다이(20), 다수의 도전성 범프(30), 다수의 상부 솔더볼(40), 다수의 상부 랜드(50), 인캡슐런트(60), 다수의 하부 솔더볼(70), 제 2 반도체 다이(152)를 포함할 수 있다.
상기 제 2 반도체 다이(152)는 상기 제 1 반도체 다이(20)의 상부에 형성되어, 상기 제 1 반도체 다이(20)의 상부에 위치하는 상기 상부 랜드(50)와 도전성 와이어(154)를 통해 전기적으로 연결된다.
상기 제 2 반도체 다이(152)는 상기 제 1 반도체 다이(20)와 마찬가지로 기계를 제어하거나 정보를 기억하는 일 등을 수행할 수 있다. 여기서, 상기 제 2 반도체 다이(152)는 상면이 상기 인캡슐런트(60)의 상면과 동일 평면을 이루도록 형성되어, 상기 인캡슐런트(60)의 상부로 노출될 수 있다. 이에 따라, 상기 제 2 반도체 다이(152)의 동작중에 발생하는 열이 외부로 방출되는 열방출 특성이 향상될 수 있다.
상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 상기 제 1 반도체 다이(20) 뿐 아니라 상기 제 2 반도체 다이(20)를 통해서, 도 1에 도시된 반도체 패키지(100)보다 더욱 고성능화된 반도체 패키지를 구현할 수 있다.
다음은, 본 발명의 또다른 실시예에 따른 반도체 패키지에 대해 설명하기로 한다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 서브스트레이트(210), 제 1 반도체 다이(220), 제 2 반도체 다이(230), 도전성 와이어(240), 다수의 상부 솔더볼(250), 인캡슐런트(260), TMV(Through Mold Via)(270)다수의 상부 랜드(280) 및 다수의 하부 랜드(290)을 포함할 수 있다.
상기 서브스트레이트(210)는 도 1에 도시된 서브스트레이트(10)와 비교하여 도전성 비아(11), 도전성 패턴(12) 및 하부 랜드(13)의 형성 패턴에서만 차이가 있을 뿐, 동일한 역할을 하므로 중복된 설명은 생략하기로 한다.
상기 제 1 반도체 다이(220)는 도 1에 도시된 제 1 반도체 다이(20)와 비교하여 접착부재(221)를 이용해 상기 서브스트레이트(210)의 상부에 부착되고, 상부에 형성된 본드 패드(222)를 포함하는 것에서만 차이가 있을 뿐 동일한 역할을 하므로 중복된 설명은 생략하기로 한다.
상기 제 2 반도체 다이(230)는 접착부재(221)를 이용해 상기 제 1 반도체 다이(220)의 상부에 부착되며, 상부에 형성된 본드 패드(232)를 포함한다. 이러한 상기 제 2 반도체 다이(230)는 상기 제 1 반도체 다이(220)와 동일한 역할을 한다.
상기 도전성 와이어(240)는 상기 제 1 반도체 다이(220)의 본드 패드(222)와 상기 도전성 패턴(12)을 전기적으로 연결하고, 상기 제 2 반도체 다이(230)의 본드 패드(232)와 상기 도전성 패턴(12)을 전기적으로 연결한다.
상기 상부 솔더볼(250)은 도 1에 도시된 상부 솔더볼(40)과 비교하여 낮은 높이로 형성되는 점에서만 차이가 있을 뿐, 동일한 역할을 하므로 중복된 설명은 생략하기로 한다.
상기 인캡슐런트(260)는 도 1에 도시된 인캡슐런트(60)와 비교하여 후술되는 상부 랜드(280)를 제외하고 상기 제 1 반도체 다이(220), 제 2 반도체 다이(230), 도전성 와이어(240) 및 상부 솔더볼(250)을 감싸도록 형성되는 것만 다를 뿐 동일한 역할을 하므로 중복된 설명은 생략하기로 한다.
상기 TMV(270)는 상기 인캡슐런트(260)를 관통하여 형성되어, 일단이 상기 상부 솔더볼(250)과 전기적으로 연결되고, 타단이 상기 인캡슐런트(260)의 상부로 노출된다.
이러한 TMV(270)는 상기 제 1, 2 반도체 다이(220, 230)를 반도체 패키지(300)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 장치에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다. 상기 TMV(270)는 상기 인캡슐런트(260)를 관통하는 비아홀에 도전성 물질, 예를 들어 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금을 도포하여 형성될 수 있다.
상기 상부 랜드(280)는 상기 인캡슐런트(260)의 상부에 돌출된 형태로 형성되며, 상기 TMV(270)와 전기적으로 연결된다. 이러한 상부 랜드(280)는 도 1에 도 시된 상부 랜드(50)와 동일한 역할을 하므로, 중복된 설명은 생략하기로 한다.
상기 하부 솔더볼(290)은 도 1에 도시된 하부 솔더볼(70)과 동일한 형태를 가지며 동일한 역할을 하므로, 중복된 설명은 생략하기로 한다.
상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 상기 제 1 반도체 다이(220) 뿐 아니라 상기 제 2 반도체 다이(230)를 통해서, 도 1에 도시된 반도체 패키지(100)보다 더욱 고성능화된 반도체 패키지를 구현할 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)은 상기 상부 솔더볼(250)과 TMV(270)를 이용하여 반도체 패키지(300)의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 할 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에 대해 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 4를 참조하며, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2), 캐리어 접합 단계(S3), 인캡슐런트 형성 단계(S4), 캐리어 제거 단계(S5) 및 하부 솔더볼 형성 단계(S6)를 포함할 수 있다.
도 5a를 참조하면, 상기 서브스트레이트 준비 단계(S1)는 상면에 다수의 도전성 패턴(12)을 가지며, 하면에 상기 도전성 패턴(12)과 전기적으로 연결되는 다수의 하부 랜드(13)를 가지는 서브스트레이트(10)를 준비하는 단계이다.
상기 서브스트레이트(10)의 도전성 패턴(12)과 하부 랜드(13)는 도전성 비아(11)를 통해 상호 간에 연결되며, 솔더 마스크(14)를 통해 일부분 절연된다. 이러한 서브스트레이트(10)는 앞에서 충분히 설명하였으므로, 상세한 설명은 생략하기로 한다.
도 5b를 참조하면, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 서브스트레이트(10)의 상부에 제 1 반도체 다이(20)를 연결시키고 상부 솔더볼(40)을 형성시키는 단계이다.
구체적으로, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 제 1 반도체 다이(20)를 상기 서브스트레이트(10)의 상부에 배치하고, 상기 제 1 반도체 다이(20)의 하부에 형성되는 도전성 범프(30)를 이용하여 상기 제 1 반도체 다이(20)와 상기 도전성 패턴(12)을 전기적으로 연결한다.
또한, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 상기 상부 솔더볼(40)을 상기 서브스트레이트(10)의 상부에서 상기 제 1 반도체 다이(20)와 이격되게 형성하며, 상기 도전성 패턴(12)과 전기적으로 연결한다. 여기서, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 상기 상부 솔더볼(40)을 상기 제 1 반도체 다이(20)가 상기 서브스트레이트(10)의 상부에 배치되는 높이보다 높은 높이를 가지도록 형성한다. 이에 대해서는 앞에서 설명하였으므로, 중복된 설명은 생략하기로 한다.
도 5c를 참조하면, 상기 캐리어 접합 단계(S3)는 회로 패턴(51)이 형성된 캐리어(52)를 제 1 반도체 다이(20)의 상부에 배치시켜, 회로 패턴(51)을 상부 솔더볼(40)에 접합시키는 단계이다.
상기 캐리어 접합 단계(S3)는 상기 회로 패턴(51)을 도전성 물질로 형성하고, 상기 캐리어(52)를 상기 회로 패턴(51)과 다른 재질로 형성하여 준비한다. 이는 이후 캐리어의 제거 단계에서 식각 공정 등에 의해 캐리어(52)만을 제거하는데 용이하게 하기 위함이다. 여기서, 상기 캐리어(52)는 리드 프레임 또는 테이프일 수 있다.
도 5d를 참조하면, 상기 인캡슐런트 형성 단계(S4)는 제 1 반도체 다이(20), 상부 솔더볼(40) 및 회로 패턴(51)을 감싸도록 인캡슐레이션하여, 서브스트레이트(10)와 상기 캐리어(52) 사이에 인캡슐런트(60)를 형성하는 단계이다.
상기 인캡슐런트(60)는 상기 제 1 반도체 다이(20), 상부 솔더볼(40) 및 회로 패턴(51)을 외부의 충격으로부터 보호한다. 이러한 인캡슐런트(60)는 통상적으로 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다.
도 5e를 참조하면, 상기 캐리어 제거 단계(S5)는 캐리어(52)를 제거하여 상기 인캡슐런트(60)의 상면에 상부 랜드(50)를 형성하는 단계이다.
구체적으로, 상기 캐리어 제거 단계(S5)는 식각 공정 등을 이용하여 상기 회로 패턴(51)과 다른 재질로 형성된 상기 캐리어(52)를 제거하여, 상기 인캡슐런트(60)의 상부로 노출되는 상부 랜드(50)를 형성한다. 상기 상부 랜드(50)는 반도 체 패키지(100)의 상부에 스택되는 외부 장치와 전기적으로 연결되어, 상기 반도체 패키지(100)로 전기적인 신호가 입출력되기 위한 경로를 제공한다.
도 5f를 참조하면, 상기 하부 솔더볼 형성 단계(S6)는 서브스트레이트(10)의 하부에 형성되어, 하부 랜드(13)와 전기적으로 연결되는 하부 솔더볼(70)을 형성하는 단계이다.
상기 하부 솔더볼(70)은 이후 상기 반도체 패키지(100)의 하부에 스택되는 다른 반도체 패키지의 외부 회로와 연결되어, 상기 반도체 패키지(100)로 전기적인 신호가 입출력되기 위한 경로를 제공한다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법은 상기 회로 패턴(51)이 형성된 캐리어(52)를 이용하여 반도체 패키지(100)의 상부로 노출되는 상부 랜드(50)를 용이하게 형성함으로써, 동일한 크기의 반도체 패키지에서 많은 입출력 단자 수를 갖는 고성능화된 반도체 패키지를 구현하게 할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법에 대해 설명하기로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법과 비교하여 캐리어 접합 단계(S13)만 다를 뿐, 동일한 단계를 가진다. 이에 따라, 동일한 단계에 대한 중복된 설명은 생략하기로 하며, 캐리어 접합 단계(S13)에 대해서 중점적으로 설명하기로 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 7은 도 6의 캐리어 접합 단계를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2), 캐리어 접합 단계(S13), 인캡슐런트 형성 단계(S4), 캐리어 제거 단계(S5) 및 하부 솔더볼 형성 단계(S6)를 포함할 수 있다.
도 7을 참조하면, 상기 캐리어 접합 단계(S13)는 도 5c에 도시된 캐리어 접합 단계(S3)와 유사하다. 다만, 상기 캐리어 접합 단계(S13)는 회로 패턴(51) 뿐 아니라, 도전성 와이어(154)를 이용해 상기 회로 패턴(51)과 전기적으로 연결된 제 2 반도체 다이(152)가 더 형성된 캐리어(52)를 준비하는 점에서 차이가 있다. 이에 따라, 상기 캐리어 접합 단계(S13)에서 회로 패턴(51)과 제 2 반도체 다이(152)가 형성된 캐리어(52)가 상기 제 1 반도체 다이(10)의 상부에 배치되며, 상기 회로 패턴(51)이 상부 솔더볼(40)에 접합된다.
이후, 인캡슐런트 형성 단계(S4), 캐리어 제거 단계(S5) 및 하부 솔더볼 형성 단계(S6)가 진행되면, 도 2에 도시된 반도체 패키지(200)가 완성된다.
상기와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법은 상기 회로 패턴(51)과 제 2 반도체 다이(152)가 형성된 캐리어(52)를 이용하여 반도체 패키지(200)의 상부로 노출되는 상부 랜드(50)를 용이하게 형성함으로 써, 동일한 크기의 반도체 패키지에서 많은 입출력 단자 수를 갖는 고성능화된 반도체 패키지를 구현하게 할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법에 대해 설명하기로 한다.
도 8 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 9a 내지 도 9h는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하며, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법은 서브스트레이트 준비 단계(S21), 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22), 인캡슐런트 형성 단계(S23), 관통홀 형성 단계(S24), TMV 형성 단계(S25), 캐리어 접합 단계(S26), 캐리어 제거 단계(S27) 및 하부 솔더볼 형성 단계(S28)를 포함할 수 있다.
도 9a를 참조하면, 상기 서브스트레이트 준비 단계(S21)는 상면 다수의 도전성 패턴(12)을 가지며, 하면에 상기 도전성 패턴(12)과 전기적으로 연결되는 다수의 하부 랜드(13)를 가지는 서브스트레이트(210)를 준비하는 단계이다. 여기서, 상기 서브스트레이트 준비 단계(S21)는 5a에 도시된 서브스트레이트 준비 단계(S1)와 비교하여 서브스트레이트(210)에서 도전성 비아(11), 도전성 패턴(12) 및 하부 랜드(13)의 형성 패턴에 있어서만 다르므로, 중복된 설명은 생략하기로 한다.
도 9b를 참조하면, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 서브스트레이트(210)의 상부에 제 1 반도체 다이(220)를 연결시키고 상부 솔더볼(250)을 형성시키는 단계이다.
구체적으로, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 접착부재(221)를 이용하여 제 1 반도체 다이(220)를 상기 서브스트레이트(210)의 상부에 부착하고, 도전성 와이어(240)를 이용하여 상기 제 1 반도체 다이(220)와 상기 도전성 패턴(12)을 전기적으로 연결한다.
또한, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 접착부재(221)를 이용하여 제 2 반도체 다이(230)를 상기 제 1 반도체 다이(220)의 상부에 부착하고, 도전성 와이어(240)를 이용하여 상기 제 2 반도체 다이(230)와 상기 도전성 패턴(12)을 전기적으로 연결할 수 있다.
또한, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 상기 상부 솔더볼(250)을 상기 서브스트레이트(210)의 상부에서 상기 제 1 반도체 다이(220)와 이격되게 형성하며, 상기 도전성 패턴(12)과 전기적으로 연결한다. 여기서, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 상기 상부 솔더볼(250)을 상기 제 1 반도체 다이(220)가 상기 서브스트레이트(10)의 상부에 배치되는 높이보다 낮거나 높은 높이를 가지도록 형성할 수 있다.
도 9c를 참조하면, 상기 인캡슐런트 형성 단계(S23)는 제 1 반도체 다이(220), 제 2 반도체 다이(230) 및 상부 솔더볼(250)을 감싸도록 인캡슐레이션하여, 서브스트레이트(210)의 상부에 인캡슐런트(260)를 형성하는 단계이다.
상기 인캡슐런트(60)는 제 1 반도체 다이(220), 제 2 반도체 다이(230) 및 상부 솔더볼(250)을 외부의 충격으로부터 보호한다. 이러한 인캡슐런트(260)는 통상적으로 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다.
도 9d를 참조하면, 상기 관통홀 형성 단계(S24)는 상기 인캡슐런트(260) 중 상부 솔더볼(250)과 대응되는 영역에 관통홀(262)을 형성하여, 상부 솔더볼(250)을 외부로 노출시키는 단계이다.
상기 관통홀 형성 단계(S24)는 레이저 드릴링과 같은 방법에 의해 이루어질 수 있다.
도 9e를 참조하면, 상기 TMV 형성 단계(S25)는 상기 관통홀(262)의 내부에 도전성 물질을 도포하여 상기 상부 솔더볼(250)과 전기적으로 연결되는 TMV(270)를 형성하는 단계이다.
상기 도전성 물질의 도포는 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법으로 이루어질 수 있다.
상기와 같은 방법에 의해 형성된 TMV(270)는 서브스트레이트(220)의 도전성 패턴(12)과 전기적으로 연결된다. 이에 따라, TMV(270)는 상기 제 1, 2 반도체 다이(220, 230)를 반도체 패키지(도 3의 300)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다.
도 9f를 참조하면, 상기 캐리어 접합 단계(S26)는 회로 패턴(51)이 형성된 캐리어(52)를 제 1 반도체 다이(220)와 제 2 반도체 다이(230)의 상부에 배치시켜, 회로 패턴(51)을 TMV(270)에 접합시키는 단계이다.
한편, 상기 캐리어 접합 단계(S26)는 상기 회로 패턴(51)을 도전성 물질로 형성하고, 상기 캐리어(52)를 상기 회로 패턴(52)과 다른 재질로 형성하여 준비한다. 이는 앞에서 설명되었으므로, 중복된 설명은 생략하기로 한다.
도 9g를 참조하면, 상기 캐리어 제거 단계(S27)는 캐리어(52)를 제거하여 상기 인캡슐런트(260)의 상면에 상부 랜드(280)를 형성하는 단계이다.
구체적으로, 상기 캐리어 제거 단계(S27)는 식각 공정 등을 이용하여 상기 회로 패턴(51)과 다른 재질로 형성된 상기 캐리어(52)를 제거하여, 상기 인캡슐런트(260)의 상부로 노출되는 상부 랜드(280)를 형성된다. 상기 상부 랜드(280)는 반도체 패키지(300)의 상부에 스택되는 외부 장치와 전기적으로 연결되어, 상기 반도체 패키지(300)로 전기적인 신호가 입출력되기 위한 경로를 제공한다.
도 9h를 참조하면, 상기 하부 솔더볼 형성 단계(S28)는 상기 서브스트레이트(210)의 하부에 형성되어 상기 하부 랜드(13)와 전기적으로 연결되는 하부 솔더볼(290)을 형성하는 단계이다.
상기 하부 솔더볼(290)은 이후 상기 반도체 패키지(300)의 하부에 스택되는 다른 반도체 패키지의 외부 회로와 연결되어, 상기 반도체 패키지(300)로 전기적인 신호가 입출력되기 위한 경로를 제공한다.
상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법은 캐리어 접합 단계(S26)를 인캡슐런트 형성 단계(S23) 이후에 실시함으로써, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에서 캐리어 접합 단계(S3)를 인캡슐런트 형성 단계(S4) 이전에 실시하는 경우에 비해, 캐리어(52)의 접합을 안정적으로 이루게 할 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법은 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)에서 서브스트레이트(210)의 상부에 제 1, 2 반도체 다이(220,230)를 적층함으로써, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법에서 제 2 반도체 다이(152)를 별도로 캐리어 접합 단계(S3)에서 형성시키는 경우에 비해, 제조 공정상의 번거로움을 줄일 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 7은 도 6의 캐리어 접합 단계를 설명하기 위한 단면도이다.
도 8 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 9a 내지 도 9h는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 210: 서브스트레이트 20, 220: 제 1 반도체 다이
30: 도전성 범프 40, 250: 상부 솔더볼
50, 280: 상부 램드 60, 260: 인캡슐런트
70, 290: 솔더볼 100, 200, 300: 반도체 패키지
152 230: 제 2 반도체 다이 154, 240: 도전성 와이어
270: TMV(Through Mold Via)

Claims (22)

  1. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트;
    상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 제 1 반도체 다이;
    상기 서브스트레이트의 상부에서 상기 제 1 반도체 다이와 이격되게 형성되며, 상기 도전성 패턴과 전기적으로 연결되는 상부 솔더볼;
    상기 제 1 반도체 다이와 상기 상부 솔더볼의 상부에 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 다수의 상부 랜드; 및
    상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인캡슐런트는 상기 다수의 상부 랜드를 감싸며,
    상기 인캡슐런트의 상면과 상기 상부 랜드의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 다이의 하부에 형성되어, 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 서브스트레이트의 하부에 형성되어 상기 하부 랜드와 전기적으로 연결되는 하부 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 다이의 상부에 형성되며, 도전성 와이어를 통해 상기 상부 랜드와 전기적으로 연결되는 제 2 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 인캡슐런트는 상기 상부 랜드, 상기 제 2 반도체 다이 및 상기 도전성 와이어를 감싸며,
    상기 인캡슐런트의 상면, 상기 상부 랜드의 상면 및 상기 제 2 반도체 다이의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 접착부재를 이용해 상기 서브스트레이트의 상부에 부착되며, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    접착부재를 이용해 상기 제 1 반도체 다이의 상부에 부착되며, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결되는 제 2 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 인캡슐런트를 관통하도록 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 상부 랜드가 상기 인캡슐런트의 상부에 돌출된 형태로 형성되며, 상기 TMV와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    상기 서브스트레이트의 상부에 제 1 반도체 다이를 배치하여 상기 도전성 패 턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계;
    회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 상부 솔더볼에 접합시키는 캐리어 접합 단계;
    상기 제 1 반도체 다이, 상기 상부 솔더볼 및 상기 회로 패턴을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트와 상기 캐리어 사이에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 및
    상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는
    상기 제 1 반도체 다이의 하부에 형성된 도전성 범프를 이용하여 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 11 항에 있어서,
    상기 캐리어 접합 단계는
    상기 회로 패턴을 도전성 물질로 형성하고, 상기 캐리어를 상기 회로 패턴과 다른 재질로 형성하여 준비하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 캐리어 제거 단계는 식각 공정에 의해 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 11 항에 있어서,
    상기 서브스트레이트의 하부에 하부 솔더볼을 형성하여, 상기 하부 랜드와 전기적으로 연결시키는 하부 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 11 항에 있어서,
    상기 캐리어 접합 단계는
    도전성 와이어를 통해 상기 회로 패턴과 전기적으로 연결되는 제 2 반도체 다이를 상기 캐리어에 더 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    상기 서브스트레이트의 상부에 제 1 반도체 다이를 부착하여 상기 도전성 패턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계;
    상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트의 상부에 인캡슐런트를 형성하는 인캡슐런트 형성 단계;
    상기 인캡슐런트 중 상기 상부 솔더볼과 대응되는 영역에 관통홀을 형성하여, 상기 솔더볼을 외부로 노출시키는 관통홀 형성 단계;
    상기 관통홀의 내부에 도전성 물질을 도포하여 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 형성하는 TMV 형성 단계;
    회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 TMV에 접합시키는 캐리어 접합 단계; 및
    상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 11 항에 있어서,
    상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는
    접착부재를 이용해 상기 제 1 반도체 다이를 상기 서브스트레이트의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서,
    상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는
    접착부재를 이용해 제 2 반도체 다이를 상기 제 1 반도체 다이의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    상기 캐리어 접합 단계는
    상기 회로 패턴을 도전성 물질로 형성하고, 상기 캐리어를 상기 회로 패턴과 다른 재질로 형성하여 준비하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 20 항에 있어서,
    상기 캐리어 제거 단계는 식각 공정에 의해 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 17 항에 있어서,
    상기 서브스트레이트의 하부에 하부 솔더볼을 형성하여, 상기 하부 랜드와 전기적으로 연결시키는 하부 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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