KR20220162661A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20220162661A
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박정수
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Abstract

전자 디바이스 및 전자 디바이스를 제조하는 방법. 비제한적인 예시로서, 본 개시의 다양한 양태는 하부 다이에 상부 전자 패키지를 부착하기 위해 접착층을 사용하고 및/또는 하부 서브스트레이트에 상부 전자 패키지를 전기적으로 연결하기 위한 금속 필러를 사용하되, 금속 필러는 하부 서브스트레이트의 상부로 하부 다이에 비해 더 낮은 높이를 갖는 전자 디바이스를 제조하는 다양한 방법 및 그에 의해 제조된 전자 디바이스를 제공한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 디바이스 및 전자 디바이스를 제조하기 위한 방법에 관한 것이다.
현재의 반도체 패키지 및 반도체 패키지를 제조하기 위한 방법은 적절하지 않으며, 예를 들어, 초과 비용, 감소된 신뢰성 또는 너무 큰 패키지 크기를 유발한다. 종래 및 전통적인 접근들의 추가적인 제약 및 단점들은 도면을 참조하여 본 출원의 이하에서 기재되는 본 개시의 이러한 접근들과의 비교를 통해 본 기술 분야에서 통상의 지식을 가진 사람에게 명백하게 될 것이다.
본 개시의 다양한 양태들은 전자 디바이스 및 전자 디바이스를 제조하기 위한 방법을 제공한다.
비제한적인 예시로서, 이러한 개시의 다양한 양태들은 상부 전자 패키지를 하부 다이에 접착하기 위해 접착층을 사용하는 것을 포함하거나 및/또는 상부 전자 패키지를 하부 서브스트레이트에 전기적으로 연결하기 위한 금속 필러를 사용하는 것을 포함하는 전자 디바이스를 제조하기 위한 다양한 방법, 그에 의해 제조된 전자 디바이스를 제공하고, 금속 필러는 하부 다이에 비해 하부 기판의 상부로 더 작은 높이를 갖는다.
후속하는 논의는 본 개시의 다양한 양태들을 그 예시를 제공하는 것에 의해 제시한다. 이러한 예시들은 비제한적이고, 따라서 본 개시의 다양한 양태의 범위는 제공된 예시들의 어떠한 특정 특징에 의해 반드시 제한되어서는 안된다. 후속하는 논의에서 "예를 들어", "e.g." 및 "예시적인"의 문구들은 비제한적이며 일반적으로 "제한이 아닌 예시의 방법에 의해", "예시적이고 제한적이지 않은" 등과 같은 의미이다.
이하에서 사용될 것처럼, "및/또는"은 "및/또는"에 연결된 리스트에서 어떠한 하나 또는 이상을 의미한다. 예로서, "x 및/또는 y"는 3개의 구성 세트 {(x), (y), (x, y)}의 어느 구성을 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 전체"를 의미한다. 다른 예에서, "x, y 및/또는 z"는 7개의 구성 세트 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}의 어느 구성을 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z의 하나 또는 이상"을 의미한다.
여기서 사용된 용어는 단지 특정 예시들을 설명하기 위한 목적인 것이며, 본 개시의 제한을 의도한 것이 아니다. 여기서 사용된 것처럼, 단수 형태들은 문맥이 명확하게 그렇지 않음을 나타내지 않는 이상, 역시 복수 형태를 포함하도록 의도된 것이다. 본 명세서에서 "포함한다", "구비한다", "포함하는", "구비하는", "갖는다", "갖는"의 용어들은 언급된 특성, 숫자, 단계, 동작, 구성 및/또는 부품의 존재를 명시하는 것이나, 하나 또는 이상의 다른 특성, 숫자, 단계, 동작, 구성, 부품 및/또는 그들의 그룹의 존재나 추가를 배제하는 것이 아니다.
제 1, 제 2 등의 용어들이 여기서 다양한 구성들을 설명하기 위해 사용될 수 있으나, 이러한 구성들은 이러한 용어에 의해 제한되지 않아야 함이 이해될 것이다. 이러한 용어들은 단지 하나의 구성을 다른 구성과 구분하기 위해 사용된다. 따라서, 예를 들어, 아래에서 논의될 제 1 구성, 제 1 부품 또는 제 1 부분은 본 개시로부터 벗어남이 없이 제 2 구성, 제 2 부품 또는 제 2 부분으로 통칭될 수 있다. 유사하게, "상부", "하부", "측부" 등과 같은 다양한 공간적인 용어들은 하나의 구성을 다른 구성으로부터 상대적인 방식에서 구별하기 위해 사용될 수 있다. 그러나, 예를 들어, 반도체 디바이스가 그 "상부" 면이 수평 방향을 향하고, 그 "측부" 면이 수직 방향으로 향하도록 옆으로 회전될 수 있는 것과 같이, 부품들은 본 개시로부터 벗어남이 없이 다양한 방식으로 지향될 수 있다.
도면에서, 다양한 차원(예를 들어, 층 두께, 폭 등은 설명의 명확성을 위해 과장될 수 있다. 또한, 유사한 도면 부호들은 다양한 예시들의 논의에서 유사한 구성을 언급하도록 사용된다.
구성 A가 구성 B에 대해 "연결"되거나 또는 "결합"되는 것으로 언급될 때, 구성 A는 구성 B에 직접적으로 연결되거나 구성 B에 대해 간접적으로 연결될 수 있다. (예를 들어, 중간 구성 C(및/또는 다른 구성들)이 구성 A와 구성 B의 사이에 존재할 수 있다.)
본 개시의 다양한 양태는 줄어든 두께를 갖는 전자 디바이스(예를 들어, 반도체 디바이스), 및 줄어든 공정 시간 및 줄어든 공정 비용에 의해 특징되는 그 제조 방법을 제공한다.
본 개시의 다양한 양태는 서브스트레이트 상의 반도체 다이, 서브스트레이트와 반도체 다이를 전기적으로 연결하는 인터커넥션 구조, 반도체 다이 상에 (또는 그에 부착된) 접착층(또는 접착 부재), 접착층에 접착된 상부 반도체 패키지, 및 서브스트레이트 상에서 상부 반도체 패키지를 인캡슐레이션하는 인캡슐런트를 포함하는 반도체 디바이스를 제공한다.
반도체 디바이스는 서브스트레이트 상에서 그로부터 돌출되는 필러를 더 포함할 수 있고, 필러는 상부 반도체 패키지에 전기적으로 연결된다. 필러는 서브스트레이트의 상측(또는 표면)에 대해 상대적으로 반도체 다이에 비해 더 낮은 높이를 가질 수 있다. 반도체 디바이스는 필러와 상부 반도체 패키지의 사이에 도전성 범프를 더 포함할 수 있다. 상부 반도체 패키지는 패키지 서브스트레이트, 패키지된 반도체 다이, 및 패키지 인캡슐런트를 포함할 수 있다. 패키지 인캡슐런트는 상부 반도체 패키지의 반도체 다이를 인캡슐레이션할 수 있다. 접착층은 반도체 다이의 전체 상부 영역상에 형성될 수 있다. 상부 반도체 패키지는 반도체 다이에 비해 더 넓은 영역을 가질 수 있다. 반도체 디바이스는 서브스트레이트와 반도체 다이의 사이에 언더필을 더 포함할 수 있다.
본 개시의 다양한 양태는 서브스트레이트, 서브스트레이트 상의 반도체 다이, 서브스트레이트와 반도체 다이를 전기적으로 연결하는 인터커넥션 구조(또는 도전성 연결 부재), 서브스트레이트 상에서 그로부터 돌출되고 반도체 다이에 비해 더 낮은 높이를 갖는 필러, 반도체 다이 상에 실장되고 필러에 전기적으로 연결되는 상부 반도체 패키지, 및 서브스트레이트 상에서 상부 반도체 패키지를 인캡슐레이션하는 인캡슐런트를 포함하는 반도체 디바이스를 제공한다.
반도체 디바이스는 반도체 다이와 상부 반도체 패키지의 사이에 접착층(또는 접착 부재)을 더 포함할 수 있다. 반도체 디바이스는 필러 및 상부 반도체 패키지의 사이에 도전성 범프를 더 포함할 수 있다. 인캡슐런트는 상부 반도체 패키지의 측부 및 하부 영역을 인캡슐레이션 할 수 있다.
본 개시의 다양한 양태는 서브스트레이트의 상측(또는 영역)에 반도체 다이를 결합하고, 반도체 다이 상에 접착층(또는 접착 부재)를 형성하고, 접착층의 상측(또는 영역) 상에 상부 반도체 패키지를 결합하고, 상부 반도체 패키지를 인캡슐레이션하기 위해 서브스트레이트 상에 인캡슐런트를 형성하는 것을 포함하는 반도체 디바이스를 제조 하기 위한 방법을 제공한다.
인캡슐런트는 상부 반도체 패키지의 측부 및 하부 영역을 인캡슐레이션하기 위해 형성될 수 있다. 접착층(또는 접착 부재)는 반도체 다이의 전체 상측(또는 영역) 상에 형성될 수 있다. 서브스트레이트는 그 상부에 형성된 필러를 가질 수 있고 상부 반도체 패키지는 필러에 전기적으로 연결될 수 있다. 필러는 서브스트레이트의 상부로 반도체 다이에 비해 더 작은 높이를 갖도록 형성될 수 있다. 제조하는 방법은 필러와 상부 반도체 패키지의 사이에 도전성 범프를 형성하는 것을 더 포함할 수 있다.
본 개시의 다양한 양태는 서브스트레이트 상측, 서브스트레이트 하측, 서브스트레이트 상측과 하측 사이의 서브스트레이트 측부를 포함하는 서브스트레이트; 다이 상측, 다이 하측, 및 다이 상측과 하측의 사이의 다이 측부를 포함하되 다이 하측은 서브스트레이트 상측에 결합되는 반도체 다이; 반도체 다이와 서브스트레이트의 사이에 형성되고, 반도체 다이를 서브스트레이트에 전기적으로 연결하는 제 1 도전성 인터커넥션 구조; 접착층 상측, 접착층 하측, 및 접착층 상측과 하측의 사이의 접착층 측부를 포함하고, 접착층 하측은 다이 상측에 접착된 접착층; 상부 패키지 상측, 상부 패키지 하측, 및 상부 패키지의 상측 및 하측의 사이의 상부 패키지 측부를 포함하되, 상부 패키지 하측은 접착층 상측에 접착된 상부 반도체 패키지; 및 적어도 서브스트레이트 상측 및 상부 패키지 측부를 커버하는 인캡슐런트 물질을 포함하는 전자 디바이스를 제공한다.
접착층은 예를 들어, 전체 다이 상측을 커버할 수 있다. 제 1 인캡슐레이션 물질은 예를 들어, 접착층 측부를 커버할 수 있다. 제 1 인캡슐레이션 물질은 예를 들어, 접착층 상측과 동일 평면인 표면을 포함할 수 있다. 상부 반도체 패키지는 예를 들어, 상부 패키지 서브스트레이트를 포함할 수 있고, 제 1 인캡슐레이션 물질은 상부 패키지 서브스트레이트의 하측을 커버할 수 있다. 제 1 인캡슐레이션 물질은 예를 들어, 상부 패키지 서브스트레이트의 측부, 다이 측부, 접착층 측부 등의 측부 중 어느 하나 이상을 커버할 수 있다. 상부 반도체 패키지는 제 1 인캡슐레이션 물질에 의해 커버될 수 있는 측면 및/또는 제 1 인캡슐레이션 물질의 상측(또는 표면)과 동일 평면인 상면을 포함하는 상부 패키지 인캡슐레이션 물질을 포함할 수 있다. 전자 디바이스는 서브스트레이트 상측 상의 금속 필러와 금속 필러 상의 도전성 범프를 포함할 수 있고, 금속 필러와 도전성 범프는 상부 반도체 패키지를 서브스트레이트에 연결하며, 제 1 인캡슐레이션 물질은 금속 필러 및 도전성 범프를 커버한다. 금속 필러의 상단은 예를 들어, 다이 상측에 비해 낮고 및/또는 서브스트레이트 상측에 대해 상대적으로 다이 하측에 비해 높을 수 있다.
본 개시의 다양한 양태는 서브스트레이트 상측, 서브스트레이트 하측, 서브스트레이트 상측 및 하측의 사이의 서브스트레이트 측부를 포함하는 서브스트레이트; 다이 상측, 다이 하측, 및 다이 상측 및 하측의 사이의 다이 측부를 포함하되, 다이 하측이 서브스트레이트 상측에 결합되는 반도체 다이; 반도체 다이와 서브스트레이트 사이에 형성되고, 반도체 다이를 서브스트레이트에 전기적으로 연결하는 제 1 도전성 인터커넥션 구조; 접착층 상측, 접착층 하측, 및 접착층 상측과 하측의 사이의 접착층 측부를 포함하되, 접착층 하측은 다이 상측에 접착된 접착층; 상부 패키지 상측, 상부 패키지 하측, 상부 패키지의 상측과 하측의 사이의 상부패키지 측부를 포함하되, 상부패키지 하측은 접착층 상측에 접착된 상부 반도체 패키지; 및 서브트레이트 상측 상에 형성되고, 상부 반도체 패키지에 전기적으로 연결되며, 다이 상측에 비해 낮은 필러 상단을 포함하는 도전성 필러를 포함하는 전자 디바이스를 제공한다.
필러 상단은 예를 들어, 다이 하측에 비해 더 높을 수 있다. 인캡슐레이션 물질은 예를 들어, 서브스트레이트 상측, 다이 측부, 접착층 측부를 커버할 수 있다. 인캡슐레이션 물질은 예를 들어, 서브스트레이트 상측, 다이 측부, 및 접착층 측부를 커버할 수 있다. 인캡슐레이션 물질은 예를 들어, 상부 패키지 상측을 커버할 수 있고, 상부 패키지 상측과 동일 평면인 상측(또는 표면)을 포함할 수 있다.
본 개시의 다양한 양태는 서브스트레이트 상측, 서브스트레이트 하측, 서브스트레이트 상측과 하측의 사이의 서브스트레이트 측부를 포함하는 서브스트레이트; 다이 상측, 다이 하측, 다이 상측과 하측의 사이의 다이 측부를 포함하고, 다이 하측은 서브스트레이트 상측에 결합되는 반도체 다이; 반도체 다이와 서브스트레이트의 사이에 형성되고, 반도체 다이를 서브스트레이트에 전기적으로 연결하는 제 1 도전성 인터커넥션 구조; 접착층 상측, 접착층 하측, 접착층 상측과 하측의 사이의 접착층 측부를 포함하고, 접착층 측부는 다이 상측에 접착되는 접착층; 상부 패키지 상측, 상부 패키지 하측, 상부 패키지 상측과 하측의 사이의 상부 패키지 측부를 포함하고, 상부 패키지 하측은 접착층 상측에 접착되는 상부 반도체 패키지; 및 적어도 서브스트레이트 상측, 다이 측부 및 접착층 측부를 커버하는 인캡슐레이션 물질을 포함하는 전자 디바이스를 제공한다.
전자 디바이스는 예를 들어, 제 1 인캡슐레이션 물질에 의해 커버되는 측부(또는 표면), 및 제 1 인캡슐레이션 물질의 상측(또는 표면)과 동일 평면인 상측(또는 표면)을 포함하는 상부 패키지 인캡슐레이션 물질을 포함할 수 있다. 접착층은 예를 들어, 전체 다이 상측을 커버할 수 있다. 제 1 인캡슐레이션 물질은 예를 들어, 접착층 상측(또는 표면)과 동일 평면인 표면을 포함할 수 있다. 전자 디바이스는 예를 들어, 서브스트레이트 상측에 형성되고 상부 반도체 패키지에 전기적으로 연결되는 도전성 필러를 포함할 수 있고, 도전성 필러는 다이 상측에 비해 더 낮은 필러 상단을 포함한다.
본 발명의 위의 양태 및 다른 양태들은 다양한 예시적인 구현예의 후술하는 설명에서 설명되거나 또는 이로부터 명백하질 것이다. 본 개시의 다양한 양태는 수반하는 도면을 참조하여 이하에서 제시될 것이다.
본 개시의 다양한 양태가 하부 서브스트레이트에 상부 전자 패키지를 부착하기 위해 접착층을 이용하는 것을 포함하고 및/또는 하부 서브스트레이트에 대해 상부 전자 패키지를 전기적으로 연결하기 위해 금속 필러를 이용하는 것을 포함하되, 금속 필러는 하부 서브스트레이트에 대한 상부로 하부 다이에 비해 더 낮은 높이를 갖는 전자 디바이스를 제조하는 다양한 방법 및 그에 의해 제조된 전자 디바이스를 제공한다.
도 1은 본 개시의 다양한 양태에 부합하는 전자 디바이스를 제조하기 위한 예시적인 방법의 플로우 다이어그램을 나타낸다.
도 2a-2e는 본 개시의 다양한 양태에 부합하는 예시적인 전자 디바이스 및 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도를 나타낸다.
도 3은 본 개시의 다양한 양태에 부합하는 예시적인 전자 디바이스 및 전자 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도를 나타낸다.
도 1은 본 개시의 다양한 양태에 수반하여, 전자 디바이스를 제조하는 예시적인 방법 1000의 플로우 다이어그램을 도시한다. 예시적인 방법 1000은 예를 들어, 여기서 논의된 어떠한 다른 방법과 어떠한 또는 모든 특징을 공유할 수 있다. 도 2a-2e는 본 개시의 다양한 양태에 부합하여, 예시적인 전자 디바이스 및 전자 디바이스를 제조하는 예시적인 방법을 나타내는 단면도를 도시한다. 도 2a-2e에 도시된 구조는 도 3 등에서 도시된 유사한 구조와 어떠한 또는 모든 특징을 공유할 수 있다. 도 2a-2e는 예를 들어, 도 1의 예시적인 방법 1000의 다양한 스테이지(또는 블록)에서 예시적인 전자 디바이스를 도시한다. 도 1 및 2a-2e는 이하에서 함께 논의될 것이다. 예시적인 방법 1000의 예시적인 블록(또는 그 일부)의 순서는 본 개시의 범위를 벗어남이 없이 변할 수 있음이 주지되어야 한다. 또한 어떠한 블록(또는 그 일부)도 생략될 수 있고 및/또는 추가적인 블록(또는 그 일부)가 본 개시의 범위를 벗어남이 없이 추가될 수 있음이 주지되어야 한다.
예시적인 방법 1000은 블록 1010에서, 서브스트레이트를 제공하는 것을 포함한다. 블록 1010은 다양한 방법의 어느 것에서 서브스트레이트를 제공하는 것을 포함할 수 있고, 비제한적인 예시가 여기서 제공된다.
서브스트레이트는 다양한 특징의 어느 것을 포함할 수 있고, 비제한적인 예시가 여기서 제공된다. 예를 들어, 서브스트레이트는 회로 기판 물질(예를 들어, FR-4 글래스 에폭시, G-10 섬유 글래스 및 에폭시, 1 내지 6인 n 을 갖는 FR-n, 1 내지 4인 m을 갖는 CEM-m, 라미네이트, 라미네이트 열경화성 수지 레진, 구리-클래드 라미네이트, 레진 충전 B-스테이트 직물(프리프레그), 폴리테트라플루오로에틸렌, 그 조합, 그 등가물 등)을 포함할 수 있다. 서브스트레이트는 또한, 예를 들어 코어리스(coreless)일 수 있다. 서브스트레이트는 예를 들어, 무기 유전 물질(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물 등) 및/또는 유기 유전 물질(예를 들어, 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤조올사졸(PBO), 비스말레이미드 트라이진(BT), 몰딩 물질, 페놀릭 레진, 에폭시 등)의 어떠한 다양한 유전 물질의 하나 이상을 포함할 수 있으나, 본 개시의 범위는 이에 한정되지 않는다. 서브스트레이트는 예를 들어, 실리콘 또는 다양한 반도체 물질의 어느 것을 포함할 수 있다. 서브스트레이트는 또한 예를 들어, 글래스 또는 금속 플레이트(또는 웨이퍼)를 포함할 수 있다. 서브스트레이트는 어떠한 다양한 구성을 가질 수 있다. 예를 들어, 서브스트레이트는 웨이퍼 또는 패널 형태일 수 있다. 서브스트레이트는 또한 예를 들어, 다이싱되거나 또는 싱귤레이트된 형태일 수 있다.
서브스트레이트는 예를 들어, 도전성 라우팅 경로가 없는 벌크 물질이거나 이를 포함할 수 있다. 대안적으로 예를 들어, 서브스트레이트는 하나 이상의 도전성 층, 비아 및/또는 신호 분배 구조를 포함할 수 있다. 예를 들어, 서브스트레이트는 그 상부면으로부터 그 하부면으로 또는 이를 향하여 서브스트레이트로 연장되는 도전성 비아를 포함할 수 있다. 예를 들어, 서브스트레이트는 단일한 또는 다수층의 신호 분배 구조를 포함할 수 있다.
블록 1010은 예를 들어, 적어도 일부에서 어떠한 영역 또는 전체가 미리 형성된 서브스트레이트를 받는 것에 의해 제공될 수 있다. 예를 들어, 블록 1010은 선적을 통해 다른 지리학적 위치로부터 서브스트레이트를 받는 것, 업스트림(또는 다른) 제조 공정, 테스트 등으로부터 서브스트레이트를 받는 것을 포함할 수 있다.
블록 1010은 또한 예를 들어, 적어도 일부에서 서브스트레이트 또는 그 일부 영역을 형성하는 것에 의해 서브스트레이트를 제공하는 것을 포함할 수 있다. 이러한 형성의 예시가 여기서 제공된다.
예시적인 구현예에서, 블록 1010은 캐리어를 제공하는 것을 포함할 수 있다. 캐리어는 다양한 다른 물질 및/또는 물리적 특징들의 어느 것도 포함할 수 있다. 예를 들어, 캐리어는 실리콘, 글래스, 금속, 플라스틱 등을 포함할 수 있다. 캐리어는 예를 들어, 웨이퍼 형태, 패널 형태 등일 수 있다.
블록 1010은 캐리어 상에 제 1 도전층을 형성하는 것을 포함할 수 있따. 제 1 도전층은 다양한 물질(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 팔라듐, 그 조합, 그 합금, 그 등가물 등)의 어느 것을 포함할 수 있으나, 본 개시의 범위는 이에 한정되지 않는다.
블록 1010은 다양한 공정(예를 들어, 전해 도금, 무전해 도금, 화학적 기상 증착(CVD), 스퍼터링 또는 물리적 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 기상 증착, 프린팅, 스크린 프린팅, 리소그래피 등)의 하나 이상을 사용하는 제 1 도전층을 형성(또는 증착)하는 것을 포함할 수 있으나, 본 개시의 범위는 이에 한정되지 않는다.
블록 1010은 블록 1060에서 형성된 것처럼 인터커넥션 구조에 대해 이후의 연결을 위해 랜드(또는 패드, 또는 트레이스 등)로서 제 1 도전층을 구성하는 것을 포함할 수 있다. 블록 1010은 예를 들어, 제 1 도전층을 형성(예를 들어, 마스킹, 선택적 프린팅 등에 의해)하는 동안, 및/또는 제 1 도전층을 형성(예를 들어, 에칭, 연마(ablating) 등에 의해)한 이후, 다양한 방식의 어느 것으로 제 1 도전층을 구성하는 것을 포함할 수 있다.
제 1 도전층이 형성되는 방식에 의해 시드층이 일차적으로 증착될 수 있음이 주지되어야 한다. 이러한 시드층은 예를 들어, 다른 금속 증착 공정 등 동안 결속력을 증가시키기 위해 전해도금 공정 동안 이용될 수 있다.
하나 이상의 서브스트레이트 인터커넥션 랜드(또는 패드, 트레이스, 패턴 등)로서 제 1 도전층이 패턴(구성)되는 예시적인 구현예에서, 제 1 도전층은 예를 들어, 인터커넥션 구조의 이후 접착을 향상키시기 위해 언더 범프 금속화로 형성될 수 있다.(예를 들어, 블록 1060)
예시적인 구현예에서, 언더 범프 금속 구조로서 언급될 수도 있는 언더 범프 금속화(UBM) 구조는 층 또는 시드층으로 언급될 수 있는 티타늄-텅스텐(TiW)의 층을 포함할 수 있다. 이러한 층은 예를 들어, 스퍼터링에 의해 형성될 수 있다. 또한, 예를 들어, UBM 구조는 TiW의 층 상에 구리(Cu)의 층을 포함할 수 있다. 이러한 층은 또한, 예를 들어, 스퍼터링에 의해 형성될 수 있다. 다른 예시적인 구현예에서, UBM 구조를 형성하는 것은 스퍼터링에 의해 티타늄(Ti) 또는 티타늄-텅스텐(TiW)의 층을 형성하고, (ii) 스퍼터링에 의해 티타늄 또는 티타늄-텅스텐 층 상에 구리(Cu)의 층을 형성하고, (iii) 전해도금에 의해 구리층 상에 니켈(Ni)의 층을 형성하는 것을 포함할 수 있다. 그러나, UBM 구조 및/또는 UBM을 형성하기 위해 사용된 공정은 주어진 예시로 제한되는 것은 아님을 주지하여야 한다. 예를 들어, UBM 구조는 크롬/크롬-구리 합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐/구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu), 그 등가물 등의 다층으로 이루어진 구조를 포함할 수 있다. UBM 구조는 또한, 예를 들어, 알루미늄, 팔라듐, 금, 은, 그 합금 등을 포함할 수 있다.
블록 1010은 예를 들어, 제 1 도전층 및 캐리어 상에 제 1 유전층을 형성하는 것을 포함할 수 있다. 제 1 유전층은 예를 들어, 무기 유전 물질(예를 들어, Si3N4, SiO2, SiON, SiN, 산화물, 질화물, 그 조합, 그 등가물 등) 및/또는 유기 유전 물질(예를 들어, 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤조올사졸(PBO), 비스말레이미드 트라이진(BT), 몰딩 물질, 페놀릭 레진, 에폭시, 실리콘, 아크릴레이트 폴리머, 그 조합, 그 등가물 등)의 어떠한 다양한 유전 물질의 하나 이상을 포함할 수 있으나, 본 개시의 범위는 이에 한정되지 않는다.
블록 1010은 다양한 공정(예를 들어, 스핀 코팅, 스프레이 코팅, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 저압 화학적 기상 증착(LPCVD), 플라즈마 향상 화학적 기상 증착(PECVD), 플라즈마 기상 증착(PVD), 시트 라미네이션, 증착 등)의 어느 하나 이상을 이용한 제 1 유전층을 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 그에 제한되지 않는다.
제 1 유전층은 제 1 유전층을 통해 제 1 도전층(또는 그 일부)를 노출시키는 오프닝(또는 개구 또는 비아)를 포함할 수 있다. 이러한 오프닝은 제 1 유전층의 증착하는 동안 형성(예를 들어, 마스킹, 선택적 프린팅 등)될 수 있다. 또한 이러한 오프닝은 제 1 유전층을 형성한 이후 형성(예를 들어, 기계적 연마, 레이저 연마, 화학적 에칭 또는 용해 등에 의해)될 수 있다.
제 1 도전층 및/또는 제 1 유전층은 몇 번이고 반복될 수 있다. 예를 들어, 블록 1010은 어떠한 수의 도전 및 유전층도 포함하는 다층의 신호 배선 구조를 형성하는 것을 포함할 수 있다.
예시적인 구현예에서, 블록 1010은 하나 이상의 전자 컴포넌트들이 그에 부착되거나(예를 들어, 블록 1030), 및/또는 하나 이상의 도전성 필러가 그에 부착(또는 그에 형성)(예를 들어, 블록 1020)되기 위한 인터커넥션 패드로서 최종 도전층을 구성하는 것을 포함할 수 있다.
도 2a는 블록 1010의 다양항 양태의 예시적인 도시를 제공한다. 예시적인 구현예 200A(또는 어셈블리, 서브-어셈블리, 패키지 등)은 캐리어(10) 상의 서브스트레이트(110)를 포함한다. 예시적인 서브스트레이트(110)는 서브스트레이트 인터커넥션 랜드(112), 신호 분배를 위한 도전성 층(예를 들어, 트레이스, 도전성 비아 등)(113) 및 서브스트레이트 인터커넥션 패드(114)를 포함한다. 예시적인 서브스트레이트(110)는 또한 다수의 도전성층의 사이 및 주변에 다수의 유전층(111)을 포함한다.
전반적으로, 블록 1010은 서브스트레이트를 제공하는 것을 포함한다. 따라서, 본 개시의 범위는 어떠한 특정 타입의 서브스트레이트의 특징 또는 서브스트레이트를 제공하는 어떠한 특정 방식에 의해 제한되어서는 안 된다.
예시적인 방법 1000은 블록 1020에서, 하나 이상의 도전성 필러를 형성하는 것을 포함한다. 블록 1020은 어떠한 다양한 방식에서 도전성 필러(또는 포스트)를 형성하는 것을 포함하고, 그 비제한적인 예시가 여기서 제공된다.
블록 1020은 예를 들어, 서브스트레이트 인터커넥션 패드(예를 들어, 블록 1010에서 형성된 것처럼) 또는 다른 도전층 영역 상에 도전성 필러를 형성하는 것을 포함한다. 여기서 논의되는 것처럼, 서브스트레이트 인터커넥션 패드는 예를 들어, 다양한 도전성 물질(예를 들어, 구리, 알루미늄, 은, 금, 니켈, 그 합금 등)의 어느 것을 포함할 수 있다. 서브스트레이트 인터커넥션 패드는 예를 들어, 서브스트레이트의 유전층(예를 들어, 상부 유전층)에서 개구를 통해 노출될 수 있다. 유전층은 예를 들어, 서브스트레이트 인터커넥션 패드의 측면 및/또는 인터커넥션 패드의 상면의 외주(outer perimeter)를 커버할 수 있다.
예시적인 구현예에서, 블록 1020(또는 블록 1010)은 예를 들어, 유전층에서 유전층의 상부 및/또는 개구를 통해 노출된 패드의 영역의 상부에 UBM 시드를 형성하는 것을 포함할 수 있다. 여기서 논의된 것처럼, UBM 시드층은 예를 들어, 다양한 도전성 물질(예를 들어, 구리, 금, 은, 금속 등)의 어느 것을 포함할 수 있다. UBM 시드층은 다양한 방식(예를 들어, 스퍼터링, 무전해 도금, CVD, PVD, ALD 등)의 어느 것으로 형성될 수 있다.
블록 1020은 예를 들어, UBM 및/또는 도전성 필러(또는 다른 인터커넥션 구조)가 형성된 영역(또는 용적)을 정의하기 위해 UBM 시드층 상부에 마스크(또는 템플릿)을 형성하는 것을 포함할 수 있다. 예를 들어, 마스크는 포토레지스트(PR) 물질 또는 다른 물질을 포함할 수 있고, UBM 및/또는 도전성 필러가 형성되기 위한 영역 외의 다른 영역을 커버하기 위해 패턴될 수 있다. 블록 1020은 이후, 예를 들어, 마스크를 통해 노출된 UBM 시드층 상에 UBM층을 형성하는 것을 포함할 수 있다. 여기서 논의된 것처럼, UBM은 다양한 물질(예를 들어, 티타늄, 크롬, 알루미늄, 티타늄/텅스텐, 티타늄/니켈, 구리, 그 합금 등)의 어느 것을 포함할 수 있다. 블록 1020은 다양한 방식(예를 들어, 전해도금, 무전해도금, 스퍼터링, CVD, PVD, ALD 등)의 어느 것으로 UBM 시드층 상에 UBM을 형성하는 것을 포함할 수 있다.
계속된 예시적인 구현예에서, 블록 1020은 이후 예를 들어, UBM 상에 도전성 필러를 형성하는 것을 포함할 수 있다. 도전성 필러(또는 포스트)는 다양한 특징의 어느 것을 포함할 수 있다. 예를 들어, 도전성 필러는 실린더 형상, 타원기둥 형상, 직각 기둥 형상 등일 수 있다. 도전성 필러는 평평한 상단, 오목한 상단, 볼록한 상단, 그 조합 등을 포함할 수 있다. 도전성 필러는 예를 들어, 도전성층에 대해 여기서 언급된 물질의 어느 것을 포함할 수 있다. 예시적인 구현예에서, 도전성 필러는 구리(예를 들어, 순수 구리, 일부 불순물을 갖는 구리 등)를 포함할 수 있다. 예시적인 구현예에서, 블록 1020(또는 예시적인 방법 1000의 다른 블록)은 또한 도전성 필러 상에 솔더 캡(또는 돔(dome)) 또는 주석 도금층을 형성하는 것을 포함할 수 있다.
도전성 필러를 형성한 이후, 블록 1020은 마스크를 벗기거나 제거하는 것(예를 들어, 화학적 스트립(chemical stripping), 에싱 등)을 포함할 수 있다. 추가적으로, 블록 1020은 UBM 시드층의 적어도 일부(예를 들어, 도전성 필러에 의해 커버되지 않은 UBM 시드층의 적어도 일부)를 제거하는 것(예를 들어, 화학적 에칭 등에 의해)을 포함할 수 있다. 시드층의 에칭 동안, 적어도 UBM 시드층의 측부 가장자리 영역은 예를 들어 에칭될 수 있음이 주지되어야 한다. 이러한 에칭은 예를 들어, 도전성 필러 및/또는 UBM의 하부에서 언더컷을 유발할 수 있다.
여기서 논의된 것처럼, 예시적인 구성에서, 블록 1020은 도전성 필러가 서브스트레이트의 상부로 하나 이상의 전자 컴포넌트(예를 들어, 블록 1030에서 부착되기 위한)의 높이에 비해 더 낮은 높이를 갖도록 형성하는 것을 포함할 수 있다. 예를 들어, 블록 1020은 도전성 필러를 블록 1030에서 부착되는 하나 이상의 반도체 다이의 하측과 상측의 사이에 수직하게 있는 서브스트레이트의 상부로 높이를 갖도록 형성할 수 있다. 예시적인 시나리오에서, 블록 1020은 100um +/- 10um의 높이를 갖도록 도전성 필러를 형성하는 것을 포함할 수 있다. 다른 예시적인 시나리오에서, 블록 1020은 블록 1030에서 부착되는 반도체 다이(또는 다른 컴포넌트)의 상측의 높이에 비해 90% 이하의 높이를 갖도록 도전성 필러를 형성하는 것을 포함할 수 있다. 다른 예시적인 시나리오에서, 블록 1020은 블록 1030에서 부착되는 반도체 다이(또는 다른 컴포넌트)의 상측의 높이와 반도체 다이(또는 다른 컴포넌트)의 하측의 높이 사이의 높이를 갖도록 도전성 필러를 형성하는 것을 포함할 수 있다.
블록 1020은 블록 1030에서 하나 이상의 전자 컴포넌트가 부착되기 위한 서브스브트레이트의 영역의 주변을 따라 다수의 도전성 필러를 배열(또는 포지셔닝)하는 것을 포함할 수 있다. 예를 들어, 블록 1020은 이러한 영역의 양측을 따라, 이러한 영역의 4개의 측부를 따르는 등 도전성 필러를 형성하는 것을 포함할 수 있다.
예시적인 구현예에서, 블록 1010 및 1020의 다양한 영역은 조합될 수 있다. 예를 들어, 블록 1020에서 형성된 도전성 필러의 적어도 일부는 예를 들어, 서브스트레이트의 상측에서 패드 형성 동안 및/또는 다른 인터커넥션 구조의 형성 동안 블록 1010에서 형성될 수 있다.
여기서 제시된 예시들이 전반적으로 도전성 필러의 형성에 관한 것이지만, 인터커넥션 구조의 다양한 어느 것도 형성될 수 있다. 유사하게, 여기서 제시된 예시들은 도전성 필러를 도금하는 것에 관한 것이지만, 다양한 형성 공정의 어느 것이나 사용될 수 있다. 예를 들어, 블록 1020은 도전성 필러를 도금함에 의해 도전성 필러를 형성하고, 와이어(와이어 본딩 와이어)를 서브스트레이트에 본딩하고 와이어를 서브스트레이트의 상부로 원하는 높이에서 컷팅(또는 브레이킹)하는 것 등을 포함할 수 있다. 추가적으로, 블록 1020은 여기서 개시된 도전층 형성 기술의 어느 것을 사용하여 도전성 필러를 형성하는 것을 포함할 수 있다.
블록 1020의 다양항 양태를 보여주는 예시적인 구현예 200A가 도 2a에 도시된다. 예시적인 구현예 200a(또는 어셈블리, 서브-어셈블리, 패키지 등)은 서브스트레이트(110)의 상측 상에 도전성 필러(120)를 포함한다.
전반적으로, 블록 1020은 하나 이상의 도전성 필러를 형성하는 것을 포함한다. 따라서, 본 개시의 범위는 도전성 필러의 어떠한 특정 타입 또는 도전성 필러(또는 다른 인터커넥션 구조)를 형성하는 어떤 특정 방식의 특징에 의해 제한되어서는 안 된다.
예시적인 방법 1000은, 블록 1030에서, 반도체 다이를 부착하는 것을 포함할 수 있다. 블록 1030은 하나 이상의 반도체 다이(및/또는 다른 전자 컴포넌트)를 다양한 방식의 어느 것으로 부착하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제공된다.
전반적으로 여기서 제시된 예시들은 하나 이상의 반도체 다이를 부착하는 것에 관한 것이지만, 어떠한 하나 이상의 다양한 전자 컴포넌트(예를 들어, 반도체 다이 대신 또는 이와 추가적으로)가 부착될 수 있다. 하나 이상의 전자 컴포넌트는 예를 들어, 반도체 다이를 포함할 수 있다. 이러한 반도체 다이는 예를 들어, 프로레서 다이, 마이크로프로세서, 코-프로세서(co-processor), 범용 프로세서, 응용 주문형 집적 회로(application-specific integrated circuit), 프로그램 가능 및/또는 이산 논리 디바이스(programmable and/or discrete logic device), 메모리 디바이스, 그 조합, 그 등가물 등을 포함할 수 있다. 하나 이상의 전자 컴포넌트는 또한, 예를 들어, 하나 이상의 수동 전자 디바이스(예를 들어, 레지스터, 커패시터, 인덕터 등)을 포함할 수 있다.
블록 1030은 다양한 타입의 인터커넥션 구조(예를 들어, 도전성 볼 또는 범프, 솔더 볼 또는 범프, 금속 포스트 또는 필러, 구리 포스트 또는 필러, 솔더-캡 포스트 또는 필러, 솔더 페이스트, 도전성 접착제 등)의 어느 것을 이용하여 서브스트레이트에 반도체 다이를 부착(또는 실장)하는 것을 포함할 수 있다. 블록 1030은 다양한 본딩 기술(예를 들어, 열압착 본딩, 매스 리플로우, 접착제 부착 등)의 어느 것을 이용하여 서브스트레이트에 전자 컴포넌트를 실장하는 것을 포함할 수 있다. 예시적인 구현예에서, 블록 1030은 서브스트레이트의 각 서브스트레이트 본드 패드에 반도체 다이의 다이 본드 패드를 전기적으로 연결하기 위해 도전성 범프를 사용하는 것을 포함할 수 있다. 이러한 다이 본드 패드는 예를 들어, 반도체 다이 상의 유전층(또는 패시배이션층)에서 각 오프닝(또는 개구)를 통해 노출될 수 있다.
블록 1030은 또한 예를 들어, 실장된 반도체 다이와 서브스트레이트의 사이에 언더필을 형성하는 것을 포함할 수 있다. 언더필은 예를 들어, 에폭시, 열가소성 플라스틱 물질, 열경화성 물질, 폴리이미드, 폴리우레탄, 폴리머 물질, 충전 에폭시, 충전 열가소성 플라스틱 물질, 충전 열경화성 물질, 충전 폴리이미드, 충전 폴리우레탄, 충전 폴리머 물질, 플럭싱 언더필, 그 등가물의 다양한 타입의 물질의 어느 것을 포함할 수 있으나, 이에 제한되지 않는다. 언더필은 다양한 방식(예를 들어, 캐필러리 언더필, 액체 또는 페이스트 또는 예비성형 시트(preformed sheet)의 사전 적용된 언더필, 몰드된 언더필 등)의 어느 것으로도 형성될 수 있다. 이러한 언더필은 다양한 특징(예를 들어, 캐필러리 언더필, 사전 적용된 언더필, 몰드된 언더필 등)의 어느 것도 포함할 수 있다. 다양한 대안적인 예시적인 구현예에서, 이러한 언더필은 블록 1030에서 형성되지 않음(예를 들어, 전혀 형성되지 않고, 이후 공정 단계에서 형성되는 등)을 주지하여야 한다.
블록 1030의 다양한 양태를 보여주는 예시적인 구현예 200B가 도 2b에 도시된다. 예시적인 구현예 200B(또는 어셈블리, 서브-어셈블리, 패키지 등)은 서브스트레이트(110), 서브스트레이트 인터커넥션 패드(114), 반도체 다이(130), 다이 인터커넥션 패드(131), 인터커넥션 구조(132) 및 언더필(140)을 포함한다.
예시적인 반도체 다이(130)는 서브스트레이트(110)의 상측에 실장된다. 예를 들어, 반도체 다이(130)의 각각의 다이 인터커넥션 패드(131)(또는 랜드, 트레이트, 패턴 등)는 각 인터커넥션 구조(132)(예를 들어, 도전성 범프 또는 볼, 솔더 범프 또는 볼, 도전성 포스트 또는 필러, 구리 포스트 또는 필러 등)와 함께 서브스트레이트(110)의 각 서브스트레이트 인터커넥션 패드(114)에 연결된다. 인터커넥션 구조(132)는 예를 들어, 서브스트레이트(110)에 대해 반도체 다이(130)를 전기적으로 및 기계적으로 연결한다. 대안적인 구현예에서, 다이(130)의 후면(back side)은 서브스트레이트(110)에 대해 본딩될 수 있고, 그 전면 패드(front side pads)는 본드 와이어로 서브스트레이트 인터커넥션 패드(114)에 대해 연결될 수 있음을 주지하여야 한다.
언더필(114)은 반도체 다이(130)와 반도체 다이(130)에 인접하고 이에 의해 커버되는 서브스트레이트(110의 영역의 사이의 용적을 채운다. 언더필(140)은 서브스트레이트(110)와 반도체 다이(130) 사이의 물리적/기계적 결합력을 향상시키고, 예를 들어, 서브스트레이트(110)와 반도체 다이(130) 사이의 열 팽창 계수의 차이에 의해 적용되는 스트레스에 의해(예를 들어, 공정 동안, 소비자 전자 제품의 최종 사용 동안 등) 서브스트레이트(110)와 반도체 다이(130)가 서로 분리되는 것을 방지한다.
서브스트레이트(110)의 상측의 상부로 예시적인 반도체 다이(130)의 상측의 높이는 예시적인 도전성 필러(120)의 상측의 높이에 비해 높다. 서브스트레이트(110)의 상측의 상부로 예시적인 도전성 필러(120)의 상측의 높이는 예시적인 반도체 다이(130)의 하측의 높이에 비해 높다.
전반적으로, 블록 1030은 서브스트레이트에 하나 이상의 반도체 다이(및/또는 다른 전자 컴포넌트)를 부착(또는 실장)하는 것을 포함할 수 있다. 따라서, 이러한 개시의 범위는 어떠한 특정 전자 소자 또는 전자 소자를 부착(또는 실장)하는 어떠한 특정 방식의 특징에 의해 제한되어서는 안된다.
예시적인 방법 1000은, 블록 1040에서, 상부 패키지를 부탁하는 것을 포함한다. 블록 1040은 다양한 방식의 어느 것으로 상부 패키지를 접착(또는 스택)하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제공된다.
상부 패키지는 예를 들어, 미리 형성된 패키지(예를 들어, 반도체 패키지 등)를 포함할 수 있다. 이러한 미리 형성된 패키지는 예를 들어, 상부 패키지 서브스트레이트(및/또는 신호 분배 구조), 상부 패키지 서브스트레이트에 실장된 상부 패키지 반도체 다이, 및 상부 패키지 인캡슐런트(또는 인캡슐레이션 물질)을 포함할 수 있다. 반도체 패키지 서브스트레이트는 예를 들어, 여기서 논의된 어떠한 서브스트레이트의 특징도 포함할 수 있다. 상부 패키지 인캡슐런트는 예를 들어, 상부 패키지 서브스트레이트, 상부 패키지 반도체 다이의 측부 및 상측을 인캡슐레이션할 수 있다. 상부 패키지 인캡슐런트는 또한 예를 들어, 상부 패키지 다이를 상부 패키지 서브스트레이트에 결합시키는 인터커넥션 구조(예를 들어, 와이어, 범프, 볼 필러 등)를 인캡슐레이션할 수 있다. 상부 패키지 인캡슐런트는 또한 예를 들어, 상부 패키지 서브스트레이트의 측부를 커버할 수 있다. 예시적인 구현예에서, 상부 패키지는 상부 패키지 반도체 다이와 상부 패키지 서브스트레이트 사이의 접착층을 포함할 수 있다.
상부 패키지는 예를 들어, 블록 1030에서 부착된 반도체 다이에 비해 더 큰 면적(footprint)을 가질 수 있다. 상부 패키지는 예를 들어, 블록 1010에서 제공된 서브스트레이트에 비해 더 작은 면적을 가질 수 있다. 예를 들어, 상부 패키지는 블록 1020에서 형성된 도전성 필러와 블록 1030에서 부착된 반도체 다이를 커버하기에 충분하게 큰 서브스트레이트의 면적을 커버할 수 있다.
블록 1040은 예를 들어, 반도체 다이의 상측(또는 표면) 상에 접착층(또는 접착 부재)를 형성하고, 그에 상부 패키지를 부착하는 것을 포함할 수 있다. 접착층은 예를 들어, 반도체 다이의 상측에 접착된 하측, 상부 반도체 서브스트레이트의 하측에 접착된 상측을 포함할 수 있다. 접착층은 예를 들어, 반도체 다이의 전체 상측을 커버할 수 있다. 예를 들어, 접착층은 반도체 다이의 상측의 정확한 형상으로 형성될 수 있고 또는 예를 들어 반도체 다이의 상측의 주변 가장자리를 오버행(overhang)하도록 반도체 다이의 상측에 비해 넓을 수 있는 반면, 상부 패키지(또는 그 서브스트레이트)의 외측 주변으로 연장되지 않을 수 있다.
접착층은 예를 들어, 통상적인 언더필층에 비해 더 얇을 수 있다. 예를 들어, 예시적인 구현예에서, 접착층은 30um의 두께 +/- 10%일 수 있다. 접착층은 예를 들어, 반도체 다이와 서브스트레이트 사이의 언더필층의 두께에 1/2 미만이거나 1/4 미만일 수 있다.
접착층은 다양한 특성의 어느 것을 포함할 수 있다. 접착층은 예를 들어, 접착성 페이스트 또는 액체, 미리 형성된 시트 또는 필름 등을 포함할 수 있다. 도전층은 예를 들어, 열 도전성 물질(예를 들어, 열 전달을 향상시키기 위해서 등) 및/또는 전기적 전도성 물질(예를 들어, 그라운드 신호와 같은 기준 전압을 제공하기 위해서 등)을 포함할 수 있다. 또한, 예를 들어, 접착층은 유전 물질을 포함할 수 있다. 접착층을 예를 들어, 언더필과 일반적으로 관련된 물질과 다른 물질을 포함할 수 있다.
예를 들어, 예시적인 구현예에서, 접착층을 통한 어떠한 도전성 경로도 없을 수 있다. 이러한 예시적인 구현예에서, 상부 패키지는 블록 1020에서 도전성 필러를 통해 서브스트레이트에 단지 전기적으로 연결될 수 있다.
상부 패키지는 예를 들어, 상부 패키지 서브스트레이트(또는 신호 분배 구조)의 하측 상의 인터커넥션 구조(예를 들어, 도전성 범프 또는 볼, 솔더 범프 또는 볼, 도전성 필러 또는 포스트, 구리 필러 또는 포스트, 솔더 캡 필러 또는 포스트 등)을 포함할 수 있다. 이러한 인터커넥션 구조의 각각은 블록 1020에서 형성된 도전성 필러의 각 하나에 정렬되고 연결될 수 있다. 상부 패키지가 부착된 때, 이러한 인터커넥션 구조의 각각의 하단은 여기서 논의된 것처럼 반도체 다이의 상측에 비해 더 낮은 높이를 가질 수 있는 블록 1020에서 형성된 도전성 필러의 각 하나의 각 상단에 접촉하고 본딩될 수 있다. 따라서, 이러한 인터커넥션 구조의 각각의 하단은 반도체 다이의 상측의 레벨보다 아래 및/또는 반도체 다이의 하측의 레벨보다 위일 수 있다.
상부 패키지 서브스트레이트의 인터커넥션 구조는 예를 들어, 인터커넥션 구조를 리플로우함에 의해 블록 1020에서 형성된 도전성 필러에 결합될 수 있다. 예시적인 방법 1000에서 여기서, 도전성 필러의 상부에서 인터커넥션 구조의 형상이 리플로우(예를 들어, 블록 1050에서 형성된 이러한 인캡슐레이션과 같은)하는 것을 방지하기 위해 도전성 필러 및/또는 인터커넥션 구조의 주변에 인캡슐레이션 물질이 없을 수 있다. 다양한 다른 예시적인 구현예에서, 인터커넥션 구조는 도전성 접착제, 리플로우 없이 직접적인 금속 대 금속 본딩 등을 사용하여 도전성 필러에 결합될 수 있다.
인터커넥션 구조는 대안적으로 상부 패키지 서브스트레이트에 접착되기 전에 도전성 필러 상에 형성될 수 있다. 또한, 예를 들어, 인터커넥션 구조는 상부 패키지의 부착에 앞서 도전성 필러와 상부 패키지 서브스트레이트 상에 형성될 수 있다.
블록 1040의 다양한 양태를 도시하는 예시적인 구현예 200C가 도 2c에서 도시된다. 예시적인 구현예 200C(또는 어셈블리, 서브-어셈블리, 패키지 등)은 상부 반도체 패키지 170를 포함한다. 예시적인 상부 반도체 패키지 170는 차례로 유전층(또는 절연층)(171a), 유전층(171a)에서 각 개구를 통해 노출된 랜드(또는 그 다수)(171b), 서브스트레이트 본드 패드(171d), 랜드(171b)를 서브스트레이트 본드 패드(171d)에 전기적으로 연결하는 도전층(171c)을 포함하는 상부 패키지 서브스트레이트 171를 포함한다.
예시적인 상부 반도체 패키지(170)는 또한 그 하측(예를 들어, 후면, 비활성면 등)이 상부 패키지 접착층(172a)와 상부 패키지 서브스트레이트(171)의 상측에 결합되는 상부 패키지 다이(172)를 포함한다. 상부 패키지 다이(172)의 상측 상의 다이 본드 패드는 각 와이어 본드에 의해 각 서브스트레이트 본드 패드(171d)에 전기적으로 결합될 수 있다. 대안적인 구성에서, 상부 패키지 다이(172)는 플립칩 기술을 이용하여 상부 패키지 서브스트레이트(171)에 결합될 수 있음을 주지하여야 한다. 이러한 대안적인 구성에서, 접착층(172a)은 상부 패키지 다이(172)를 상부 패키지 서브스트레이트(171)에 접착시키는 도전성 범프를 둘러싸는 언더필 물질을 포함할 수 있다.
예시적인 상부 반도체 패키지(170)는 또한 상부 패키지 서브스트레이트(171)의 상측을 커버하는 상부 패키지 인캡슐런트(173)(또는 인캡슐레이션 물질)을 포함한다. 예시적인 구현예 200C에서, 상부 패키지 인캡슐런트(173)는 상측, 상부 패키지 서브스트레이트(171)를 커버하는 하측, 상측 및 하측의 사이의 측부를 갖는다. 상부 패키지 인캡슐런트(173)의 측부는 예를 들어, 상부 패키지 서브스트레이트(171)의 각 측부와 동일평면일 수 있다. 대안적인 구현예에서, 상부 패키지 인캡슐런트(173)는 상부 패키지 서브스트레이트(171)의 측부를 커버할 수 있다.
전반적으로, 블록 1040은 상부 패키지를 부착하는 것을 포함한다. 따라서, 본 개시의 범위는 전자 패키지(예를 들어, 반도체 패키지 등)의 어떠한 특정 타입 또는 전자 패키지(예를 들어, 반도체 패키지 등)을 부착하는 어떠한 특정 방법의 특징에 의해 제한되어서는 안 된다.
예시적인 방법 1000은 블록 1050에서, 인캡슐레이션 하는 것을 포함한다. 블록 1050은 어떠한 다양한 방법에서 인캡슐레이션을 수행하는 것을 포함할 수 있고, 그 비제한적인 예시가 여기서 제공된다.
인캡슐레이션 물질(또는 인캡슐런트)는 예를 들어, 블록 1010에서 제공된 서브스트레이트, 블록 1020에서 형성된 도전성 필러, 블록 1030에서 부착된 반도체 다이, 블록 1040에서 형성된 접착층 및/또는 블록 1040에서 부착된 상부 패키지의 어느 것 또는 전체를 커버할 수 있다. 예를 들어, 인캡슐레이션 물질은 블록 1010에서 제공된 서브스트레이트의 상측을 커버할 수 있고, 또한 이러한 서브스트레이트의 측부를 커버할 필요가 없을 수 있다. 또한, 예를 들어, 인캡슐레이션 물질은 블록 1020에서 형성된 도전성 필러의 측부를 커버할 수 있다. 추가적으로 예를 들어, 인캡슐레이션 물질은 블록 1030에서 부착된 반도체 다이의 측부의 전체 또는 일부를 커버할 수 있다. 언더필이 반도체 다이와 서브스트레이트의 사이에 있는 예시적인 시나리오에서, 인캡슐레이션 물질은 이러한 언더필의 측부를 커버할 수 있다. 대안적으로, 인캡슐레이션 물질은 반도체 다이와 서브스트레이트의 사이를 언더필할 수 있다. 또한 예를 들어, 인캡슐레이션 물질은 블록 1040에서 형성된 접착층의 측부를 커버할 수 있다. 접착층이 반도체 다이보다 큰 예시적인 구현예에서, 인캡슐레이션 물질은 또한 접착층의 하면의 일부(예를 들어, 반도체 다이의 상측에 의해 이미 커버되지 않은 영역)를 커버할 수 있다.
인캡슐레이션 물질은 또한, 예를 들어, 상부 패키지의 다양한 영역을 커버할 수 있다. 예를 들어, 인캡슐레이션 물질은 도전성 필러에 부착된 인터커넥션 구조의 측부를 감쌀 수 있다. 또한 예를 들어, 인캡슐레이션 물질은 상부 패키지 서브스트레이트의 하측을 커버할 수 있다. 추가적으로 예를 들어, 인캡슐레이션 물질은 상부 패키지 서브스트레이트와 상부 패키지 인캡슐런트의 측부를 커버할 수 있다. 예시적인 구현예에서, 인캡슐레이션 물질은 상부 패키지(또는 그 인캡슐런트)의 상측을 커버되지 않도록 남길 수 있다.
인캡슐레이션 물질은 예를 들어, 상부 패키지(예를 들어, 상부 패키지 인캡슐런트의 상측(또는 표면)과 동일 평면인 상면을 포함할 수 있다. 인캡슐레이션 물질은 또한 예를 들어, 서브스트레이트의 측부와 동일 평면인 측부면을 포함할 수 있다. 인캡슐레이션 물질은 추가적으로, 예를 들어, 서브트레이트의 상면 상에(또는 직접적으로 상부에) 있고 이러한 상면과 나란한 전체적으로 평평한 하면을 포함할 수 있다.
인캡슐레이션 물질은 또한, 예를 들어, 상부 패키지 인캡슐런트 및 상부 패키지 서브스트레이트의 측부 상에(또는 직접 상에) 있는 평평한 내면을 포함할 수 있다. 인캡슐레이션 물질은 추가적으로, 예를 들어, 상부 패키지 서브스트레이트의 하측의 상에(또는 직접적으로 상부에) 있는 평평한 내면을 포함할 수 있고, 이것은 상부 패키지의 하측의 일부가 접착되는 접착층의 상면과 동일 평면이다.
인캡슐레이션 물질은 다양한 인캡슐레이션 또는 몰딩 물질(예를 들어, 레진, 실리콘 레진, 에폭시 레진, 폴리머, 폴리머 복합 물질(예를 들어, 필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트, 필러를 갖는 폴리머 등), 여기서 제시되는 어느 유전 물질) 등의 어느 것을 포함할 수 있다. 인캡슐런트는 다양한 방법(예를 들어, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 성형(liquid encapsulant molding), 진공 라미네이션, 페이스트 프린팅, 필름 어시스트 몰딩 등)의 어느 것으로 형성될 수 있다. 인캡슐런트는 상부 패키지 인캡슐런트와 동일한 인캡슐레이션 물질을 포함할 수 있고, 또는 다른 인캡슐레이션 물질을 포함할 수 있음을 주지하여야 한다. 인캡슐레이션 물질은 예를 들어, 하나의 연속적이고 단일한 물질(예를 들어, 단일 몰딩 단계에서 형성됨)을 포함할 수 있다.
예시적인 구현예에서, 인캡슐레이션이 수행된 이후, 캐리어(예를 들어, 블록 1010에서 서브스트레이트가 그 상부에 제공(또는 형성)된)가 제거될 수 있다. 이러한 제거는 예를 들어 캐리어의 특성에 종속하여, 다양한 방법의 어느 것으로 수행될 수 있다. 예를 들어, 캐리어가 실리콘(예를 들어, 실리콘 웨이퍼 등)인 예시적인 구현예에서, 캐리어는 그라인딩 공정을 이용하여 제거될 수 있다. 또한 예를 들어, 캐리어가 글래스(또는 금속) 플레이트인 예시적인 구현예에서, 캐리어는 캐리어와 서브스트레이트의 사이의 접착 본딩을 깨트림(예를 들어, 열 박리성 접착제(thermally releasable adhesive)를 가열, 광 박리성 접착제(light-releasable adhesive)에 광 또는 다른 에너지를 인가, 화학적 박리성 접착제(chemically releasable adhesive)에 화학물질을 가함)에 의해 제거될 수 있다.
블록 1050의 다양한 양태를 도시하는 예시적인 구현예 200D가 도 2d에 도시된다. 예시적인 구현예 200D(또는 어셈블리, 서브-어셈블리, 패키지 등)은 인캡슐레이션 물질(180)를 포함한다.
예시적인 인캡슐레이션 물질(180)은 블록 110에서 제공된 서브스트레이트의 상측을 커버한다. 또한 예를 들어, 예시적인 인캡슐레이션 물질(180)은 도전성 필러(120) 및 인터커넥션 구조(160)의 측면을 커버한다. 추가적으로, 예시적인 인캡슐레이션 물질(180)은 반도체 다이(130)의 측부의 적어도 일부(예를 들어, 언더필(140)에 의해 커버되지 않은 그 일부)를 커버한다. 대안적인 구현예에서, 인캡슐레이션 물질(180)은 반도체 다이(130)와 서브스트레이트(110)의 사이를 언더필(예를 들어, 언더필(140)을 대신해서)할 수 있음을 주지하여야 한다. 예시적인 인캡슐레이션 물질(180)은 접착층(150)의 측부를 역시 커버할 수 있다. 예시적인 인캡슐레이션 물질(180)은 따라서 접착층(150)의 하면의 주변 영역(예를 들어, 반도체 다이(130)의 상측에 의해 이미 커버되지 않은 영역)을 커버할 수 있다. 그러나, 접착층(150)은 예를 들어, 반도체 다이(130)의 측부와 동일 평면인 측부를 갖는 것처럼, 반도체 다이(130)의 상측과 정확하게 매칭될 수 있다.
예시적인 인캡슐레이션 물질(180)은 또한 상부 반도체 패키지(170)의 다양한 영역을 커버할 수 있다. 예를 들어, 인캡슐레이션 물질(180)은 도전성 필러(120)에 부착된 인터커넥션 구조(160)의 측부를 감쌀 수 있다. 또한 예를 들어, 예시적인 인캡슐레이션 물질(180)은 상부 패키지 서브스트레이트(171)의 하측을 커버할 수 있다. 추가적으로 예를 들어, 예시적인 인캡슐레이션 물질(180)은 상부 패키지 서브스트레이트(171) 및 상부 패키지 인캡슐런트(173)의 측부를 커바할 수 있다. 예시적인 구현예에서, 예시적인 인캡슐런트(180)는 상부 반도체 패키지(170)(또는 그 인캡슐런트(173))를 커버되지 않도록 남겨둘 수 있다.
예시적인 인캡슐레이션 물질(180)은 상부 반도체 패키지(170)의 상측(또는 표면) (예를 들어, 상부 패키지 인캡슐런트의 상측)과 동일 평면인 상측(또는 표면)을 갖는다. 예시적인 인캡슐레이션 물질(180)은 또한, 예를 들어, 서브스트레이트(110)의 측부와 동일 평면인 측부를 포함한다. 예시적인 인캡슐레이션 물질(180)은 추가적으로 서브스트레이트(110)의 상측 상에(또는 직접적으로 상부에) 있고 이러한 상측에 평행한 전반적으로 평탄한 하면을 포함한다.
예시적인 인캡슐레이션 물질(180)은 또한 예를 들어, 상부 패키지 인캡슐런트(173)과 상부 패키지 서브스트레이트(171)의 측부 상에(또는 직접적으로 상부에) 있고, 이러한 측부와 평행한 내면을 포함한다. 예시적인 인캡슐레이션 물질(180)은 추가적으로, 예를 들어, 상부 패키지 서브스트레이트(171)의 하측 상에(또는 직접적으로 상부에) 있는 내면을 포함하고, 이것은 상부 패키지 서브스트레이트(171)의 하측의 일부가 부착되는 접착층(150)의 상면과 동일 평면이다.
추가적으로, 예시적인 구현예 200D를 예시적인 구현예 200E와 비교할 때, 캐리어(10)는 서브스트레이트(110)로부터 제거된다.
전반적으로, 블록 1050은 인캡슐레이션을 포함한다. 따라서, 본 개시의 범위는 인캡슐레이션 물질의 어떤 특정 타입의 특징에 의해 또는 인캡슐레이션을 수행하는 특정 방식에 의해 제한되어서는 안된다.
예시적인 방법 1000은, 블록 1060에서, 인터커넥션 구조를 형성하는 것을 포함한다. 블록 1060은 다양한 방법의 어느 것에서 인터커넥션 구조를 형성하는 것을 포함하며, 비제한적인 예시가 여기서 제공된다.
인터커넥션 구조는 다양한 인터커넥션 구조의 어느 것의 특징도 포함할 수 있다. 예를 들어, 인터커넥션 구조는 도전성 볼 또는 범프(예를 들어, 솔더 볼 또는 범프), 금속 필러 또는 포스트(예를 들어, 구리 필러 또는 포스트) 등을 포함할 수 있다. 인터커넥션 구조는 예를 들어, 금속, 도전성 접착제 또는 에폭시 등을 포함할 수 있다. 인터커넥션 구조는 예를 들어, 다양한 금속(예를 들어, 구리, 알루미늄, 니켈, 철, 은, 금, 티타늄, 크롬, 텅스텐, 주석, 납, 그 조합, 그 합금, 그 등가물 등)의 어느 것도 포함할 수 있으나, 본 개시의 범위는 이에 제한되지 않는다.
인터커넥션 구조는 다양한 방식의 어느 것에서 배열(또는 구성)될 수 있다. 예를 들어, 인터커넥션 구조는 볼 그리드 어레이(BGA), 랜드 그리드 어레이(LGA) 구성(예를 들어, 도전성 볼이 없는) 등으로 배열될 수 있다. 인터커넥션 구조는 예를 들어, 반도체 다이의 면적의 외부인 둘레 패턴에서 배열될 수 있다. 또한, 예를 들어, 인터커넥션 구조는 인터커넥션 구조의 적어도 일부가 반도체 다이의 면적 내에 있는 매트릭스 패턴에서 배열될 수 있다.
블록 1060은 다양한 방법(예를 들어, 볼 드롭핑, 페이스트 및 리플로우, 도금, 프린팅 및 리플로우, 프린팅 및 큐어링 등)의 어느 것으로 인터커넥션 구조를 형성하는 것을 포함할 수 있으나, 본 개시의 범위는 이에 제한되지 않는다. 예를 들어, 블록 1060은 블록 1010에서 제공된 서브스트레이트의 랜드(또는 패드, 트레이스, 패턴 등) 상에 인터커넥션 구조를 형성하는 것을 포함할 수 있다.
블록 1060의 다양한 양태를 도시하는 예시적인 구현예 200E가 도 2E에 도시된다. 예시적인 구현예 200E(또는 어셈블리, 서브-어셈블리, 패키지 등)은 서브스트레이트(110)의 랜드(112) 상에 인터커넥션 구조(190)를 포함한다. 여기서 논의된 것처럼, 이러한 랜드(112)는 서브스트레이트(110)의 도전층과 동일한 물질을 포함할 수 있고, 이러한 랜드(112)는 다양한 언더 범프 금속 등의 어느 것을 포함할 수 있다. 예시적인 방법 1000 블록 1010-1060으로부터 결과한 예시적인 전자 디바이스는 예를 들어, 도 2E에서 도시된 전자 디바이스(100)일 수 있다.
전반적으로, 블록 1060은 인터커넥션 구조를 형성하는 것을 포함한다. 따라서, 본 개시의 범위는 인캡슐레이션 물질의 특정 타입의 특성에 의해 또는 인캡슐레이션을 수행하는 어떠한 특정 방법에 의해 제한되어서는 안된다.
예시적인 1000은 블록 1095에서, 제조(또는 공정)를 계속하는 것을 포함한다. 블록 1095는 다양한 방법의 어느 것으로 방법(또는 공정)을 계속하는 것을 포함할 수 있고, 비제한적인 예시가 여기서 제공된다.
예를 들어, 블록 1095는 다양한 추가적인 공정 스텝의 어느 것을 수행하는 것을 포함할 수 있다. 예를 들어, 블록 1095는 예를 들어, 이러한 디바이스의 웨이퍼 또는 패널로부터 전자 디바이스를 싱귤레이션하고, 모듈 서브스트레이트 또는 마더보드에 전자 디바이스를 실장하고, 추가적인 전자 컴포넌트를 실장하고, 추가적인 디바이스 인터커넥션 구조를 부착하고, 추가적인 인캡슐레이션, 커버링, 통상의 패키징, 테스팅, 마킹, 운송 등을 수행하는 것과 같은 추가적인 전자 디바이스 처리 공정을 수행하는 것을 포함할 수 있다. 또한 예를 들어, 블록 1095는 예시적인 방법 1000의 어떠한 이전의 블록(또는 그 일부)에 대해 예시적인 방법 1000의 실행 흐름을 지시하는 것을 포함할 수 있다. 추가적으로 예를 들어, 블록 1095는 여기서 개시된 어떠한 다른 방법 단계에 대해 예시적인 방법 1000의 실행 흐름을 지시하는 것을 포함할 수 있다. 또한 예를 들어, 블록 1095는 어떠한 방법, 또는 그 일부에 대해 예시적인 방법 1000의 실행 흐름을 지시하는 것을 포함할 수 있다.
전반적으로, 블록 1095는 전자 디바이스의 제조(또는 처리)를 연속하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 특정 방식이나 연속된 제조(또는 처리)의 타입의 특징에 의해 제한되어서는 안된다.
예시적인 방법 1000이 단지 도시적인 목적을 위해서 제약의 방법이 아니도록 여기서 제시된다. 예를 들어, 여기서 언급한 것처럼, 블록(또는 그 일부)의 차원은 본 개시의 범위를 벗어남이 없이 변경될 수 있다. 또한 예를 들어, 다양한 블록(또는 그 일부)는 본 개시의 범위를 벗어남이 없이 삭제되거나 추가될 수 있다.
예를 들어, 다양한 예시적인 구현예에서 예시적인 방법 1000의 블록 1030을 참조하여 여기서 논의된 것처럼, 실장된 반도체 다이와 서브스트레이트의 사이의 언더필은 설령 그렇다 해도 블록 1030에서 형성될 필요가 없다. 이러한 시나리오에서, 예를 들어, 인캡슐레이션 공정의 일부로서 언더필은 블록 1050의 부분으로서 대신 형성될 수 있다.
블록 1060의 다양항 양태를 도시하는 예시적인 구현예 300이 도 3에서 도시된다. 예시적인 구현예 300은 예를 들어, 여기서 제시된 다른 예시적 구현예의 어느 것과도 어떠한 또는 전체 특징을 공유할 수 있다. 예를 들어, 예시적인 구현예 300은 도 2a-2e의 예시적인 구현예 200A-200E와 어떠한 또는 전체 특징을 공유할 수 있다.
예시적인 구현예 300(또는 어셈블리, 서브-어셈블리, 패키지 등)은 예를 들어, 여기서 논의된 인캡슐레이션 물질(180)의 어떠한 또는 모든 특징을 공유할 수 있는 인캡슐레이션 물질(280)을 포함할 수 있다. 도 2e에서 도시된 예시적인 구현예 200E에 비교하여, 예시적인 구현예(300)의 예시적인 인캡슐레이션 물질(280)은 예를 들어 예시적인 구현예(200E)의 개별적인 언더필(140)의 대신, 반도체 다이(130)와 서브스트레이트(110)의 사이를 언더필한다. 인캡슐레이션 물질(280)의 일부는 예를 들어, 몰딩된 언더필을 포함할 수 있다. 따라서, 예시적인 방법 1000 블록 1010-1060으로부터 결과한 예시적인 전자 디바이스는 예를 들어, 도 3에서 도시된 전자 디바이스(200)일 수 있다.
여기서의 논의는 전자 어셈블리 및 그 제조 방법의 다양한 부분을 도시한 예시적인 도면을 포함하였다. 도시의 명확성을 위해, 이러한 도면은 각 예시적인 어셈블리의 모든 양태를 도시하지 않았다. 여기서 제공된 예시적인 어셈블리 및/또는 방법은 여기서 제공된 어떠한 또는 모든 다른 어셈블리 및/또는 방법과 어떠한 또는 모든 특성을 공유할 수 있다. 예를 들어 그리고 제약없이, 도 1 및 2에 관하여 도시되고 논의된 예시적인 어셈블리 및/또는 방법의 어느 것, 또는 그 일부는 도 3에 관해 논의된 예시적인 어셈블리 및/또는 방법의 어느 것으로 포함될 수 있다. 반대로, 도 3에 관해 도시되고 논의된 어셈블리 및/또는 방법의 어느 것은 도 1 및 2에 관해 도시되고 논의된 어셈블리 및/또는 방법으로 포함될 수 있다.
요약하면, 본 개시의 다양한 양태는 전자 디바이스 및 전자 디바이스를 제조하는 방법을 제공한다. 제한없는 예시로서, 본 개시의 다양한 양태가 하부 서브스트레이트에 상부 전자 패키지를 부착하기 위해 접착층을 이용하는 것을 포함하고 및/또는 하부 서브스트레이트에 대해 상부 전자 패키지를 전기적으로 연결하기 위해 금속 필러를 이용하는 것을 포함하되, 금속 필러는 하부 서브스트레이트에 대한 상부로 하부 다이에 비해 더 낮은 높이를 갖는 전자 디바이스를 제조하는 다양한 방법 및 그에 의해 제조된 전자 디바이스를 제공한다. 앞의 사항이 특정 양태 및 예시를 참조하여 설명되었지만, 본 기술분야에서 통상의 지식을 가진 사람에 의해 본 개시의 범위를 벗어남이 없이 다양한 변경이 이루어지거나 등가물이 대체될 수 있음이 이해될 것이다. 또한, 그 범위를 벗어남이 없이 많은 변형들이 본 개시의 사상에 대해 특정 상황 또는 물질을 적용하기 위해 이루어질 수 있다. 따라서, 본 개시는 개시된 특정 예시에 제한되지 않고, 본 개시는 첨부되는 청구범위의 범위 내에 있는 모든 예시들을 포함할 것이 의도된다.

Claims (36)

  1. 서브스트레이트 상측, 서브스트레이트 하측, 서브스트레이트 상측과 하측의 사이의 서브스트레이트 측부를 포함하는 서브스트레이트;
    다이 상측, 다이 하측, 다이 상측과 하측의 사이의 다이 측부를 포함하고, 다이 하측은 서브스트레이트 상측에 결합된 반도체 다이;
    반도체 다이와 서브스트레이트의 사이에 있고, 서브스트레이트에 반도체 다이를 전기적으로 연결하는 제 1 도전성 인터커넥션 구조;
    접착층 상측, 접착층 하측 및 접착층 상측과 하측의 사이의 접착층 측부를 포함하고, 접착층 하측은 다이 상측에 부착되는 접착층;
    상부 패키지 상측, 상부 패키지 하측, 상부 패키지 상측과 하측의 사이의 상부 패키지 측부를 포함하고, 상부 패키지 하측은 접착층 상측에 부착되는 상부 반도체 패키지, 상부 반도체 패키지는
    상부 패키지 서브스트레이트; 및
    상부 패키지 서브스트레이트의 상측에 결합된 상부 패키지 반도체 다이;를 포함하고,
    적어도 서브스트레이트 상측, 상부 패키지 측부, 상부 패키지 서브스트레이트의 측부를 포함하는 상부 패키지 측부, 상부 패키지 서브스트레이트의 하측, 다이 측부, 및 접착층 측부를 커버하는 제 1 인캡슐레이션 물질, 제 1 인캡슐레이션 물질의 상면은 상부 패키지 반도체 다이의 상면보다 높고; 및
    상부 패키지 반도체 다이의 상측을 커버하는 상부 패키지 인캡슐레이션 물질을 포함하는 전자 디바이스.
  2. 제 1 항에 있어서,
    접착층은 다이 상측의 전체를 커버하는 전자 디바이스.
  3. 제 2 항에 있어서,
    제 1 인캡슐레이션 물질은 접착층 측부를 커버하고, 접착층 하측의 일부를 커버하는 전자 디바이스.
  4. 제 3 항에 있어서,
    제 1 인캡슐레이션 물질에 의해 커버되는 접착층 하측의 영역은 다이 상측 주변에 접착층 하측의 주변 링(peripheral ring)을 포함하는 전자 디바이스.
  5. 제 1 항에 있어서,
    반도체 다이와 서브스트레이트의 사이에 언더필층을 포함하고, 언더필의 측부는 제 1 인캡슐레이션 물질에 의해 커버되는 전자 디바이스.
  6. 제 5 항에 있어서,
    접착층은 언더필층에 비해 절반 미만의 두께인 전자 디바이스.
  7. 제 1 항에 있어서,
    상부 패키지 인캡슐레이션 물질은 제 1 인캡슐레이션 물질의 상면과 동일 평면인 상면을 포함하는 전자 디바이스.
  8. 제 7 항에 있어서,
    제 1 인캡슐레이션 물질의 상면과 상부 패키지 인캡슐레이션 물질의 상면은 전자 디바이스의 상면인 전자 디바이스.
  9. 제 1 항에 있어서,
    서브스트레이트 상측 상의 금속 필러; 및
    금속 필러 상의 도전성 범프를 포함하고,
    금속 필러 및 도전성 범프가 서브스트레이트에 상부 반도체 패키지를 전기적으로 연결하고,
    제 1 인캡슐레이션 물질은 금속 필러의 측면 및 도전성 범프의 측면을 직접 접촉하고 둘러싸는 전자 디바이스.
  10. 제 9 항에 있어서,
    서브스트레이트는 서브스트레이트 상측에 인터커넥트 패드를 포함하고; 및
    금속 필러의 적어도 일부는 인터커넥트 패드 상에 플레이트된 전자 디바이스.
  11. 제 9 항에 있어서,
    금속 필러의 상측은, 서브스트레이트 상측에 대해, 다이 상측보다 더 낮고,
    금속 필러의 상측은, 서브스트레이트 상측에 대해, 다이 하측보다 더 높은 전자 디바이스.
  12. 서브스트레이트 상측, 서브스트레이트 하측, 서브스트레이트 상측과 하측의 사이의 서브스트레이트 측부를 포함하는 서브스트레이트;
    다이 상측, 다이 하측, 및 다이 상측과 하측의 사이의 다이 측부를 포함하고, 다이 하측은 서브스트레이트 상측에 결합된 반도체 다이;
    반도체 다이 및 서브스트레이트의 사이에 있고 서브스트레이트에 반도체 다이를 전기적으로 연결하는 제 1 도전성 인터커넥션 구조;
    접착층 상측, 접착층 하측 및 접착층 상측과 하측의 사이의 접착층 측부를 포함하고, 접착층 하측은 다이 상측에 접착된 접착층;
    상부 패키지 상측, 상푸 패키지 하측, 및 상부 패키지 상측과 하측의 사이의 상부 패키지 측부를 포함하고, 상부 패키지 하측은 접착층 상측에 접착된 상부 패키지; 및
    서브스트레이트 상측, 다이 측부, 및 접착층 측부를 커버하는 단일한 연속적인 물질의 제 1 인캡슐레이션 물질을 포함하고,
    제 1 인캡슐레이션 물질은 접착층 하측의 일부를 커버하고,
    제 1 인캡슐레이션 물질은 접착층 상측과 동일 평면이고 서브스트레이트의 상부로 수직 높이에서 제 1 인캡슐레이션 물질의 최상면에 비해 낮은 제 1 면을 포함하는 전자 디바이스.
  13. 제 12 항에 있어서,
    접착층은 다이 상측 및 상부 패키지 하측 사이의 물질의 유일한 층인 전자 디바이스.
  14. 제 12 항에 있어서,
    제 1 인캡슐레이션 물질에 의해 커버되는 접착층 하측의 일부는 다이 상측 주변에서 접착층 하측의 주변 링을 포함하는 전자 디바이스.
  15. 제 12 항에 있어서,
    제 1 인캡슐레이션 물질의 최상면은 적어도 상부 패키지 상측과 같은 높이인 전자 디바이스.
  16. 제 12 항에 있어서,
    상부 패키지 하측으로부터 하부로 연장되는 상부 패키지 도전성 범프; 및
    서브스트레이트 상측 상에 있고 상부 패키지 도전성 범프에 직접 연결되는 도전성 필러, 도전성 필러는:
    접착층 상측에 비해 더 높지 않은 기둥 상측;
    서브스트레이트 상측에 대해 적어도 다이 하측만큼 낮은 기둥 하측; 및
    기둥 상측 및 기둥 하측 사이에서 수직으로 연장하는 기둥 측부를 포함하는, 기둥 형상의 연속적 금속층을 포함하는 전자 디바이스.
  17. LS 상측, LS 하측, 및 LS 상측과 LS 하측 사이의 LS 측부를 포함하는 하부 서브스트레이트(LS);
    다이 상측, LS 상측에 결합된 다이 하측, 및 다이 상측과 다이 하측 사이의 다이 측부를 포함하는 반도체 다이;
    반도체 다이와 하부 서브스트레이트 사이에 있고 반도체 다이를 하부 서브스트레이트에 전기적으로 연결하는 제 1 도전성 인터커넥트 구조;
    접착제 상측, 접착제 상측에 부착된 접착제 하측, 및 접착제 상측과 접착제 하측 사이의 접착제 측부를 포함하는 접착제;
    US 상측, 접착제 상측에 부착된 US 하측, US 상측과 US 하측 사이의 US 측부를 포함하는 상부 서브스트레이트(US);
    LS 상측과 US 하측의 사이에서 연장되는 서브스트레이트 대 서브스트레이트(S2S) 인터커넥트 구조; 및
    LS 상측 및 접착제 측부 상의 접착제를 접촉하고, 접착제의 부분의 아래에서 연장되는 단일한 연속적인 층의 제 1 인캡슐레이션 물질을 포함하고,
    제 1 인캡슐레이션 물질은 접착제 상측과 동일 평면인 제 1 상부 평면을 포함하는 전자 디바이스.
  18. 제 17 항에 있어서,
    상부 서브스트레이트에 결합된 제 2 인캡슐레이션 물질을 포함하고, 제 2 인캡슐레이션 물질의 대다수는 제 1 인캡슐레이션 물질의 최상면보다 낮은 전자 디바이스.
  19. 제 17 항에 있어서,
    S2S 인터커넥트 구조는 비-솔더 영역을 포함하고, 적어도 비-솔더 영역은 반도체 다이의 측부에 위치하는 전자 디바이스.
  20. 제 19 항에 있어서,
    S2S 인터커넥트 구조의 비-솔더 영역은 구리 기둥을 포함하는 전자 디바이스.
  21. 제 19 항에 있어서,
    수직의 단면에서, S2S 인터커넥트 구조의 비-솔더 금속 영역은 공극(voids)이 없는 고체인 전자 디바이스.
  22. 제 19 항에 있어서,
    S2S 인터커넥트 구조는 솔더 영역을 포함하는 전자 디바이스.
  23. 제 22 항에 있어서,
    S2S 인터커넥트 구조의 솔더 영역은 US 하측 및 S2S 인터커넥트 구조의 비-솔더 금속 영역의 최상면 사이에서 수직으로 위치한 전자 디바이스.
  24. 제 22 항에 있어서,
    S2S 인터커넥트 구조의 솔더 영역의 적어도 일부는 반도체 다이의 측부에 위치한 전자 디바이스.
  25. 제 17 항에 있어서,
    하부 서브스트레이트는 라미네이트 서브스트레이트를 포함하는 전자 디바이스.
  26. 제 17 항에 있어서,
    제 1 인캡슐레이션 물질은 제 1 상부 평면과 다른 높이의 제 2 상부 평면을 포함하는 전자 디바이스.
  27. 제 17 항에 있어서,
    제 1 인캡슐레이션 물질의 일부는 US 하측의 최하면 보다 수직적으로 더 높은 전자 디바이스.
  28. 제 17 항에 있어서,
    LS 상측, 다이 하측, 다이 측부를 접촉하는 언더필을 포함하고, 제 1 인캡슐런트는 언더필 물질을 접촉하는 전자 디바이스.
  29. 제 28 항에 있어서,
    제 1 인캡슐런트는 언더필 물질을 둘러싸는 전자 디바이스.
  30. 제 17 항에 있어서,
    제 1 인캡슐런트는 다이 하측 및 다이 측부를 접촉하는 전자 디바이스.
  31. 전자 디바이스를 제조하는 방법에 있어서, 방법은:
    LS 상측, LS 하측, 및 LS 상측과 LS 하측 사이의 LS 측부를 포함하는 하부 서브스트레이트(LS)를 구비하고;
    다이 상측, LS 상측에 결합된 다이 하측, 및 다이 상측과 다이 하측 사이의 다이 측부를 포함하는 반도체 다이를 구비하고;
    반도체 다이와 하부 서브스트레이트 사이에 있고 반도체 다이를 하부 서브스트레이트에 전기적으로 연결하는 제 1 도전성 인터커넥트 구조를 구비하고;
    접착제 상측, 다이 상측에 부착되는 접착제 하측, 및 접착제 상측과 접착제 하측 사이의 접착제 측부를 포함하는 접착제를 구비하고;
    접착제에 결합되는 상부 서브스트레이트(US)를 구비하되, 상부 서브스트레이트(US)는 US 상측, 접착제 상측에 부착되는 US 하측, 및 US 상측과 US 하측 사이의 US 측부를 포함하고,
    LS 상측과 US 하측의 사이에서 연장되는 S2S 인터커넥트 구조를 구비하고,
    LS 상측과 접착제 측부 상의 접착제를 접촉하고, 접착제의 영역의 아래에서 연장되는 단일한 연속적인 층의 제 1 인캡슐런트를 구비하되, 제 1 인캡슐런트는 접착제 상측과 동일 평면인 제 1 상부 평면을 포함하는 방법.
  32. 제 31 항에 있어서,
    S2S 인터커넥트 구조는 솔더 영역 및 비-솔더 금속 영역을 포함하는 방법.
  33. 제 32 항에 있어서,
    S2S 인터커넥트 구조의 솔더 영역 및 비-솔더 영역 부분의 적어도 일부는 반도체 다이의 측부에 위치하는 방법.
  34. 제 32 항에 있어서,
    S2S 인터커넥트 구조의 솔더 영역은 S2S 인터커넥트 구조의 비-솔더 금속 영역의 최상부 표면과 US 하측의 사이에서 수직으로 위치되는 방법.
  35. 제 31 항에 있어서,
    LS 상측, 다이 하측 및 다이 측부와 접촉하는 언더필 물질을 제공하는 것을 포함하고, 제 1 인캡슐런트는 언더필 물질과 접촉하는 방법.
  36. 제 35 항에 있어서,
    제 1 인캡슐런트는 언더필 물질을 측부에서 둘러싸는 방법.
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