CN107346744B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。本发明提供一种电子装置及一种制造电子装置的方法。作为非限制性实例，本发明的各种态样提供制造电子装置的各种方法及通过所述方法而制造的电子装置，所述方法包含利用黏接层以将上部电子封装体附接至下部晶粒及/或利用金属柱以用于将所述上部电子封装体电连接至下部基板，其中所述金属柱在所述下部基板上方相较于所述下部晶粒具有较小高度。

Description

半导体装置及其制造方法
技术领域
本发明关于半导体装置及其制造方法。
背景技术
目前的半导体封装体及用于形成半导体封装体的方法是不适当的，举例而言，引起成本过多、可靠度减低，或封装体尺寸过大。经由比较习知及传统方法与如本申请案的剩余部分中参考图式所阐述的本发明，此等习知及传统方法的另外限制及缺点对于熟习此项技术者而言将变得显而易见。
发明内容
本发明的各种态样提供一种电子装置及一种制造电子装置的方法。作为非限制性实例，本发明的各种态样提供制造电子装置的各种方法及通过所述方法而制造的电子装置，所述方法包含利用黏接层以将上部电子封装体附接至下部晶粒及/或利用金属柱以用于将所述上部电子封装体电连接至下部基板，其中所述金属柱在所述下部基板上方相较于所述下部晶粒具有较小高度。
附图说明
图1展示根据本发明的各种态样的制造电子装置的实例方法的流程图。
图2A至图2E展示根据本发明的各种态样的说明实例电子装置及制造电子装置的实例方法的横截面图。
图3展示根据本发明的各种态样的实例电子装置及制造电子装置的实例方法的横截面图。
具体实施方式
以下论述通过提供本发明的实例来呈现本发明的各种态样。此等实例为非限制性的，且因此，本发明的各种态样的范围应未必受到所提供实例的任何特定特性限制。在以下论述中，词组「举例而言」、「例如」及「例示性」为非限制性的，且与「作为实例而非限制」、「举例而言而非限制」及其类似者大体上同义。
如本文中所利用，「及/或」意谓由「及/或」联合之列表中的项目中之任何一或多者。作为实例，「x及/或y」意谓三元素集合{(x),(y),(x,y)}中之任何元素。换言之，「x及/或y」意谓「x及y中之一或两者」。作为另一实例，「x、y及/或z」意谓七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中之任何元素。换言之，「x、y及/或z」意谓「x、y及z中之一或多者」。
本文中所使用的术语仅用于描述特定实例的目的，且并不意欲限制本发明。如本文中所使用，除非上下文另有清楚指示，否则单数形式亦意欲包括复数形式。将进一步理解，术语「包含」、「包括」、「具有」及其类似者在本说明书中使用时指定所陈述特征、整数、步骤、操作、组件及/或组件之存在，但并不排除一或多个其他特征、整数、步骤、操作、组件、组件及/或其群组的存在或添加。
将理解，虽然术语第一、第二等等可在本文中用以描述各种组件，但此等组件不应受到此等术语限制。此等术语仅用以区分一个组件与另一组件。因此，举例而言，下文所论述的第一组件、第一组件或第一区段可被称为第二组件、第二组件或第二区段而不脱离本发明的教示。相似地，诸如「上部」、「下部」、「侧」及其类似者的各种空间术语可用来以相对方式区分一个组件与另一组件。然而，应理解，组件可以不同方式而定向，举例而言，半导体装置可侧向地转动使得其「顶部」表面水平地对向且其「侧」表面垂直地对向而不脱离本发明的教示。
在图式中，可出于清楚起见而夸示层、区及/或组件之厚度或尺寸。因此，本发明的范围不应受到此厚度或尺寸限制。另外，在图式中，类似参考数字贯穿论述可指类似组件。
亦将理解，当组件A被称作「连接至」或「耦合至」组件B时，组件A可直接地连接至组件B或间接地连接至组件B(例如，介入组件C(及/或其他组件)可存在于组件A与组件B之间))。
本发明的各种态样提供一种具有经缩减的厚度的电子装置(例如，半导体装置)及其制造方法，所述制造方法的特征为经缩减的处理时间及经缩减的处理成本。
本发明的各种态样提供一种半导体装置，其包括：半导体晶粒，其在基板上；互连结构，其电连接基板与半导体晶粒；黏接层(或黏接构件)，其在半导体晶粒上(或黏接至半导体晶粒)；上部半导体封装体，其黏接至黏接层；及囊封物，其在基板上且囊封上部半导体封装体。
半导体装置可进一步包括柱，其在基板上且自基板突起，其中柱电连接至上部半导体封装体。相对于基板的顶部侧(或表面)，柱相较于半导体晶粒可具有较小高度。半导体装置可进一步包括导电凸块，其在柱与上部半导体封装体之间。上部半导体封装体可包括封装体基板、封装式半导体晶粒及封装体囊封物。封装体囊封物可囊封上部半导体封装体的半导体晶粒。囊封物可囊封上部半导体封装体的侧部分及底部部分。黏接层可在半导体晶粒的整个顶部部分上。上部半导体封装体相较于半导体晶粒可具有较大区域。半导体装置可进一步包括底胶，其在基板与半导体晶粒之间。
本发明的各种态样提供一种半导体装置，其包括：基板；半导体晶粒，其在基板上；互连结构(或导电连接构件)，其电连接基板与半导体晶粒；柱，其在基板上且自基板突起，且相较于半导体晶粒具有较小高度；上部半导体封装体，其安装于半导体晶粒上且电连接至柱；及囊封物，其在基板上且囊封上部半导体封装体。
半导体装置可进一步包括黏接层(或黏接构件)，其在半导体晶粒与上部半导体封装体之间。半导体装置可进一步包括导电凸块，其在柱与上部半导体封装体之间。囊封物可囊封上部半导体封装体的侧部分及底部部分。
本发明的各种态样提供一种制造半导体装置的方法，所述方法包括：将半导体晶粒耦合至基板的顶部侧(或部分)；将黏接层(或黏接构件)形成于半导体晶粒上；将上部半导体封装体耦合于黏接层的顶部侧(或部分)上；及将囊封物形成于基板上以囊封上部半导体封装体。
囊封物可经形成以囊封上部半导体封装体的侧部分及底部部分。黏接层(或黏接构件)可形成于半导体晶粒的整个顶部侧(或部分)上。基板可具有形成于其上的柱，且上部半导体封装体可电连接至柱。柱可经形成以在基板上方相较于半导体晶粒具有较小高度。制造方法可进一步包括将导电凸块形成于柱与上部半导体封装体之间。
本发明的各种态样提供一种电子装置，其包括：基板，其包括顶部基板侧、底部基板侧，及在顶部基板侧与底部基板侧之间的横向基板侧；半导体晶粒，其包括顶部晶粒侧、底部晶粒侧，及在顶部晶粒侧与底部晶粒侧之间的横向晶粒侧，其中底部晶粒侧耦合至顶部基板侧；第一导电互连结构，其在半导体晶粒与基板之间且将半导体晶粒电连接至基板；黏接层，其包括顶部黏接层侧、底部黏接层侧，及在顶部黏接层侧与底部黏接层侧之间的横向黏接层侧，其中底部黏接层侧黏接至顶部晶粒侧；上部半导体封装体，其包括顶部上部封装体侧、底部上部封装体侧，及在顶部上部封装体侧与底部上部封装体侧之间的横向上部封装体侧，其中底部上部封装体侧黏接至顶部黏接层侧；及第一囊封材料，其至少覆盖顶部基板侧及横向上部封装体侧。
举例而言，黏接层可覆盖整个顶部晶粒侧。举例而言，第一囊封材料可覆盖横向黏接层侧。举例而言，第一囊封材料可包括与顶部黏接层侧共面的表面。举例而言，上部半导体封装体可包括上部封装体基板，且第一囊封材料可覆盖上部封装体基板的底部侧。举例而言，第一囊封材料可覆盖以下各者中的任何一或多者：上部封装体基板的横向侧、横向晶粒侧、横向黏接层侧等等。上部半导体封装体可包括上部封装体囊封材料，上部封装体囊封材料包括可由第一囊封材料覆盖的横向侧表面及/或与第一囊封材料的顶部侧(或表面)共面的顶部表面。电子装置可包括在顶部基板侧上的金属柱及在金属柱上的导电凸块，其中金属柱及导电凸块将上部半导体封装体连接至基板，且其中第一囊封材料覆盖金属柱及导电凸块。举例而言，金属柱的顶部末端相对于顶部基板侧可低于顶部晶粒侧及/或高于底部晶粒侧。
本发明的各种态样提供一种电子装置，其包括：基板，其包括顶部基板侧、底部基板侧，及在顶部基板侧与底部基板侧之间的横向基板侧；半导体晶粒，其包括顶部晶粒侧、底部晶粒侧，及在顶部晶粒侧与底部晶粒侧之间的横向晶粒侧，其中底部晶粒侧耦合至顶部基板侧；第一导电互连结构，其在半导体晶粒与基板之间且将半导体晶粒电连接至基板；黏接层，其包括顶部黏接层侧、底部黏接层侧，及在顶部黏接层侧与底部黏接层侧之间的横向黏接层侧，其中底部黏接层侧黏接至顶部晶粒侧；上部半导体封装体，其包括顶部上部封装体侧、底部上部封装体侧，及在顶部上部封装体侧与底部上部封装体侧之间的横向上部封装体侧，其中底部上部封装体侧黏接至顶部黏接层侧；及导电柱，其在顶部基板侧上且电连接至上部半导体封装体，其中导电柱包括低于顶部晶粒侧的顶部柱末端。
举例而言，顶部柱末端可高于底部晶粒侧。举例而言，囊封材料可覆盖顶部基板侧、横向晶粒侧及横向黏接层侧。举例而言，囊封材料可覆盖横向上部封装体侧，且可包括与顶部上部封装体侧共面之顶部侧(或表面)。
本发明的各种态样可提供一种电子装置，其包括：基板，其包括顶部基板侧、底部基板侧，及在顶部基板侧与底部基板侧之间的横向基板侧；半导体晶粒，其包括顶部晶粒侧、底部晶粒侧，及在顶部晶粒侧与底部晶粒侧之间的横向晶粒侧，其中底部晶粒侧耦合至顶部基板侧；第一导电互连结构，其在半导体晶粒与基板之间且将半导体晶粒电连接至基板；黏接层，其包括顶部黏接层侧、底部黏接层侧，及在顶部黏接层侧与底部黏接层侧之间的横向黏接层侧，其中底部黏接层侧黏接至顶部晶粒侧；上部半导体封装体，其包括顶部上部封装体侧、底部上部封装体侧，及在顶部上部封装体侧与底部上部封装体侧之间的横向上部封装体侧，其中底部上部封装体侧黏接至顶部黏接层侧；及第一囊封材料，其至少覆盖顶部基板侧、横向晶粒侧及横向黏接层侧。
举例而言，电子装置可包括上部封装体囊封材料，上部封装体囊封材料包括由第一囊封材料覆盖的横向侧(或表面)及与第一囊封材料的顶部侧(或表面)共面的顶部侧(或表面)。举例而言，黏接层可覆盖整个顶部晶粒侧。举例而言，第一囊封材料可包括与顶部黏接层侧(或表面)共面的表面。举例而言，电子装置可包括导电柱，导电柱在顶部基板侧上且电连接至上部半导体封装体，其中导电柱包括低于顶部晶粒侧的顶部柱末端。
本发明的以上及其他态样将在各种示例实施例的以下描述中予以描述或自各种示例实施例的以下描述显而易见。现在将参考随附图式来呈现本发明的各种态样。
图1展示根据本发明的各种态样的制造电子装置的实例方法1000的流程图。举例而言，实例方法1000可与本文中所论述的任何其他方法共享任何或所有特性。图2A至图2E展示根据本发明的各种态样的说明实例电子装置及制造电子装置的实例方法的横截面图。2A至2E所展示的结构可与图3所展示的类似结构等等共享任何或所有特性。举例而言，图2A至图2E可说明图1的实例方法1000的各种阶段(或区块)处的实例电子装置。现在将一起论述图1及图2A至图2E。应注意，实例方法1000的实例区块(或其部分)的次序可变化而不脱离本发明的范围。亦应注意，可省略所述区块(或其部分)中的任一者及/或可添加额外区块(或其部分)而不脱离本发明的范围。
实例方法1000可在区块1010处包含提供基板。区块1010可包含以多种方式中的任一者来提供基板，本文中提供所述方式的非限制性实例。
基板可包含多种特性中的任一者，本文中提供所述特性的非限制性实例。举例而言，基板可包含电路板材料(例如，FR-4玻璃环氧树脂、G-10编织玻璃及环氧树脂、FR-n(其中n＝1至6)、CEM-m(其中m＝1至4)、层压物、层压热固性树脂、铜包覆层压物、树脂浸渍式B态布(预浸体)、聚四氟乙烯、其组合、其等效物等等)。举例而言，基板亦可无核心。基板可包含多种介电材料中的任一者之一或多个层，举例而言，无机介电材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物等等)及/或有机介电材料(例如，聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双顺丁烯二酰亚胺三嗪(BT)、模制材料、酚系树脂、环氧树脂等等)，但本发明的范围并不限于此情形。举例而言，基板可包含硅，或多种半导体材料中的任一者。举例而言，基板亦可包含玻璃或金属板(或晶圆)。基板可具有多种组态中的任一者。举例而言，基板可呈晶圆或面板形式。举例而言，基板亦可呈分割或单粒化形式。
举例而言，基板可为或包含不具有导电布线路径的散装材料。替代地，举例而言，基板可包含一或多个导电层、通孔及/或信号分布结构。举例而言，基板可包含自基板的顶部表面至或朝向基板的底部表面延伸至基板中的导电通孔。举例而言，基板可包含单层或多层信号分布结构。
举例而言，区块1010可包含至少部分地通过接收基板来提供基板，基板的任何部分或全部已经被形成。举例而言，区块1010可包含经由装运而自另一地理位置接收基板、自上游(或其他)制造程序、测试程序接收基板，等等。
举例而言，区块1010亦可包含至少部分地通过形成基板或其任何部分来提供基板。本文中提供此形成之实例。
在一示例实施例中，区块1010可包含提供载体。载体可包含多种不同材料及/或实体特性中的任一者。举例而言，载体可包含硅、玻璃、金属、塑料等等。举例而言，载体可为晶圆状、面板状等等。
区块1010可包含将第一导电层形成于载体上。第一导电层可包含多种材料(例如，铜、铝、镍、铁、银、金、钛、铬、钨、钯、其组合、其合金、其等效物等等)中的任一者，但本发明的范围并不限于此情形。
区块1010可包含利用多种程序(例如，电解镀覆、无电式镀覆、化学气相沉积(chemical vapor deposition；CVD)、溅镀或物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、电浆气相沉积(plasma vapordeposition)、印刷、网版印刷、微影等等)中的任何一或多者来形成(或沉积)第一导电层，但本发明的范围并不限于此情形。
区块1010可包含将第一导电层组态为焊盘(或垫，或迹线等等)，举例而言，以供稍后连接至如在区块1060处所形成的互连结构。举例而言，区块1010可包含以多种方式中之任一者来组态第一导电层，举例而言，在形成第一导电层(例如，通过遮蔽、选择性印刷等等)时及/或在形成第一导电层(例如，通过蚀刻、剥蚀等等)之后。
应注意，取决于第一导电层被形成的方式，可首先沉积晶种层。举例而言，可在电镀程序期间利用此晶种层以在其他金属沉积程序等等期间增加接合强度。
在将第一导电层图案化(或组态)为一或多个基板互连焊盘(或垫、迹线、图案等等)的示例实施例中，可运用凸块下金属化物来形成第一导电层，举例而言，以增强互连结构(例如，在区块1060处)之稍后附接。
在一示例实施例中，举例而言，凸块下金属化物(「UBM」结构(其亦可被称作凸块下金属结构)可包含钛-钨(TiW)层，其可被称作层或晶种层。举例而言，此层可通过溅镀而形成。又，举例而言，UBM结构可包含在TiW层上之铜(Cu)层。举例而言，此层亦可通过溅镀而形成。在另一示例实施例中，形成UBM结构可包含：通过溅镀来形成钛(Ti)或钛-钨(TiW)层；(ii)通过溅镀将铜(Cu)层形成于钛或钛-钨层上；及(iii)通过电镀将镍(Ni)层形成于铜层上。然而，应注意，UBM结构及/或用以形成UBM结构的程序并不限于所给出的实例。举例而言，UBM结构可包含铬/铬-铜合金/铜(Cr/Cr-Cu/Cu)、钛-钨合金/铜(Ti-W/Cu)、铝/镍/铜(Al/Ni/Cu)、其等效物等等的多层结构。举例而言，UBM结构亦可包含铝、钯、金、银、其合金等等。
举例而言，区块1010可包含将第一介电层形成于第一导电层及载体上。第一介电层可包含多种介电材料中的任一者之一或多个层，举例而言，无机介电材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其组合、其等效物等等)及/或有机介电材料(例如，聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双顺丁烯二酰亚胺三嗪(BT)、模制材料、酚系树脂、环氧树脂、聚硅氧、丙烯酸酯聚合物、其组合、其等效物等等)，但本发明的范围并不限于此情形。
区块1010可包含利用多种程序(例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(metal organic chemical vapordeposition；MOCVD)原子层沉积(ALD)、低压化学气相沉积(low pressure chemical vapordeposition；LPCVD)、电浆增强型化学气相沉积(plasma enhanced chemical vapordeposition；PECVD)、电浆气相沉积(PVD)、薄片层压、蒸镀等等)中的任何一或多者来形成第一介电层，但本发明的范围并不限于此情形。
第一介电层可包含通过第一介电层而曝露第一导电层(或其部分)之开口(或孔隙或通孔)。此等开口可在沉积第一介电层(例如，通过遮蔽、选择性印刷等等)期间形成。又，此等开口可在沉积第一介电层(例如，通过机械剥蚀、雷射剥蚀、化学蚀刻或溶解等等)之后形成。
形成第一导电层及/或第一介电层的程序可被重复任何次数。举例而言，区块1010可包含形成包含任何数目个导电层及介电层的多层信号分布结构。
在一示例实施例中，区块1010可包含将最终导电层组态为互连垫以用于将一或多个电子组件附接至互连垫(例如，在区块1030处)及/或用于将一或多个导电柱附接至互连垫(或形成于其上)(例如，在区块1020处)。在此示例实施例中，如同本文中所论述的互连焊盘，区块1010可包含运用用于信号分布结构的迹线的其余部分的相同导电材料来形成互连垫(或焊盘、迹线、图案等等)，但亦可包含形成如本文中所论述的凸块下金属化物。
图2A提供区块1010的各种态样的实例说明。示例实施例200A(或总成、次总成、封装体等等)包含在载体10上的基板110。实例基板110包含基板互连焊盘112、用于信号分布的导电层(例如，迹线、导电通孔等等)113，及基板互连垫114。实例基板110亦包含在各种导电层之间及周围的多个介电层111。
一般而言，区块1010包含提供基板。因此，本发明的范围不应受到任何特定类型的基板的特性或受到提供基板的任何特定方式限制。
实例方法1000可在区块1020处包含形成一或多个导电柱。区块1020可包含以多种方式中的任一者来形成导电柱(或支柱)，本文中提供所述方式的非限制性实例。
举例而言，区块1020可包含将导电柱形成于基板互连垫(例如，如在区块1010处所形成)或其他导电层部分上。如本文中所论述，举例而言，基板互连垫可包含多种导电材料(例如，铜、铝、银、金、镍、其合金等等)中的任一者。举例而言，基板互连垫可通过基板的介电层(例如，顶部介电层)中的孔隙而曝露。举例而言，介电层可覆盖基板互连垫之侧表面及/或互连垫之顶部表面之外部周界。
在一示例实施例中，举例而言，区块1020(或区块1010)可包含将UBM晶种层形成于介电层之上及/或通过介电层中之孔隙而曝露的垫之部分之上。如本文中所论述，举例而言，UBM晶种层可包含多种导电材料(例如，铜、金、银、金属等等)中的任一者。UBM晶种层可以多种方式(例如，溅镀、无电式镀覆、CVD、PVD、ALD等等)中的任一者而形成。
举例而言，区块1020可包含将屏蔽(或模板)形成于UBM晶种层之上以界定待形成有UBM及/或导电柱(或其他互连结构)之区(或容积)。举例而言，屏蔽可包含光阻(photoresist；PR)材料或其他材料，其可经图案化以覆盖除了待形成有UBM及/或导电柱之区以外的区。举例而言，区块1020可接着包含将UBM层形成于通过屏蔽而曝露的UBM晶种层上。如本文中所论述，UBM可包含多种材料(例如，钛、铬、铝、钛/钨、钛/镍、铜、其合金等等)中的任一者。区块1020可包含以多种方式(例如，电镀、无电式镀覆、溅镀、CVD、PVD、ALD等等)中的任一者将UBM形成于UBM晶种层上。
继续所述示例实施例，举例而言，区块1020可接着包含将导电柱形成于UBM上。导电柱(或支柱)可包含多种特性中的任一者。举例而言，导电柱可为圆柱状、椭圆柱状、矩形支柱状等等。导电柱可包含平坦上部末端、凹形上部末端、凸形上部末端、其组合等等。举例而言，导电柱可包含本文中关于导电层所论述之材料中的任一者。在一示例实施例中，导电柱可包含铜(例如，纯铜、具有一些杂质之铜等等)、铜合金等等。在一示例实施例中，区块1020(或实例方法1000的另一区块)亦可包含将焊帽(或圆顶)或镀锡层形成于导电柱上。
在形成导电柱之后，区块1020可包含剥离或移除屏蔽(例如，化学剥离、灰化等等)。另外，区块1020可包含移除UBM晶种层的至少一部分(例如，未由导电柱覆盖的UBM晶种层的至少一部分)(例如，通过化学蚀刻等等)。应注意，在蚀刻晶种层期间，举例而言，可蚀刻至少UBM晶种层的横向边缘部分。举例而言，此蚀刻可在导电柱及/或UBM之下引起底切(undercut)。
如本文中所论述，在一实例组态中，区块1020可包含形成导电柱以在基板上方具有小于一或多个电子组件(例如，待在区块1030处附接)之高度的高度。举例而言，区块1020可包含形成导电柱以在基板上方具有垂直地在区块1030处附接之一或多个半导体晶粒的底部侧与顶部侧之间的高度。在一实例情境中，区块1020可包含形成导电柱以具有100μm+/-10μm的高度。在另一实例情境中，区块1020可包含形成导电柱以具有为在区块1030处附接的半导体晶粒(或其他组件)的顶部侧之高度的90％或更小的高度。在另一实例情境中，区块1020可包含形成导电柱以具有介于在区块1030处附接的半导体晶粒(或其他组件)的顶部侧之高度与所述半导体晶粒(或其他组件)的底部侧之高度之间的高度。
区块1020可包含将复数个导电柱配置(或定位)于待在区块1030处附接有一或多个电子组件的基板之区域之周界周围。举例而言，区块1020可包含将导电柱形成于此区域的两个侧周围、此区域的四个侧周围等等。在半导体晶粒待在区块1030处安装至基板的晶粒安装区域的示例实施例中，区块1020可包含形成环绕所述晶粒安装区域的导电柱。
在一示例实施例中，可组合区块1010及1020的各种部分。举例而言，可在区块1010处形成在区块1020处形成之导电柱的至少一部分，举例而言，在垫形成及/或将其他互连结构形成于基板的顶部侧处期间。
虽然本文中所呈现的实例大体上是关于形成导电柱，但可形成多种互连结构中的任一者。相似地，虽然本文中所呈现的实例大体上是关于镀覆导电柱，但可利用多种形成程序中的任一者。举例而言，区块1020可包含通过镀覆导电柱、将电线(例如，电线接合电线)接合至基板且在基板上方之所要高度处切割(或断裂)电线等等来形成导电柱。另外，区块1020可包含利用本文中所揭示之导电层形成技术中之任一者来形成导电柱。
展示区块1020的各种态样的示例实施例200A被展示于图2A处。示例实施例200A(或总成、次总成、封装体等等)包含在基板110的顶部侧上的导电柱120。
一般而言，区块1020包含形成一或多个导电柱。因此，本发明的范围不应受到任何特定类型的导电柱(或其他互连结构)的特性或受到形成导电柱(或其他互连结构)的任何特定方式限制。
实例方法1000可在区块1030处包含附接半导体晶粒。区块1030可包含以多种方式中的任一者来附接(或安装)一或多个半导体晶粒(及/或其他电子组件)，本文中提供所述方式的非限制性实例。
虽然本文中所呈现的实例大体上是关于附接一或多个半导体晶粒，但可附接多种电子组件(例如，代替半导体晶粒或除了半导体晶粒以外)中的任何一或多者。举例而言，一或多个电子组件可包含半导体晶粒。举例而言，此半导体晶粒可包含处理器晶粒、微处理器、微控制器、共处理器、一般用途处理器、特殊应用集成电路、可程序化及/或离散逻辑设备、内存装置、其组合、其等效物等等。举例而言，一或多个电子组件亦可包含一或多个被动电子装置(例如，电阻器、电容器、电感器等等)。
区块1030可包含利用多种类型的互连结构(例如，导电球或导电凸块、焊球或焊料凸块、金属支柱或金属柱、铜支柱或铜柱、带焊帽支柱或带焊帽柱、焊膏、导电黏接剂等等)中的任一者将半导体晶粒附接(或安装)至基板。区块1030可包含利用多种接合技术(例如，热压接合、大量回焊、黏接附接等等)中的任一者将电子组件安装至基板。在一示例实施例中，区块1030可包含利用导电凸块以将半导体晶粒的晶粒接合垫电连接至基板的各别基板接合垫。举例而言，此等晶粒接合垫可通过半导体晶粒上的介电层(或钝化层)中的各别开口(或孔隙)而曝露。
举例而言，区块1030亦可包含将底胶形成于已安装半导体晶粒与基板之间。底胶可包含多种类型的材料中的任一者，举例而言，环氧树脂、热塑性材料、热可固化材料、聚酰亚胺、聚胺脂、聚合材料、填充式环氧树脂、填充式热塑性材料、填充式热可固化材料、填充式聚酰亚胺、填充式聚胺脂、填充式聚合材料、助熔底胶，及其等效物，但并不限于此情形。底胶可以多种方式(例如，毛细管底部填充、液体或膏或预成型薄片之预涂覆底部填充、模制底部填充等等)中之任一者而形成。此底胶可包含多种特性(例如，毛细管底胶、预涂覆底胶、模制底胶等等)中的任一者。应注意，在各种替代示例实施例中，不在区块1030处形成此底胶(例如，决不形成、在稍后程序步骤处形成，等等)。
展示区块1030的各种态样的示例实施例200B被展示于图2B处。示例实施例200B(或总成、次总成、封装体等等)包含基板110、基板互连垫114、半导体晶粒130、晶粒互连垫131、互连结构132及底胶140。
实例半导体晶粒130安装在基板110的顶部侧上。举例而言，半导体晶粒130的晶粒互连垫131(或焊盘、迹线、图案等等)中的每一者运用各别互连结构132(例如，导电凸块或导电球、焊料凸块或焊球、导电支柱或导电柱、铜支柱或铜柱等等)而连接至基板110的各别基板互连垫114(或焊盘、迹线、图案等等)。举例而言，互连结构132将半导体晶粒130电且机械地连接至基板110。应注意，在一替代实施方案中，晶粒130的背侧可接合至基板110，且晶粒130的前侧垫可运用结合电线而连接至基板互连垫114。
底胶140填充半导体晶粒130与邻近于半导体晶粒130且由半导体晶粒130覆盖的基板110之区之间的容积。底胶140增强基板110与半导体晶粒130之间的实体/机械耦合力且防止或禁止基板110与半导体晶粒130彼此分离，举例而言，分离系归因于通过基板110与半导体晶粒130之间的热膨胀系数的差异而施加的应力(例如，举例而言，在生产期间、在最终用于消费型电子产品中期间等等)。
在基板110的顶部侧上方的实例半导体晶粒130的顶部侧的高度大于实例导电柱120的顶部侧的高度。在基板110的顶部侧上方的实例导电柱120的顶部侧的高度大于实例半导体晶粒130的底部侧的高度。
一般而言，区块1030可包含将一或多个半导体晶粒(及/或其他电子组件)附接(或安装)至基板。因此，本发明的范围不应受到任何特定电子组件的特性或附接(或安装)电子组件的任何特定方式的特性限制。
实例方法1000可在区块1040处包含附接上部封装体。区块1040可包含以多种方式中的任一者来附接(或堆栈)上部封装体，本文中提供所述方式的非限制性实例。
举例而言，上部封装体可包含预成型封装体(例如，半导体封装体等等)。举例而言，此预成型封装体可包含上部封装体基板(及/或信号分布结构)、安装至上部封装体基板的上部封装体半导体晶粒，及上部封装体囊封物(或囊封材料)。举例而言，上部封装体基板可包含本文中所论述的任何基板的特性。举例而言，上部封装体囊封物可囊封上部封装体基板的顶部侧，及上部封装体半导体晶粒的横向侧及顶部侧。举例而言，上部封装体囊封物亦可囊封将上部封装体晶粒耦合至上部封装体基板的互连结构(例如，电线、凸块、球、柱等等)。举例而言，上部封装体囊封物亦可覆盖上部封装体基板的横向侧。在一示例实施例中，上部封装体可包含在上部封装体半导体晶粒与上部封装体基板之间的黏接层。
举例而言，上部封装体相较于在区块1030处附接的半导体晶粒可具有较大占据面积。举例而言，上部封装体可具有小于在区块1010处提供的基板的占据面积。举例而言，上部封装体可覆盖大得足以覆盖在区块1020处形成的导电柱及在区块1030处附接的半导体晶粒的基板的区域。
举例而言，区块1040可包含将黏接层(或黏接构件)形成于半导体晶粒的顶部侧(或表面)上，及将上部封装体附接至黏接层(或黏接构件)。举例而言，黏接层可包含黏接至半导体晶粒的顶部侧的底部侧、黏接至上部封装体基板的底部侧的顶部侧。举例而言，黏接层可覆盖半导体晶粒的整个顶部侧。举例而言，黏接层可被形成至半导体晶粒的顶部侧的确切形状，或可大于半导体晶粒之顶部侧，举例而言，悬垂于半导体晶粒的顶部侧的周边边缘，而不延伸至上部封装体(或其基板)的外部周边。
举例而言，黏接层可薄于一般底胶层。举例而言，在一示例实施例中，黏接层可为30μm厚+/-10％。举例而言，黏接层可小于半导体晶粒与基板之间的底胶层的一半厚或小于其四分之一厚。
黏接层可包含多种特性中的任一者。举例而言，黏接层可包含黏接膏或液体、经执行薄片或膜等等。举例而言，黏接层可包含导热材料(例如，用以增强热转移等等)及/或导电材料(例如，用以提供诸如接地信号的参考电压等等)。又，举例而言，黏接层可包含介电材料。举例而言，黏接层可包含不同于与底部填充大体上相关联材料的材料。
举例而言，在一示例实施例中，可能不存在通过黏接层的导电路径。在此示例实施例中，上部封装体可能仅经由在区块1020处形成的导电柱而电连接至基板。
举例而言，上部封装体可包含在上部封装体基板(或信号分布结构)的底部侧上的互连结构(例如，导电凸块或导电球、焊料凸块或焊球、导电柱或导电支柱、铜柱或铜支柱、带焊帽柱或带焊帽支柱等等)。此等互连结构中的每一者可与在区块1020处形成的导电柱中之一各别者对准及连接。当上部封装体被附接时，此等互连结构中的每一者的底部末端可接触及接合至在区块1020处形成的导电柱中之一各别者的各别顶部末端，如本文中所论述，所述各别顶部末端相较于半导体晶粒的顶部侧可具有较低高度。因此，此等互连结构中的每一者的底部末端可在半导体晶粒的顶部侧的位阶下方及/或在半导体晶粒的底部侧的位阶上方。
举例而言，可通过回焊上部封装体基板上的互连结构而将所述互连结构耦合至在区块1020处形成的导电柱。应注意，在实例方法1000中之此点处，在导电柱及/或互连结构周围可能不存在囊封材料以抑制在导电柱之上回焊的互连结构的形状(例如，此囊封是在区块1050处执行)。在各种其他示例实施例中，可利用导电黏接剂、无回焊之导向式金属至金属接合等等将互连结构耦合至导电柱。
应注意，互连结构可替代地在附接至上部封装体基板之前形成于导电柱上。又，举例而言，互连结构可在附接上部封装体之前形成于导电柱及上部封装体基板两者上。
展示区块1040的各种态样的示例实施例200C被展示于图2C处。示例实施例200C(或总成、次总成、封装体等等)包含上部半导体封装体170。实例上部半导体封装体170包含一上部封装体基板171，上部封装体基板171又包含一介电(或绝缘)层171a、通过介电层171中的各别孔隙而曝露的一焊盘171b(或复数个焊盘171b)、一基板接合垫171d，及将焊盘171b电连接至基板接合垫171d之一导电层171c。
实例上部半导体封装体170亦包含上部封装体晶粒172，上部封装体晶粒172的底部侧(例如，背侧、失活侧等等)运用上部封装体黏接层172a而耦合至上部封装体基板171的顶部侧。上部封装体晶粒172的顶部侧上的晶粒接合垫可通过各别电线接合而电耦合至各别基板接合垫171d。应注意，在一替代组态中，上部封装体晶粒172可使用覆晶技术而耦合至上部封装体基板171。在此替代组态中，黏接层172a可包含环绕将上部封装体晶粒172附接至上部封装体基板171的导电凸块的底胶材料。
实例上部半导体封装体170亦包含覆盖上部封装体基板171的顶部侧的上部封装体囊封物173(或囊封材料)。在示例实施例200C中，上部封装体囊封物173具有顶部侧、覆盖上部封装体基板171的底部侧，及在顶部侧与底部侧之间的横向侧。举例而言，上部封装体囊封物173之横向侧可与上部封装体基板171的各别横向侧共面。在一替代实施方案中，上部封装体囊封物173可覆盖上部封装体基板171的横向侧。
一般而言，区块1040包含附接上部封装体。因此，本发明的范围不应受到任何特定类型的电子封装体(例如，半导体封装体等等)的特性或受到附接电子封装体(例如，或半导体封装体等等)的任何特定方式限制。
实例方法1000可在区块1050处包含囊封。区块1050可包含以多种方式中之任一者来执行囊封，本文中提供所述方式的非限制性实例。
举例而言，囊封材料(或囊封物)可覆盖在区块1010处提供的基板、在区块1020处形成的导电柱、在区块1030处附接的半导体晶粒、在区块1040处形成的黏接层及/或在区块1040处附接的上部封装体中的任一者或全部。举例而言，囊封材料可覆盖在区块1010处提供的基板的顶部侧，且亦可但无需覆盖此基板的横向侧。又，举例而言，囊封材料可覆盖在区块1020处形成的导电柱的横向表面。另外，举例而言，囊封材料可覆盖在区块1030处附接的半导体晶粒的横向侧的全部或部分。在底胶位于半导体晶粒与基板之间的实例情境中，囊封材料可覆盖此底胶的横向侧。替代地，囊封材料可底部填充于半导体晶粒与基板之间。另外，举例而言，囊封材料可覆盖在区块1040处形成的黏接层的横向侧。在黏接层大于半导体晶粒的示例实施例中，囊封材料亦可覆盖黏接层的底部表面的部分(例如，尚未由半导体晶粒的顶部侧覆盖的部分)。
举例而言，囊封材料亦可覆盖上部封装体的各种部分。举例而言，囊封材料可环绕附接至导电柱的互连结构的横向表面。又，举例而言，囊封材料可覆盖上部封装体基板的底部侧。另外，举例而言，囊封材料可覆盖上部封装体基板之横向侧及上部封装体囊封物的横向侧。在一示例实施例中，囊封材料可使上部封装体(或其囊封物)的顶部侧未被覆盖。
举例而言，囊封材料可包含与上部封装体的顶部侧(或表面)(例如，上部封装体囊封物的顶部表面)共面的顶部表面。举例而言，囊封材料亦可包含与基板的横向侧共面的横向侧表面。举例而言，囊封材料可另外包含在基板的顶部表面上(例如，直接地在所述顶部表面上)且平行于此顶部表面的大体上平面底部表面。
举例而言，囊封材料亦可包含在上部封装体囊封物及上部封装体基板的横向侧上(例如，直接地在所述横向侧上)且平行于此等横向侧的平面内部表面。举例而言，囊封材料可另外包含在上部封装体基板的底部侧上(例如，直接地在所述底部侧上)且与黏接层的顶部表面共面的平面内部表面，上部封装体基板的底部侧的部分黏接至所述顶部表面。
囊封材料可包含多种囊封或模制材料(例如，树脂、硅树脂、环氧树脂、聚合物、聚合物复合材料(举例而言，具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯，或具有填充物之聚合物等等)、本文中所呈现的介电材料中的任一者)等等中的任一者。囊封物可以多种方式(例如，压缩模制、转移模制、液体囊封物模制、真空层压、膏印刷、膜辅助模制等等)中的任一者而形成。应注意，囊封物可包含与上部封装体囊封物相同的囊封材料，或可包含不同的囊封材料。举例而言，囊封材料可包含单一连续且单式的材料(例如，在单一模制步骤中形成)。
在一示例实施例中，在执行囊封之后，可移除载体(例如，在区块1010处将基板提供(或形成)于载体上)。此移除可以多种方式中的任一者而执行，举例而言，取决于载体的性质。举例而言，在载体为硅(例如，硅晶圆等等)的示例实施例中，可利用研磨程序来移除载体。又，举例而言，在载体为玻璃(或金属)板之示例实施例中，可通过断裂载体与基板之间的黏接接合(例如，加热热可释放黏接剂、将光或其他能量施加至光可释放黏接剂、将化学品施加至化学可释放黏接剂，等等)来移除载体。
展示区块1050的各种态样的示例实施例200D被展示于图2D处。示例实施例200D(或总成、次总成、封装体等等)包含囊封材料180。
实例囊封材料180覆盖在区块110处提供的基板的顶部侧。又，举例而言，实例囊封材料180覆盖导电柱120及互连结构160的横向表面。另外，实例囊封材料180覆盖半导体晶粒130的横向侧的至少一部分(例如，未由底胶140覆盖之彼等部分)。实例囊封材料180亦覆盖底胶140的横向侧。应注意，在一替代实施方案中，囊封材料180可底部填充于半导体晶粒130与基板110之间(例如，代替底胶140)。实例囊封材料180亦覆盖黏接层150的横向侧。在示例实施例200D中，黏接层150经展示为延伸超出(或悬垂于)晶粒的顶部侧。实例囊封材料180因此覆盖黏接层150的底部表面的周边部分(例如，尚未由半导体晶粒130的顶部侧覆盖的部分)。然而，应注意，黏接层150可确切地匹配于半导体晶粒130的顶部侧，举例而言，具有与半导体晶粒130的横向侧共面的横向侧。
实例囊封材料180亦覆盖上部半导体封装体170的各种部分。举例而言，囊封材料180环绕附接至导电柱120之互连结构160的横向表面。又，举例而言，实例囊封材料180覆盖上部封装体基板171的底部侧。另外，举例而言，实例囊封材料180覆盖上部封装体基板171及上部封装体囊封物173的横向侧。在一示例实施例中，实例囊封物180可使上部半导体封装体170(或其囊封物173)的顶部侧未被覆盖。
实例囊封材料180具有与上部半导体封装体170的顶部侧(或表面)(例如，上部封装体囊封物的顶部侧)共面的顶部侧(或表面)。举例而言，实例囊封材料180亦包含与基板110的横向侧共面的横向侧表面。实例囊封材料180另外包含在基板110的顶部侧(或表面)上(例如，直接地在所述顶部侧(或表面)上)且平行于此顶部侧的大体上平面底部表面。
举例而言，实例囊封材料180亦包含在上部封装体囊封物173及上部封装体基板171的横向侧上(例如，直接地在所述横向侧上)且平行于此等横向侧的平面内部表面。举例而言，实例囊封材料180另外包含在上部封装体基板171的底部侧上(例如，直接地在所述底部侧上)且与黏接层150的顶部表面共面的平面内部表面，上部封装体基板171的底部侧的部分黏接至所述顶部表面。
另外，在比较示例实施例200D与示例实施例200E的情况下，已自基板110移除载体10。
一般而言，区块1050包含囊封。因此，本发明的范围不应受到任何特定类型的囊封材料的特性或受到执行囊封的任何特定方式限制。
实例方法1000可在区块1060处包含形成互连结构。区块1060可包含以多种方式中的任一者来形成互连结构，本文中提供所述方式的非限制性实例。
互连结构可包含多种不同类型的互连结构中的任一者的特性。举例而言，互连结构可包含导电球或导电凸块(例如，焊球或焊料凸块)、金属柱或金属支柱(例如，铜柱或铜支柱)等等。举例而言，互连结构可包含金属、导电黏接剂或环氧树脂等等。举例而言，互连结构可包含多种金属(例如，铜、铝、镍、铁、银、金、钛、铬、钨、锡、铅、其组合、其合金、其等效物等等)中的任一者，但本发明的范围并不限于此情形。
互连结构可以多种方式中的任一者而配置(或组态)。举例而言，互连结构可以球状栅格数组(ball grid array；BGA)组态、焊盘栅格数组(land grid array；LGA)组态(例如，无导电球)等等而配置。举例而言，互连结构可以在半导体晶粒的占据面积外部的周界图案而配置。又，举例而言，互连结构可以互连结构中的至少一些是在半导体晶粒的占据面积内的矩阵图案而配置。
区块1060可包含以多种方式(例如，落球、膏化与回焊、镀覆、印刷与回焊、印刷与固化等等)中的任一者来形成互连结构，但本发明的范围并不限于此情形。举例而言，区块1060可包含将互连结构形成于在区块1010处提供的基板的焊盘(或垫、迹线、图案等等)上。
展示区块1060的各种态样的示例实施例200E被展示于图2E处。示例实施例200E(或总成、次总成、封装体等等)包含在基板110的焊盘112上的互连结构190。如本文中所论述，此等焊盘112可包含与基板110的导电层相同的材料，此等焊盘112可包含多种凸块下金属化物中的任一者，等等。举例而言，由实例方法1000的区块1010至1060产生的实例电子装置可为图2E所展示的电子装置100。
一般而言，区块1060包含形成互连结构。因此，本发明的范围不应受到任何特定类型的囊封材料的特性或受到执行囊封的任何特定方式限制。
实例方法1000可在区块1095处包含继续制造(或处理)。区块1095可包含以多种方式中的任一者来继续制造(或处理)，本文中提供所述方式的非限制性实例。
举例而言，区块1095可包含执行多种额外处理步骤中的任一者。举例而言，区块1095可包含执行额外电子装置处理步骤，举例而言，将电子装置自此等装置之晶圆或面板单粒化，将电子装置安装至模块基板或主板，安装额外电子组件，附接额外装置互连结构，执行额外囊封、覆盖、一般封装、测试、标记、装运等等。又，举例而言，区块1095可包含将实例方法1000的执行流程导向至实例方法1000的任何先前区块(或其部分)。另外，举例而言，区块1095可包含将实例方法1000的执行流程导向至本文中所揭示的任何其他方法步骤。另外，举例而言，区块1095可包含将实例方法1000的执行流程导向至任何方法或其部分。
一般而言，区块1095可包含继续制造(或处理)电子装置。因此，本发明之范围不应受到继续制造(或处理)的任何特定方式或类型的特性限制。
本文中仅出于说明性目的而非作为限制来呈现实例方法1000。举例而言，如本文中所提及，可改变区块(或其部分)的次序而不脱离本发明的范围。又，举例而言，可省略或添加各种区块(或其部分)而不脱离本发明的范围。
举例而言，如本文中参考实例方法1000的区块1030所论述，在各种示例实施例中，无需在区块1030处形成已安装半导体晶粒与基板之间的底胶(若有过的话)。在此情境中，可代替地作为区块1050的部分而形成底胶，举例而言，作为囊封程序的部分。
展示区块1060的各种态样的示例实施例300被展示于图3处。举例而言，示例实施例300可与本文中所呈现的其他示例实施例中的任一者共享任何或所有特性。举例而言，示例实施例300可与图2A至图2E的示例实施例200A至200E共享任何或所有特性。
示例实施例300(或总成、次总成、封装体等等)包含囊封材料280，举例而言，囊封材料280可与本文中所论述的囊封材料180共享任何或所有特性。与图2E所展示的示例实施例200E相比较，示例实施例300的实例囊封材料280底部填充于半导体晶粒130与基板110之间，举例而言，代替示例实施例200E的分离的底胶140。举例而言，囊封材料280的部分可包含模制底胶。因此，举例而言，由实例方法1000的区块1010至1060产生的实例电子装置可为图3所展示的电子装置200。
本文中的论述包括展示电子总成的各种部分及其制造方法的众多说明性图。为了清楚地说明，此等图并未展示每一实例总成的所有态样。本文中所提供的实例总成及/或方法中的任一者可与本文中所提供之任何或所有其他总成及/或方法共享任何或所有特性。举例而言而非限制，关于图1及图2所展示及论述的实例总成及/或方法中的任一者或其部分可并入至关于图3所论述的实例总成及/或方法中的任一者中。相反地，关于图3所展示及论述的总成及/或方法中的任一者可并入至关于图1及图2所展示及论述的总成及/或方法中。
概言之，本发明的各种态样提供一种电子装置及一种制造一电子装置的方法。作为非限制性实例，本发明的各种态样提供制造电子装置的各种方法及通过所述方法而制造的电子装置，所述方法包含利用一黏接层以将一上部电子封装体附接至一下部晶粒及/或利用金属柱以用于将所述上部电子封装体电连接至一下部基板，其中所述金属柱在所述下部基板上方相较于所述下部晶粒具有一较小高度。虽然已参考某些态样及实例而描述前述内容，但熟习此项技术者应理解，可进行各种改变且可取代等效物而不脱离本发明之范围。另外，可进行许多修改以使特定情形或材料适应于本发明的教示而不脱离本发明之范围。因此，希望本发明并不限于所揭示的特定实例，而是希望本发明将包括属于所附权利要求的范围内的所有实例。

Claims (20)

1.一种电子装置，其包含：
基板，其包含顶部基板侧、底部基板侧以及在所述顶部基板侧与所述底部基板侧之间的横向基板侧；
半导体晶粒，其包含顶部晶粒侧、底部晶粒侧以及在所述顶部晶粒侧与所述底部晶粒侧之间的横向晶粒侧，其中所述底部晶粒侧耦合至所述顶部基板侧；
第一导电互连结构，其在所述半导体晶粒与所述基板之间且将所述半导体晶粒电连接至所述基板；
黏接层，其包含顶部黏接层侧、底部黏接层侧以及在所述顶部黏接层侧与所述底部黏接层侧之间的横向黏接层侧，其中所述底部黏接层侧黏接至所述顶部晶粒侧；
上部半导体封装体，其包含顶部上部封装体侧、底部上部封装体侧以及在所述顶部上部封装体侧与所述底部上部封装体侧之间的横向上部封装体侧，其中所述底部上部封装体侧黏接至所述顶部黏接层侧，其中所述上部半导体封装体包括:
上部封装基板；
上部封装半导体晶粒，其耦接到所述上部封装基板的顶侧；以及
上部封装囊封材料，其覆盖所述上部封装半导体晶粒的顶侧；以及
基板对基板互连结构，其延伸在所述顶部基板侧以及所述底部上部封装体侧之间，其中所述基板对基板互连结构包括焊料部分和无焊料金属部分，其中所述无焊料金属部分包括铜，并且其中所述无焊料金属部分的至少一部分是位在所述半导体晶粒的所述顶部晶粒侧和所述底部晶粒侧之间并且在所述半导体晶粒的侧向处；
第一囊封材料，其至少覆盖所述顶部基板侧及所述横向上部封装体侧。
2.根据权利要求1所述的电子装置，其中所述黏接层覆盖整个所述顶部晶粒侧。
3.根据权利要求2所述的电子装置，其中所述第一囊封材料覆盖所述横向黏接层侧并且覆盖所述底部黏接层侧的一部分。
4.根据权利要求3所述的电子装置，其中由所述第一囊封材料覆盖的所述底部黏接层侧的所述部分包含围绕所述顶部晶粒侧的所述底部黏接层侧的外围环。
5.根据权利要求1所述的电子装置，其包括底胶层于所述半导体晶粒和所述基板之间，并且其中所述底胶层的横向侧被所述第一囊封材料所覆盖。
6.根据权利要求5所述的电子装置，其中所述黏接层的厚度不到所述底胶层的厚度的一半。
7.根据权利要求1所述的电子装置，其中所述上部封装囊封材料包含顶表面，所述顶表面与所述第一囊封材料的顶表面共面。
8.根据权利要求7所述的电子装置，其中所述第一囊封材料的所述顶表面以及所述上部封装囊封材料的所述顶表面是所述电子装置的顶表面。
9.根据权利要求1所述的电子装置，其中所述基板对基板互连结构的所述无焊料金属部分包含铜柱。
10.根据权利要求1所述的电子装置，其中所述基板对基板互连结构的所述焊料部分是垂直的位在所述底部上部封装体侧与所述基板对基板互连结构的所述无焊料金属部分的最上部表面之间。
11.根据权利要求1所述的电子装置，其中所述基板对基板互连结构的所述焊料部分的至少一部分是位在所述半导体晶粒的所述顶部晶粒侧和所述底部晶粒侧之间并且在所述半导体晶粒的侧向处。
12.一种电子装置，其特征在于，包含：
基板，其包含顶部基板侧、底部基板侧以及在所述顶部基板侧与所述底部基板侧之间的横向基板侧；
半导体晶粒，其包含顶部晶粒侧、底部晶粒侧以及在所述顶部晶粒侧与所述底部晶粒侧之间的横向晶粒侧，其中所述底部晶粒侧耦合至所述顶部基板侧；
第一导电互连结构，其在所述半导体晶粒与所述基板之间且将所述半导体晶粒电连接至所述基板；
黏接层，其包含顶部黏接层侧、底部黏接层侧以及在所述顶部黏接层侧与所述底部黏接层侧之间的横向黏接层侧，其中所述底部黏接层侧黏接至所述顶部晶粒侧；
上部半导体封装体，其包含顶部上部封装体侧、底部上部封装体侧以及在所述顶部上部封装体侧与所述底部上部封装体侧之间的横向上部封装体侧，其中所述底部上部封装体侧黏接至所述顶部黏接层侧，其中所述上部半导体封装体包括:
上部封装基板；
上部封装半导体晶粒，其耦接到所述上部封装基板的顶侧；以及
上部封装囊封材料，其覆盖所述上部封装半导体晶粒的顶侧；
基板对基板互连结构，其延伸在所述顶部基板侧以及所述底部上部封装体侧之间，其中所述基板对基板互连结构包括焊料部分和无焊料金属部分，其中所述无焊料金属部分包括铜且位在所述半导体晶粒的所述顶部晶粒侧和所述底部晶粒侧之间并且在所述半导体晶粒的侧向处；及
单一连续材料的第一囊封材料，其覆盖所述顶部基板侧、所述横向晶粒侧、所述横向黏接层侧以及所述底部黏接层侧的一部分，其中所述第一囊封材料包含第一表面，所述第一表面与所述顶部黏接层侧共面并且位在所述基板上方一垂直高度处，所述垂直高度低于所述第一囊封材料的最上部表面。
13.根据权利要求12所述的电子装置，其中所述黏接层是所述顶部晶粒侧和所述底部上部封装体侧之间的唯一材料层。
14.根据权利要求12所述的电子装置置，其中由所述第一囊封材料覆盖的所述底部黏接层侧的所述部分包含围绕所述顶部晶粒侧的所述底部黏接层侧的外围环。
15.根据权利要求12所述的电子装置，其中所述第一囊封材料的所述最上部表面至少与所述顶部上部封装体侧同高。
16.根据权利要求12所述的电子装置置，其中所述上部封装囊封材料包含顶表面，所述顶表面与所述第一囊封材料的所述最上部表面共面。
17.根据权利要求12所述的电子装置，其中所述黏接层包括大约30微米的厚度。
18.根据权利要求12所述的电子装置，其中所述黏接层覆盖整个所述顶部晶粒侧。
19.根据权利要求12所述的电子装置，其中所述基板对基板互连结构的所述焊料部分是垂直的位在所述底部上部封装体侧与所述基板对基板互连结构的所述无焊料金属部分的最上部表面之间所述第一囊封材料包含与所述顶部黏接层侧共面的表面。
20.根据权利要求12所述的电子装置，其中所述基板对基板互连结构的所述焊料部分的至少一部分是位在所述半导体晶粒的所述顶部晶粒侧和所述底部晶粒侧之间并且在所述半导体晶粒的侧向处。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297575B2 (en) * 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
US10304697B2 (en) * 2017-10-05 2019-05-28 Amkor Technology, Inc. Electronic device with top side pin array and manufacturing method thereof
US11075133B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill structure for semiconductor packages and methods of forming the same
KR102530319B1 (ko) 2018-12-07 2023-05-09 삼성전자주식회사 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법
US11342295B2 (en) * 2018-12-24 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic assembly, package structure having hollow cylinders and method of fabricating the same
US11189555B2 (en) 2019-01-30 2021-11-30 Delta Electronics, Inc. Chip packaging with multilayer conductive circuit
US20200243430A1 (en) * 2019-01-30 2020-07-30 Delta Electronics, Inc. Package structure and forming method of the same
US11901324B2 (en) * 2019-03-29 2024-02-13 Shanghai Avic Opto Electronics Co., Ltd. Chip package method and chip package structure
DE102019115369A1 (de) * 2019-06-06 2020-12-10 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-flip-chip-package
US20220359468A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130052179A (ko) * 2011-11-11 2013-05-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
CN103681606A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 三维（3d）扇出封装机制
KR20150092681A (ko) * 2014-02-05 2015-08-13 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN105390476A (zh) * 2014-08-28 2016-03-09 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN206076219U (zh) * 2016-05-06 2017-04-05 艾马克科技公司 半导体装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867500B2 (en) * 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
JP4342174B2 (ja) * 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JP3819851B2 (ja) * 2003-01-29 2006-09-13 松下電器産業株式会社 半導体装置およびその製造方法
TWI427802B (zh) * 2005-06-02 2014-02-21 Univ Illinois 可印刷半導體結構及製造和組合之相關方法
TWI305410B (en) * 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
US7569918B2 (en) * 2006-05-01 2009-08-04 Texas Instruments Incorporated Semiconductor package-on-package system including integrated passive components
US20080006937A1 (en) 2006-06-23 2008-01-10 Texas Instruments Incorporated Solderability Improvement Method for Leaded Semiconductor Package
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
KR100762354B1 (ko) * 2006-09-11 2007-10-12 주식회사 네패스 플립칩 반도체 패키지 및 그 제조방법
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
US8598717B2 (en) * 2006-12-27 2013-12-03 Spansion Llc Semiconductor device and method for manufacturing the same
US20080157267A1 (en) 2006-12-29 2008-07-03 Texas Instruments Stacked Printed Devices on a Carrier Substrate
US20080182398A1 (en) 2007-01-30 2008-07-31 Carpenter Burton J Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same
KR100851072B1 (ko) * 2007-03-02 2008-08-12 삼성전기주식회사 전자 패키지 및 그 제조방법
US7786001B2 (en) 2007-04-11 2010-08-31 International Business Machines Corporation Electrical interconnect structure and method
US7777351B1 (en) * 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
KR101011863B1 (ko) * 2008-12-02 2011-01-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR101287217B1 (ko) * 2009-07-27 2013-07-23 상명대학교 천안산학협력단 네트워크 관리 방법, 관리 장치 및 관리 시스템
JP5214554B2 (ja) * 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8299595B2 (en) * 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
US8304900B2 (en) 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
WO2012038849A1 (en) * 2010-09-21 2012-03-29 Koninklijke Philips Electronics N.V. Electronic textile and method of manufacturing an electronic textile
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
KR101237587B1 (ko) * 2011-08-08 2013-02-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
EP2573215A1 (en) * 2011-09-20 2013-03-27 Mölnlycke Health Care AB Polymer fibers
JP5887415B2 (ja) * 2011-10-03 2016-03-16 インヴェンサス・コーポレイション 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9362197B2 (en) * 2012-11-02 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Molded underfilling for package on package devices
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
FR3002241B1 (fr) * 2013-02-21 2015-11-20 Altatech Semiconductor Dispositif de depot chimique en phase vapeur
TWI520285B (zh) * 2013-08-12 2016-02-01 矽品精密工業股份有限公司 半導體封裝件及其製法
KR102065008B1 (ko) * 2013-09-27 2020-01-10 삼성전자주식회사 적층형 반도체 패키지
US20150221570A1 (en) * 2014-02-04 2015-08-06 Amkor Technology, Inc. Thin sandwich embedded package
KR102161776B1 (ko) * 2014-03-28 2020-10-06 에스케이하이닉스 주식회사 적층 패키지
KR102198858B1 (ko) * 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
KR101665242B1 (ko) * 2015-03-20 2016-10-11 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130052179A (ko) * 2011-11-11 2013-05-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
CN103681606A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 三维（3d）扇出封装机制
KR20150092681A (ko) * 2014-02-05 2015-08-13 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN105390476A (zh) * 2014-08-28 2016-03-09 台湾积体电路制造股份有限公司 半导体封装件及其形成方法
CN206076219U (zh) * 2016-05-06 2017-04-05 艾马克科技公司 半导体装置

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