KR20130052179A - 반도체 디바이스 - Google Patents

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Abstract

본 발명은 서브스트레이트에 적층된 적어도 하나 이상의 반도체 다이를 전기적으로 연결하며, 패키지의 크기 및 두께를 줄일 수 있는 반도체 디바이스에 관한 것이다.
일례로, 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이; 상기 제 1 반도체 다이의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및 상기 제 1 반도체 다이 및 상기 TMV 반도체 디바이스를 인캡슐레이션 하는 제 1 인캡슐란트를 포함하고, 상기 TMV 반도체 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 관통 전극이 상기 제 1 배선 패턴에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스를 개시한다.

Description

반도체 디바이스{Semiconductor device}
본 발명은 반도체 디바이스에 관한 것이다.
최근 고용량의 반도체 디바이스를 제공하기 위하여 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 디바이스를 제공하기 위한 방법으로는 서브스트레이트에 다수의 플립칩을 적층하여 반도체 디바이스를 제조할 수 있다. 여기서, 두 개 이상의 플립칩을 적층하려면, 상기 플립칩을 서로 전기적으로 연결시켜주는 인터포저 및 접착 부재가 필요하게 된다. 그러나, 이러한 인터포저나 접착 부재는 반도체 디바이스의 크기 및 두께를 증가시키는 원인이 된다. 따라서, 적층된 플립칩을 서로 전기적으로 연결하면서도 반도체 디바이스의 크기 및 두께를 감소시킬 수 있는 방법이 요구된다.
본 발명은 서브스트레이트에 적층된 적어도 하나 이상의 반도체 다이를 전기적으로 연결하며, 패키지의 크기 및 두께를 줄일 수 있는 반도체 디바이스를 제공한다.
본 발명에 의한 반도체 디바이스는 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이; 상기 제 1 반도체 다이의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및 상기 제 1 반도체 다이 및 상기 TMV 반도체 디바이스를 인캡슐레이션 하는 제 1 인캡슐란트를 포함하고, 상기 TMV 반도체 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 관통 전극이 상기 제 1 배선 패턴에 전기적으로 연결된 것을 특징으로 한다.
여기서, 상기 제 2 반도체 디바이스의 상면에는 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 상면에는 보호층이 형성되며, 상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결할 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고, 상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성될 수 있다.
또한, 상기 제 1 재배선층은 상기 제 2 반도체 다이의 상부에서 상기 제 2 인캡슐란트의 상부로 연장되게 형성될 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 상면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층; 상기 제 3 패시베이션층 위에 형성되며, 상기 제 1 재배선층을 덮는 제 4 패시베이션층; 및 상기 제 1 관통 전극에 형성된 솔더볼을 더 포함할 수 있다. 상기 솔더볼은 상기 서브스트레이트의 제 1 배선 패턴과 전기적으로 연결될 수 있다. 상기 제 1 인캡슐란트는 상기 솔더볼을 인캡슐레이션할 수 있다.
또한, 상기 TMV 반도체 디바이스의 상부에 적층된 적층 디바이스를 더 포함하고, 상기 적층 디바이스는 상기 제 1 재배선층에 전기적으로 연결될 수 있다.
또한, 본 발명에 의한 반도체 디바이스는 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및 상기 TMV 반도체 디바이스의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이를 포함하고, 상기 TMV 반도체 디바이스는 상기 제 1 관통 전극이 상기 제 1 배선 패턴에 직접적으로 연결될 수 있다.
여기서, 상기 제 1 관통 전극은 상기 제 1 배선 패턴과 대응되는 위치에 형성될 수 있다.
또한, 상기 제 2 반도체 디바이스는 상면에 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 상면에는 보호층이 형성되며, 상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결할 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고, 상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성될 수 있다. 상기 제 1 재배선층은 상기 제 2 반도체 다이의 상부에서 상기 제 2 인캡슐란트의 상부로 연장되게 형성될 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 상면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층; 및 상기 제 3 패시베이션층 위에 형성되며, 상기 제 1 재배선층의 일부를 외부로 노출하는 제 4 패시베이션층을 포함하고, 상기 제 1 반도체 다이는 상기 제 1 재배선층에 전기적으로 연결될 수 있다.
더불어, 상기 제 1 반도체 다이의 상부에 적층된 적층 디바이스를 더 포함하고, 상기 적층 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 재배선층에 전기적으로 연결될 수 있다.
또한, 상기 TMV 반도체 디바이스 및 상기 제 1 반도체 다이를 인캡슐레이션 하는 제 1 인캡슐란트를 더 포함하고, 상기 제 1 인캡슐란트에는 제 2 관통 전극이 형성될 수 있다. 상기 제 2 관통 전극은 상기 제 1 재배선층과 대응되는 위치에 형성될 수 있다. 여기서, 상기 제 1 반도체 다이의 상부에 적층된 적층 디바이스를 더 포함하고, 상기 적층 디바이스는 상기 제 2 관통 전극에 전기적으로 연결될 수 있다.
또한, 본 발명에 의한 반도체 디바이스는 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트; 상기 서브스트레이트의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이; 상기 제 1 반도체 다이의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및 상기 제 1 반도체 다이 및 상기 TMV 반도체 디바이스를 인캡슐레이션 하는 제 1 인캡슐란트를 포함하고, 상기 TMV 반도체 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 재배선층이 상기 제 1 배선 패턴에 전기적으로 연결된 것을 특징으로 한다.
여기서, 상기 제 2 반도체 디바이스는 하면에 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 하면에는 보호층이 형성되며, 상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결할 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고, 상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성될 수 있다. 상기 제 1 재배선층은 상기 제 2 반도체 다이의 하부에서 상기 제 2 인캡슐란트의 하부로 연장되게 형성될 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 하면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층; 상기 제 3 패시베이션층 아래에 형성되며, 상기 제 1 재배선층을 덮는 제 4 패시베이션층; 및 상기 제 1 재배선층에 형성된 솔더볼을 더 포함할 수 있다. 기 솔더볼은 상기 서브스트레이트의 제 1 배선 패턴과 전기적으로 연결될 수 있다. 상기 제 1 인캡슐란트는 상기 솔더볼을 인캡슐레이션할 수 있다.
더불어, 상기 TMV 반도체 디바이스의 상부에 적층된 적층 디바이스를 더 포함하고, 상기 적층 디바이스는 상기 제 1 관통 전극에 전기적으로 연결될 수 있다.
또한, 상기 제 1 반도체 다이와 상기 TMV 반도체 디바이스 사이에 형성되며, 본드 패드가 형성된 제 3 반도체 다이를 더 포함하고, 상기 제 3 반도체 다이의 본드 패드는 상기 제 1 재배선층에 전기적으로 연결될 수 있다. 여기서, 상기 TMV 반도체 디바이스의 상부에 적층된 적층 디바이스를 더 포함하고, 상기 적층 디바이스는 상기 제 1 관통 전극에 전기적으로 연결될 수 있다.
또한, 본 발명에 의한 반도체 디바이스는 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및 상기 TMV 반도체 디바이스의 상부에 안착된 제 1 반도체 다이를 포함하고, 상기 제 1 반도체 다이는 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 한다.
여기서, 상기 제 2 반도체 디바이스의 상면에는 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 상면에는 보호층이 형성되며, 상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결할 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고, 상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성될 수 있다. 상기 제 1 재배선층은 상기 제 2 반도체 다이의 상부에서 상기 제 2 인캡슐란트의 상부로 연장되게 형성될 수 있다.
또한, 상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 상면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층; 상기 제 3 패시베이션층 위에 형성되며, 상기 제 1 재배선층의 일부를 외부로 노출하는 제 4 패시베이션층; 상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 하면에 형성되며, 상기 제 1 관통 전극의 일부를 외부로 노출하는 제 5 패시베이션층; 상기 제 5 패시베이션층 아래에 형성되며, 상기 제 1 관통 전극과 전기적으로 연결된 제 2 재배선층; 상기 제 5 패시베이션층 아래에 형성되며, 상기 제 2 재배선층의 일부를 외부로 노출하는 제 6 패시베이션층; 및 상기 제 2 재배선층에 형성된 솔더볼을 더 포함할 수 있다.
여기서, 상기 제 2 재배선층은 상기 제 2 반도체 다이의 하부에서 상기 제 2 인캡슐란트의 하부로 연장되게 형성될 수 있다.
더불어, 상기 제 1 반도체 다이의 상부에 적층된 적층 디바이스를 더 포함하고, 상기 적층 디바이스는 상기 제 1 재배선층에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 제 1 반도체 다이의 상부에 제 2 반도체 다이, 제 1 관통 전극 및 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스를 구비하여 상기 제 1 반도체 다이와 제 2 반도체 다이를 상기 제 1 관통 전극을 통해서 전기적으로 연결함으로써, 상기 제 1 반도체 다이와 제 2 반도체 다이를 연결하기 위해 별도의 인터포저를 필요로 하지 않는다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스는 패키지의 사이즈 및 두께를 줄일 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스는 제 2 반도체 다이, 제 1 관통 전극 및 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스를 구비하여 제 1 반도체 다이와 서브스트레이트를 상기 제 1 관통 전극을 통해서 전기적으로 연결함으로써, 상기 제 1 반도체 다이와 서브스트레이트를 연결하기 위해 별도의 인터포저를 필요로 하지 않는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스는 패키지의 사이즈 및 두께를 줄일 수 있게 된다.
또한, 본 발명의 또다른 실시예에 따른 반도체 디바이스는 제 1 반도체 다이의 상부에 제 2 반도체 다이 및 상기 제 2 반도체 다이의 하부에 형성된 제 1 재배선층을 포함하는 TMV 반도체 디바이스를 구비하고 상기 제 1 반도체 다이와 제 2 반도체 다이를 상기 제 1 재배선층을 통해서 전기적으로 연결함으로써, 상기 제 1 반도체 다이와 제 2 반도체 다이를 연결하기 위해 별도의 인터포저를 필요로 하지 않는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스는 패키지의 사이즈 및 두께를 줄일 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 10은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 13은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 제 1 반도체 다이(120), TMV 반도체 디바이스(130) 및 제 1인캡슐란트(140)를 포함한다.
상기 서브스트레이트(110)는 절연층(111), 제 1 배선 패턴(112), 제 2 배선 패턴(113), 제 1 패시베이션층(114), 제 2 패시베이션층(115), 관통 비아(116) 및 제 1 솔더볼(117)을 포함한다. 상기 서브스트레이트(110)는 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.
상기 절연층(111)은 평평한 상면(111a)과 하면(111b)으로 이루어진다. 상기 절연층(111)은 상면(111a)에 형성된 제 1 배선 패턴(112)과 하면(111b)에 형성된 제 2 배선 패턴(113) 사이를 절연시킨다. 여기서, 상기 절연층(111)은 단층으로 이루어질 수 있다.
상기 제 1 배선 패턴(112)은 상기 절연층(111)의 상면(111a)에 형성된다. 상기 제 1 배선 패턴(112)은 관통 비아(116)를 통해서 제 2 배선 패턴(113)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선 패턴(112)은 제 2 솔더볼(123) 및 제 3 솔더볼(137)을 통해 제 1 반도체 다이(120) 및 TMV 반도체 디바이스(130)와 전기적으로 연결될 수 있다. 상기 제 1 배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 또는 그 등가물이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제 2 배선 패턴(113)은 상기 절연층(111)의 하면(111b)에 형성된다, 상기 제 2 배선 패턴(113)은 관통 비아(116)를 통해서 제 1 배선 패턴(112)과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선 패턴(113)에는 제 1 솔더볼(117)이 용착된다. 이러한 제 2 배선 패턴(113)은 상기 제 1 배선 패턴(112)과 동일한 재질로 이루어질 수 있다.
상기 제 1 패시베이션층(114)은 상기 절연층(111)의 상면(111a)에서 상기 제 1 배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 1 배선 패턴(112)을 외부 환경으로부터 보호한다. 즉, 상기 제 1 패시베이션층(114)은 상기 절연층(111)의 상면(111a)에 형성되며, 상기 제 1 배선 패턴(112)의 일부를 외부로 노출 시킨다. 상기 제 1 패시베이션층(114)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2 패시베이션층(115)은 상기 절연층(111)의 하면(111b)에서 상기 제 2 배선 패턴(113)의 외주연에 일정두께로 형성되어, 상기 제 2 배선 패턴(113)을 외부 환경으로부터 보호한다. 즉, 상기 제 2 패시베이션층(115)은 상기 절연층(111)의 하면(111b)에 형성되어, 상기 제 2 배선 패턴(113)의 일부를 외부로 노출 시킨다. 상기 제 2 패시베이션층(115)은 상기 제 1 패시베이션층(114)과 동일한 재질로 이루어질 수 있다.
상기 관통 비아(116)는 상기 절연층(111)의 상면(111a)에서 하면(111b)을 관통하도록 형성된다. 상기 관통 비아(116)는 제 1 배선 패턴(112)과 제 2 배선 패턴(113)을 전기적으로 연결시킬 수 있다. 이러한 관통 비아(116)는 도전성 물질, 예를 들어, 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 제 1 솔더볼(117)은 상기 제 2 배선 패턴(113)에 용착된다. 상기 제 1 솔더볼(117)은 상기 관통 비아(116)와 제 1 배선 패턴(112) 및 제 2 솔더볼(123)을 통해서 상기 제 1 반도체 다이(120)와 전기적으로 연결될 수 있다. 또한, 상기 제 1 솔더볼(117)은 상기 관통 비아(116)와 제 1 배선 패턴(112) 및 제 3 솔더볼(137)을 통해서 상기 TMV 반도체 디바이스(130)와 전기적으로 연결될 수 있다. 상기 제 1 솔더볼(117)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 1 반도체 다이(120)는 상기 서브스트레이트(110)의 상부에 안착된다. 상기 제 1 반도체 다이(120)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 제 1 반도체 다이(120)는 대략 평평한 상면(120a)과 하면(120b)을 갖는다. 또한, 상기 제 1 반도체 다이(120)의 하면(120b)에는 적어도 하나의 본드 패드(121)가 형성되고, 상기 본드 패드(121)의 외주연에는 보호층(122)이 형성된다. 상기 보호층(122)은 상기 본드 패드(121)의 일부를 외부로 노출시키며, 상기 본드 패드(121)의 노출된 부분에는 제 2 솔더볼(123)이 용착된다. 상기 제 1 반도체 다이(120)는 상기 제 2 솔더볼(123)을 통해 상기 서브스트레이트(110)의 제 1 배선 패턴(112)에 전기적으로 연결된다. 즉, 상기 제 2 솔더볼(123)이 상기 서브스트레이트(110)의 제 1 배선 패턴(112)에 용착되어, 상기 서브스트레이트(110)와 상기 제 1 반도체 다이(120)는 전기적으로 연결된다.
상기 TMV 반도체 디바이스(130)는 상기 제 1 반도체 다이(120)의 상부에 안착되며, 상기 서브스트레이트(110)와 전기적으로 연결된다. 상기 TMV 반도체 디바이스(130)는 제 2 반도체 다이(131), 제 2 인캡슐란트(132), 제 1 관통 전극(133), 제 3 패시베이션층(134), 제 1 재배선층(135), 제 4 패시베이션층(136) 및 제 3 솔더볼(137)을 포함한다.
상기 제 2 반도체 다이(131)는 상기 제 1 반도체 다이(120)와 같이 실리콘 재질로 형성되며, 그 내부에는 다소의 반도체 소자들이 형성되어 있다. 상기 제 2 반도체 다이(131)는 대략 평평한 상면(131a)과 하면(131b)을 갖는다. 또한, 상기 제 2 반도체 다이(131)의 상면(131a)에는 적어도 하나의 본드 패드(131c)가 형성되고, 상기 본드 패드(131c)의 외주연에는 보호층(131d)이 형성된다. 여기서, 상기 제 2 반도체 다이(131)의 하면(131b)과 상기 제 1 반도체 다이(120)의 상면(120a)은 서로 접촉하게 된다. 즉, 상기 제 2 반도체 다이(131)와 상기 제 1 반도체 다이(120)는 본드 패드가 형성되지 않는 면이 서로 접촉하게 된다. 또한, 상기 제 2 반도체 다이(131)는 상기 제 1 반도체 다이(120)의 크기보다 크게 형성될 수 있다.
상기 제 2 인캡슐란트(132)는 상기 제 2 반도체 다이(131)의 측면을 인캡슐레이션(encapsulation)한다. 즉, 상기 제 2 인캡슐란트(132)는 상기 제 2 반도체 다이(131)의 측면에 형성되어, 상기 제 2 반도체 다이(131)의 측면을 외부 환경으로부터 보호하는 역할을 한다. 상기 제 2 인캡슐란트(132)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 또한, 상기 제 2 인캡슐란트(132)는 상기 제 2 반도체 다이(131)의 측면에 형성되어, 상기 본드 패드(131c)에 전기적으로 연결된 제 1 재배선층(135)을 상기 제 2 반도체 다이(131)의 외부로 연장시킬 수 있다. 이러한, TMV 반도체 디바이스(130)의 구조를 WLFO(Wafer-level fan-out)라고 한다.
상기 제 1 관통 전극(133)은 상기 제 2 인캡슐란트(132)에 형성되며, 상기 제 2 인캡슐란트(132)의 상면에서 하면을 관통하도록 형성된다. 상기 제 1 관통 전극(133)은 제 1 재배선층(135)을 통해 제 2 반도체 다이(131)와 전기적으로 연결된다. 또한, 상기 제 1 관통 전극(133)은 제 3 솔더볼(137)을 통해 상기 서브스트레이트(110)와 전기적으로 연결된다. 여기서, 상기 서브스트레이트(110)는 상기 제 1 반도체 다이(120)와 전기적으로 연결되어 있다. 결과적으로, 상기 제 1 관통 전극(133)을 통해서 상기 제 1 반도체 다이(120)와 상기 제 2 반도체 다이(131)는 전기적으로 연결된다. 상기 제 1 관통 전극(133)은 도전성 물질, 예를 들어, 금, 은, 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 제 3 패시베이션층(134)은 상기 제 2 반도체 다이(131)의 상면(131a) 및 상기 제 2 인캡슐란트(132)의 상면에 동일한 두께로 형성된다. 상기 제 3 패시베이션층(134)은 상기 제 2 반도체 다이(131)의 본드 패드(131c)의 일부를 외부로 노출시키고, 상기 제 1 관통 전극(133)의 일부를 외부로 시킨다. 상기 제 3 패시베이션층(134)은 상기 제 1 패시베이션층(114) 및 제 2 패시베이션층(115)과 동일한 재질로 형성될 수 있다.
상기 제 1 재배선층(135)은 상기 제 3 패시베이션층(134)의 상부에 형성되며, 상기 제 3 패시베이션층(134)에 의해 외부로 노출된 본드 패드(131c) 및 제 1 관통 전극(133)과 전기적으로 연결된다. 즉, 상기 제 1 재배선층(135)은 상기 제 2 반도체 다이(131)의 상부에서 상기 제 2 인캡슐란트(132)의 상면으로 연장되게 형성되며, 상기 본드 패드(131c)와 상기 제 1 관통 전극(133)을 전기적으로 연결시키는 역할을 한다. 물론, 상기 제 1 재배선층(135)은 제 2 반도체 다이(131)의 상부에만 형성되거나 상기 제 2 인캡슐란트(132)의 상부에만 형성될 수도 있다. 이러한 상기 제 1 재배선층(135)은 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 4 패시베이션층(136)은 상기 제 1 재배선층(135)을 덮도록 상기 제 3 패시베이션층(134)의 상부에 동일한 두께로 형성된다. 상기 제 4 패시베이션층(136)은 상기 제 1 재배선층(135)을 외부 환경으로부터 보호한다. 상기 제 4 패시베이션층(136)은 상기 제 3 패시베이션층(134)과 동일한 재질로 형성될 수 있다.
상기 제 3 솔더볼(137)은 상기 제 1 관통 전극(133)의 하부에 용착된다. 상기 제 3 솔더볼(117)은 상기 제 1 관통 전극(133)과 제 1 재배선층(135)을 통해서 상기 제 2 반도체 다이(131)와 전기적으로 연결될 수 있다. 상기 제 3 솔더볼(137)은 상기 서브스트레이트(110)의 제 1 배선 패턴(112)에 전기적으로 연결되어, 상기 TMV 반도체 디바이스(130)를 상기 서브스트레이트(110)에 전기적으로 연결하는 역할을 한다. 여기서, 상기 제 1 배선 패턴(112)은 상기 제 1 반도체 다이(120)와 전기적으로 연결되어 있다. 따라서, 상기 TMV 반도체 디바이스(130)는 상기 제 3 솔더볼(137)을 통해서 상기 제 1 반도체 다이(120)와 전기적으로 연결된다.
상기 제 1 인캡슐란트(140)는 상기 서브스트레이트(110)의 상부에서 상기 제 1 반도체 다이(120) 및 상기 TMV 반도체 디바이스(130)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션한다. 상기 제 1 인캡슐란트(140)는 상기 TMV 반도체 디바이스(130)의 측면과 하면을 인캡슐레이션하여, 상기 TMV 반도체 디바이스(130)의 상면을 외부로 노출시킬 수 있다. 즉, 상기 제 1 인캡슐란트(140)의 상면과 상기 TMV 반도체 디바이스(130)의 제 4 패시베이션층(136)은 동일한 평면을 이룰 수 있다. 상기 제 1 인캡슐란트(140)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 반도체 다이(120)의 상부에 제 2 반도체 다이(131), 제 1 관통 전극(133) 및 상기 제 2 반도체 다이(131)와 제 1 관통 전극(133)을 전기적으로 연결하는 제 1 재배선층(135)을 포함하는 TMV 반도체 디바이스(130)를 구비하여 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(131)를 상기 제 1 관통 전극(133)을 통해서 전기적으로 연결함으로써, 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(131)를 연결하기 위해 별도의 인터포저를 필요로 하지 않는다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 패키지의 사이즈 및 두께를 줄일 수 있게 된다.
더불어, 본 발명의 일 실시예에 따른 반도체 디바이스(100)에는 여러 개의 반도체 디바이스를 적층할 수 있다. 도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다. 도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 다이(100)의 상부에 제 1 적층 반도체 디바이스(10)를 적층하여 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 구현할 수 있다. 여기서, 상기 제 1 적층 반도체 디바이스(10)는 상기 TMV 반도체 디바이스(130)의 제 1 재배선층(135)에 솔더볼이 용착되어 전기적으로 연결될 수 있다.
또한, 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 다이(100)의 상부에 제 1 적층 반도체 디바이스(10) 및 제 2 적층 반도체 디바이스(20)를 적층하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)를 구현할 수 있다. 여기서, 상기 제 1 적층 반도체 디바이스(10)와 제 2 적층 반도체 디바이스(20)의 패키지는 도면에 도시된 바에 국한되지 않고, 상기 반도체 디바이스(100)의 상부에 적층할 수 있는 반도체 디바이스라면 어떠한 패키지라도 가능하다. 따라서, 상기 제 1 적층 반도체 디바이스(10)와 제 2 적층 반도체 디바이스(20)에 대한 설명은 생략하기로 한다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4에 도시된 반도체 디바이스(400)는 도 1에 도시된 반도체 디바이스(100)와 거의 유사하다. 따라서, 여기서는 그 차이점을 중심으로 설명하기로 한다.
도 4를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 서브스트레이트(110), 제 1 반도체 다이(420) 및 TMV 반도체 디바이스(430)를 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 제 1 반도체 다이(420)와 TMV 반도체 디바이스(430)의 적층 위치가 다르며, 제 1 인캡슐란트(140)로 인캡슐레이션되지 않는다.
상기 TMV 반도체 디바이스(430)는 상기 서브스트레이트(110)의 상부에 안착되어, 상기 서브스트레이트(110)와 전기적으로 연결된다. 상기 TMV 반도체 디바이스(430)는 제 2 반도체 다이(431), 제 2 인캡슐란트(432), 제 1 관통 전극(433), 제 3 패시베이션층(434), 제 1 재배선층(435) 및 제 4 패시베이션층(436)을 포함한다. 여기서, 상기 TMV 반도체 디바이스(430)는 도 1에 도시된 TMV 반도체 디바이스(130)에서 제 2 솔더볼(137)이 제거된 상태이다. 즉, 상기 TMV 반도체 디바이스(430)는 상기 서브스트레이트(110)의 상부에 안착되어 상기 제 1 관통 전극(433)이 직접적으로 제 2 배선 패턴(112)에 전기적으로 연결되므로, 제 3 솔더볼(137)이 필요하지 않다.
상기 제 1 관통 전극(433)은 상기 제 2 인캡슐란트(432)에 형성되며, 상기 제 2 인캡슐란트(432)의 상면에서 하면을 관통하도록 형성된다. 여기서, 상기 제 1 관통 전극(433)은 상기 서브스트레이트(110)에 형성된 제 2 배선 패턴(112) 위에 형성되어, 상기 서브스트레이트(110)와 전기적으로 연결된다. 또한, 상기 제 1 관통 전극(433)은 제 1 재배선층(435)을 통해 제 2 반도체 다이(431)와 전기적으로 연결되며, 상기 제 1 재배선층(435)에는 제 1 반도체 다이(420)의 제 2 솔더볼(423)이 용착된다. 결과적으로, 상기 제 1 관통 전극(433)을 통해서 상기 제 1 반도체 다이(420)와 상기 서브스트레이트(110)는 전기적으로 연결된다. 상기 제 1 관통 전극(433)은 도전성 물질, 예를 들어, 금, 은, 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 제 4 패시베이션층(436)은 상기 제 1 재배선층(435)을 덮도록 상기 제 3 패시베이션층(436)의 상부에 동일한 두께로 형성된다. 상기 제 4 패시베이션층(436)은 상기 제 1 재배선층(435) 및 제 3 패시베이션층(434)을 외부 환경으로부터 보호한다. 더불어, 상기 제 4 패시베이션층(436)은 상기 제 1 재배선층(435)의 일부를 외부로 노출시킨다. 상기 제 4 패시베이션층(436)은 상기 제 3 패시베이션층(434)과 동일한 재질로 형성될 수 있다.
상기 제 1 반도체 다이(420)는 상기 TMV 반도체 디바이스(430)의 상부에 안착된다. 상기 제 1 반도체 다이(420)는 대략 평평한 상면(420a)과 하면(420b)을 갖는다. 또한, 상기 제 1 반도체 다이(420)의 하면(420b)에는 적어도 하나의 본드 패드(421)가 형성되고, 상기 본드 패드(421)의 외주연에는 보호층(422)이 형성된다. 상기 보호층(422)은 상기 본드 패드(421)의 일부를 외부로 노출시키며, 상기 본드 패드(421)의 노출된 부분에는 제 2 솔더볼(423)이 용착된다. 상기 제 1 반도체 다이(420)는 상기 제 2 솔더볼(423)을 통해 상기 TMV 반도체 디바이스(430)의 제 1 재배선층(435)에 전기적으로 연결된다. 즉, 상기 제 2 솔더볼(423)이 상기 TMV 반도체 디바이스(430)의 제 1 재배선층(435)에 용착되어, 상기 제 2 반도체 다이(431)와 상기 제 1 반도체 다이(420)를 전기적으로 연결시킨다. 더불어, 상기 TMV 반도체 디바이스(430)는 상기 제 1 관통 전극(433)을 통해 서브스트레이트(110)와 전기적으로 연결되어 있으므로, 결과적으로 상기 제 1 반도체 다이(420)는 상기 서브스트레이트(110)와 전기적으로 연결된다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 제 2 반도체 다이(431), 제 1 관통 전극(433) 및 상기 제 2 반도체 다이(431)와 제 1 관통 전극(433)을 전기적으로 연결하는 제 1 재배선층(435)을 포함하는 TMV 반도체 디바이스(430)를 구비하여 제 1 반도체 다이(420)와 서브스트레이트(110)를 상기 제 1 관통 전극(433)을 통해서 전기적으로 연결함으로써, 상기 제 1 반도체 다이(420)와 서브스트레이트(110)를 연결하기 위해 별도의 인터포저를 필요로 하지 않는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 패키지의 사이즈 및 두께를 줄일 수 있게 된다.
더불어, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)에는 다른 반도체 디바이스를 적층할 수 있다. 도 5는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)의 상부에 제 2 적층 반도체 디바이스(20)를 적층하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(500)를 구현할 수 있다. 여기서, 상기 제 2 적층 반도체 디바이스(20)는 상기 TMV 반도체 디바이스(430)의 제 1 재배선층(435)에 솔더볼이 용착되어 전기적으로 연결될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6에 도시된 반도체 디바이스(600)는 도 4에 도시된 반도체 디바이스(400)와 거의 유사하다. 따라서, 이하에서는 그 차이점을 중심으로 설명하기로 한다.
도 6을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 서브스트레이트(110), 제 1 반도체 다이(420), TMV 반도체 디바이스(430) 및 제 1 인캡슐란트(640)를 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 도 4에 도시된 반도체 디바이스(400)와 비교하여 제 1 인캡슐란트(640)를 더 포함한다.
상기 제 1 인캡슐란트(640)는 상기 서브스트레이트(110)의 상부에서 상기 제 1 반도체 다이(420) 및 상기 TMV 반도체 디바이스(430)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션한다. 상기 제 1 인캡슐란트(640)는 상기 TMV 반도체 디바이스(430)와 상기 제 1 반도체 다이(420)의 측면을 인캡슐레이션하여, 상기 제 1 반도체 다이(420)의 상면(420a)을 외부로 노출시킬 수 있다. 즉, 상기 제 1 인캡슐란트(640)의 상면과 상기 제 1 반도체 다이(420)의 상면(420a)은 동일한 평면을 이룰 수 있다. 또한, 상기 제 1 인캡슐란트(640)에는 제 2 관통 전극(641)이 형성될 수 있다. 상기 제 2 관통 전극(641)은 상기 제 1 반도체 다이(420)의 측면에 형성된 제 1 인캡슐란트(640)에 형성된다. 또한, 상기 제 2 관통 전극(641)은 상기 TMV 반도체 디바이스(430)의 제 1 재배선층(435) 위에 형성되어 상기 제 2 반도체 다이(431)와 전기적으로 연결될 수 있다. 상기 제 1 인캡슐란트(640)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성될 수 있다.
더불어, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)에는 다른 반도체 디바이스를 적층할 수 있다. 도 7은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)의 상부에 제 2 적층 반도체 디바이스(20)를 적층하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(700)를 구현할 수 있다. 여기서, 상기 제 2 적층 반도체 디바이스(20)는 상기 제 1 인캡슐란트(640)에 형성된 제 2 관통 전극(641)에 솔더볼이 용착되어 전기적으로 연결될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 8은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8에 도시된 반도체 디바이스(800)는 도 1에 도시된 반도체 디바이스와 거의 유사하다. 따라서, 이하에서는 그 차이점을 중심으로 설명하기로 한다.
도 8을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(800)는 서브스트레이트(110), 제 1 반도체 다이(120), TMV 반도체 디바이스(830) 및 제 1인캡슐란트(140)를 포함한다. 즉, 본 발명의 또다른 실시예에 따른 반도체 디바이스(800)는 도 1에 도시된 반도체 디바이스(100)에서 TMV 반도체 디바이스(130)를 거꾸로 뒤집어서(180도 회전) 적층한 것이다.
상기 TMV 반도체 디바이스(830)는 상기 제 1 반도체 다이(120)의 상부에 안착되며, 상기 서브스트레이트(110)와 전기적으로 연결된다. 상기 TMV 반도체 디바이스(830)는 제 2 반도체 다이(831), 제 2 인캡슐란트(832), 제 1 관통 전극(833), 제 3 패시베이션층(834), 제 1 재배선층(835), 제 4 패시베이션층(836) 및 제 3 솔더볼(837)을 포함한다.
상기 제 2 반도체 다이(831)는 대략 평평한 상면(831a)과 하면(831b)을 갖는다. 또한, 상기 제 2 반도체 다이(831)의 하면(831b)에는 적어도 하나의 본드 패드(831c)가 형성되고, 상기 본드 패드(831c)의 외주연에는 보호층(831d)이 형성된다. 여기서, 상기 제 2 반도체 다이(831)의 상면(831a)은 외부로 노출되고, 상기 본드 패드(831c)가 형성된 하면(831b)이 상기 제 1 반도체 다이(120)의 상면(120a)과 서로 마주보게 된다.
상기 제 2 인캡슐란트(832)는 상기 제 2 반도체 다이(831)의 측면을 인캡슐레이션한다. 즉, 상기 제 2 인캡슐란트(832)는 상기 제 2 반도체 다이(831)의 측면에 형성되어, 상기 제 2 반도체 다이(831)의 측면을 외부 환경으로부터 보호하는 역할을 한다.
상기 제 1 관통 전극(833)은 상기 제 2 인캡슐란트(832)에 형성되며, 상기 제 2 인캡슐란트(832)의 상면에서 하면을 관통하도록 형성된다. 상기 제 1 관통 전극(833)은 제 1 재배선층(835)을 통해 제 2 반도체 다이(831)와 전기적으로 연결된다.
상기 제 3 패시베이션층(834)은 상기 제 2 반도체 다이(831)의 하부 및 상기 제 2 인캡슐란트(832)의 하부에 동일한 두께로 형성된다. 상기 제 3 패시베이션층(834)은 상기 제 2 반도체 다이(831)의 본드 패드(831c)의 일부를 외부로 노출시키고, 상기 제 1 관통 전극(833)의 일부를 외부로 시킨다.
상기 제 1 재배선층(835)은 상기 제 3 패시베이션층(834)의 하부에 형성되며, 상기 제 3 패시베이션층(834)에 의해 외부로 노출된 본드 패드(831c) 및 제 1 관통 전극(833)과 전기적으로 연결된다. 즉, 상기 제 1 재배선층(835)은 상기 제 2 반도체 다이(831)의 하부에서 상기 제 2 인캡슐란트(832)의 하부로 연장되게 형성되며, 상기 본드 패드(831c)와 상기 제 1 관통 전극(833)을 전기적으로 연결시키는 역할을 한다.
상기 제 4 패시베이션층(836)은 상기 제 1 재배선층(835)을 덮도록 상기 제 3 패시베이션층(834)의 하부에 동일한 두께로 형성된다. 상기 제 4 패시베이션층(836)은 상기 제 1 재배선층(835) 및 제 3 패시베이션층(834)을 외부 환경으로부터 보호하며, 상기 제 1 재배선층(835)의 일부를 외부로 노출시킨다.
상기 제 3 솔더볼(837)은 상기 제 4 패시베이션층(836)에 의해 외부로 노출된 제 1 재배선층(835)에 용착된다. 따라서, 상기 제 3 솔더볼(837)은 상기 제 1 재배선층(835)을 통해서 상기 제 2 반도체 다이(831)와 전기적으로 연결된다. 또한, 상기 제 3 솔더볼(837)은 상기 서브스트레이트(110)의 제 1 배선 패턴(112)에 전기적으로 연결되어, 상기 TMV 반도체 디바이스(830)를 상기 서브스트레이트(110)에 전기적으로 연결하는 역할을 한다. 여기서, 상기 제 1 배선 패턴(112)은 상기 제 1 반도체 다이(120)와 전기적으로 연결되어 있다. 따라서, 상기 TMV 반도체 디바이스(830)는 상기 제 3 솔더볼(837)을 통해서 상기 제 1 반도체 다이(120)와 전기적으로 연결된다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(800)는 제 1 반도체 다이(120)의 상부에 제 2 반도체 다이(831) 및 상기 제 2 반도체 다이(831)의 하부에 형성된 제 1 재배선층(835)을 포함하는 TMV 반도체 디바이스(830)를 구비하고 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(831)를 상기 제 1 재배선층(835)을 통해서 전기적으로 연결함으로써, 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(831)를 연결하기 위해 별도의 인터포저를 필요로 하지 않는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(800)는 패키지의 사이즈 및 두께를 줄일 수 있게 된다.
더불어, 본 발명의 또다른 실시예에 따른 반도체 디바이스(800)에는 다른 반도체 디바이스를 적층할 수 있다. 도 9는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(800)의 상부에 제 2 적층 반도체 디바이스(20)를 적층하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(900)를 구현할 수 있다. 여기서, 상기 제 2 적층 반도체 디바이스(20)는 상기 TMV 반도체 디바이스(830)의 제 1 관통 전극(833)에 솔더볼이 용착되어 전기적으로 연결될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 10은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 10에 도시된 반도체 디바이스(1000)는 도 8에 도시된 반도체 디바이스(800)와 거의 유사하다. 따라서, 이하에서는 그 차이점을 중심으로 설명하기로 한다.
도 10을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1000)는 서브스트레이트(110), 제 1 반도체 다이(120), TMV 반도체 디바이스(830), 제 1인캡슐란트(140) 및 제 3 반도체 다이(1120)를 포함한다.
상기 제 3 반도체 다이(1120)는 상기 제 1 반도체 다이(120)와 상기 TMV 반도체 디바이스(830) 사이에 위치한다. 상기 제 3 반도체 다이(1120)는 상기 제 1 반도체 다이(120)의 상면(120a)에 안착되며, 대략 평평한 상면(1120a)과 하면(1120b)을 갖는다. 즉, 상기 제 3 반도체 다이(1120)의 상면(1120a)은 상기 TMV 반도체 디바이스(830)의 하면(830b)과 마주하고, 하면(1120b)은 상기 제 1 반도체 다이(120)의 상면(120a)과 접촉하게 된다. 이때, 상기 제 3 반도체 다이(1120)는 접착 부재(미도시)에 의해 상기 제 1 반도체 다이(120)에 부착될 수 있다. 상기 제 3 반도체 다이(1120)의 상면(1120a)에는 적어도 하나의 본드 패드(1121)가 형성되고, 상기 본드 패드(1121)의 외주연에는 보호층(1122)이 형성된다. 상기 보호층(1122)은 상기 본드 패드(1121)의 일부를 외부로 노출시키며, 상기 본드 패드(1121)의 노출된 부분에는 제 4 솔더볼(1123)이 용착된다. 상기 제 3 반도체 다이(1120)는 상기 제 4 솔더볼(1123)을 통해 상기 TMV 반도체 디바이스(830)의 제 1 재배선층(835)에 전기적으로 연결된다. 따라서, 상기 제 3 반도체 다이(1120)는 상기 TMV 반도체 디바이스(830)의 제 2 반도체 다이(831)와 전기적으로 연결된다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1000)는 서브스트레이트(110)에 여러 개의 반도체 다이가 적층되더라도, 하부에 형성된 제 1 재배선층(835)을 포함하는 TMV 반도체 디바이스(830)를 구비함으로써, 별도의 인터포저 없이 각 반도체 다이를 전기적으로 연결할 수 있다.
더불어, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1000)에는 다른 반도체 디바이스를 적층할 수 있다. 도 11는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1000)의 상부에 제 2 적층 반도체 디바이스(20)를 적층하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(1100)를 구현할 수 있다. 여기서, 상기 제 2 적층 반도체 디바이스(20)는 상기 TMV 반도체 디바이스(830)의 제 1 관통 전극(833)에 솔더볼이 용착되어 전기적으로 연결될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 12를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1200)는 제 1 반도체 다이(120) 및 TMV 반도체 디바이스(1130)를 포함한다.
상기 TMV 반도체 디바이스(1130)는 제 2 반도체 다이(1131), 제 2 인캡슐란트(1132), 제 1 관통 전극(1133), 제 3 패시베이션층(1134), 제 1 재배선층(1135), 제 4 패시베이션층(1136), 제 5 패시베이션층(1137), 제 2 재배선층(1138), 제 6 패시베이션층(1139) 및 제 3 솔더볼(1140)을 포함한다. 즉, 상기 TMV 반도체 디바이스(1130)는 상면(1130a)에 형성된 제 1 재배선층(1135)뿐만 아니라 하면(1130b)에 형성된 제 2 재배선층(1138)을 더 포함한다.
상기 제 2 반도체 다이(1131)는 일반적으로 실리콘 재질로 형성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 제 2 반도체 다이(1131)는 대략 평평한 상면(1131a)과 하면(1131b)을 갖는다. 또한, 상기 제 2 반도체 다이(1131)의 상면(1131a)에는 적어도 하나의 본드 패드(1131c)가 형성되고, 상기 본드 패드(1131c)의 외주연에는 보호층(1131d)이 형성된다.
상기 제 2 인캡슐란트(1132)는 상기 제 2 반도체 다이(1131)의 측면을 인캡슐레이션한다. 즉, 상기 제 2 인캡슐란트(1132)는 상기 제 2 반도체 다이(1131)의 측면에 형성되어, 상기 제 2 반도체 다이(1131)의 측면을 외부 환경으로부터 보호하는 역할을 한다. 상기 제 2 인캡슐란트(1132)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 또한, 상기 제 2 인캡슐란트(1132)는 상기 제 2 반도체 다이(1131)의 측면에 형성되어, 상기 본드 패드(1131c)에 전기적으로 연결된 제 1 재배선층(1135)을 상기 제 2 반도체 다이(1131)의 외부로 연장시킬 수 있다. 더불어, 상기 제 2 인캡슐란트(1132)는 상기 제 2 반도체 다이(1131)의 측면에 형성되어, 제 2 재배선층(1138)을 상기 제 2 반도체 다이(1131)의 외부로 연장시킬 수 있다. 이러한, TMV 반도체 디바이스(1130)의 구조를 WLFO(Wafer-level fan-out)라고 한다.
상기 제 1 관통 전극(1133)은 상기 제 2 인캡슐란트(1132)에 형성되며, 상기 제 2 인캡슐란트(1132)의 상부에서 하부를 관통하도록 형성된다. 상기 제 1 관통 전극(1133)은 제 1 재배선층(1135)을 통해 제 2 반도체 다이(1131)와 전기적으로 연결된다. 또한, 상기 제 1 관통 전극(1133)은 제 2 재배선층(1138)을 통해 제 3 솔더볼(1140)과 전기적으로 연결된다. 상기 제 1 관통 전극(1133)은 도전성 물질, 예를 들어, 금, 은, 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 제 3 패시베이션층(1134)은 상기 제 2 반도체 다이(1131)의 상부 및 상기 제 2 인캡슐란트(1132)의 상부에 동일한 두께로 형성된다. 상기 제 3 패시베이션층(1134)은 상기 제 2 반도체 다이(1131)의 본드 패드(1131c)의 일부를 외부로 노출시키고, 상기 제 1 관통 전극(1133)의 일부를 외부로 노출시킨다.
상기 제 1 재배선층(1135)은 상기 제 3 패시베이션층(1134)의 상부에 형성되며, 상기 제 3 패시베이션층(1134)에 의해 외부로 노출된 본드 패드(1131c) 및 제 1 관통 전극(1133)과 전기적으로 연결된다. 즉, 상기 제 1 재배선층(1135)은 상기 제 2 반도체 다이(1131)의 상부에서 상기 제 2 인캡슐란트(1132)의 상부로 연장되게 형성되며, 상기 본드 패드(1131c)와 상기 제 1 관통 전극(1133)을 전기적으로 연결시키는 역할을 한다.
상기 제 4 패시베이션층(1136)은 상기 제 1 재배선층(1135)을 덮도록 상기 제 3 패시베이션층(1134)의 상부에 동일한 두께로 형성된다. 또한, 상기 제 4 패시베이션층(1136)은 상기 제 1 재배선층(1135)의 일부를 외부로 노출시킨다.
상기 제 5 패시베이션층(1137)은 상기 제 2 반도체 다이(1131)의 하부 및 상기 제 2 인캡슐란트(1132)의 하부에 동일한 두께로 형성된다. 상기 제 5 패시베이션층(1137)은 상기 제 1 관통 전극(1133)의 일부를 외부로 노출시킨다. 상기 제 5 패시베이션층(1137)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2 재배선층(1138)은 상기 제 5 패시베이션층(1137)의 하부에 형성되며, 상기 제 5 패시베이션층(1137)에 의해 외부로 노출된 제 1 관통 전극(1133)과 전기적으로 연결된다. 즉, 상기 제 2 재배선층(1138)은 상기 제 2 인캡슐란트(1132)의 하부에서 상기 제 2 반도체 다이(1131)의 하부로 연장되게 형성되며, 상기 제 1 관통 전극(1133)을 제 3 솔더볼(1140)에 전기적으로 연결시키는 역할을 한다. 물론, 상기 제 2 재배선층(1138)은 제 2 반도체 다이(1131)의 하부에만 형성되거나 상기 제 2 인캡슐란트(1132)의 하부에만 형성될 수도 있다.
상기 제 6 패시베이션층(1139)은 상기 제 2 재배선층(1138)을 덮도록 상기 제 5 패시베이션층(1137)의 하부에 동일한 두께로 형성된다. 상기 제 6 패시베이션층(1139)은 상기 제 2 재배선층(1138)의 일부를 외부로 노출시킨다. 또한, 상기 제 6 패시베이션층(1139)은 상기 제 5 패시베이션층(1137)과 동일한 재질로 이루어질 수 있다.
상기 제 3 솔더볼(1140)은 상기 제 2 재배선층(1138)에 용착된다. 상기 제 3 솔더볼(1140)은 상기 제 2 재배선층(1138)과 제 1 관통 전극(1133) 및 제 1 재배선층(1135)을 통해서 상기 제 2 반도체 다이(1131)와 전기적으로 연결될 수 있다. 제 3 솔더볼(1140)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 1 반도체 다이(120)는 상기 TMV 반도체 디바이스(1130)의 상부에 안착된다. 여기서, 상기 제 1 반도체 다이(120)의 제 2 솔더볼(123)은 상기 제 1 재배선층(1135)에 용착된다. 따라서, 상기 제 1 반도체 다이(120)는 상기 제 2 반도체 다이(1131)에 전기적으로 연결된다. 상기 제 1 반도체 다이(120)는 상기에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.
더불어, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1200)에는 다른 반도체 디바이스를 적층할 수 있다. 도 13은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 13에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(1200)의 상부에 제 2 적층 반도체 디바이스(20)를 적층하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(1300)를 구현할 수 있다. 여기서, 상기 제 2 적층 반도체 디바이스(20)는 상기 TMV 반도체 디바이스(1130)의 제 1 재배선층(1135)에 솔더볼이 용착되어 전기적으로 연결될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 디바이스 110: 서브스트레이트
111: 절연층 112: 제 1 배선 패턴
113: 제 2 배선 패턴 114: 제 1 패시베이션층
115: 제 2 패시베이션층 116: 관통 비아
117: 제 1 솔더볼 120: 제 1 반도체 다이
121: 본드 패드 122: 보호층
123: 제 2 솔더볼 130: TMV 반도체 디바이스
131: 제 2 반도체 다이 132: 제 2 인캡슐란트
133: 제 1 관통 전극 134: 제 3 패시베이션층
135: 제 1 재배선층 136: 제 4 패시베이션층
137: 제 3 솔더볼 140: 제 1 인캡슐란트

Claims (35)

  1. 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트;
    상기 서브스트레이트의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및
    상기 제 1 반도체 다이 및 상기 TMV 반도체 디바이스를 인캡슐레이션 하는 제 1 인캡슐란트를 포함하고,
    상기 TMV 반도체 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 관통 전극이 상기 제 1 배선 패턴에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 디바이스의 상면에는 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 상면에는 보호층이 형성되며,
    상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고,
    상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 제 1 재배선층은 상기 제 2 반도체 다이의 상부에서 상기 제 2 인캡슐란트의 상부로 연장되게 형성된 것을 특징으로 하는 반도체 디바이스.
  5. 제 3 항에 있어서,
    상기 TMV 반도체 디바이스는
    상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 상면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층;
    상기 제 3 패시베이션층 위에 형성되며, 상기 제 1 재배선층을 덮는 제 4 패시베이션층; 및
    상기 제 1 관통 전극에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 솔더볼은 상기 서브스트레이트의 제 1 배선 패턴과 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  7. 제 7 항에 있어서,
    상기 제 1 인캡슐란트는 상기 솔더볼을 인캡슐레이션하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 TMV 반도체 디바이스의 상부에 적층된 적층 디바이스를 더 포함하고,
    상기 적층 디바이스는 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  9. 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트;
    상기 서브스트레이트의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및
    상기 TMV 반도체 디바이스의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이를 포함하고,
    상기 TMV 반도체 디바이스는 상기 제 1 관통 전극이 상기 제 1 배선 패턴에 직접적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 관통 전극은 상기 제 1 배선 패턴과 대응되는 위치에 형성된 것을 특징으로 하는 반도체 디바이스.
  11. 제 9 항에 있어서,
    상기 제 2 반도체 디바이스는 상면에 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 상면에는 보호층이 형성되며,
    상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 9 항에 있어서,
    상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고,
    상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성된 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제 1 재배선층은 상기 제 2 반도체 다이의 상부에서 상기 제 2 인캡슐란트의 상부로 연장되게 형성된 것을 특징으로 하는 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 TMV 반도체 디바이스는
    상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 상면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층; 및
    상기 제 3 패시베이션층 위에 형성되며, 상기 제 1 재배선층의 일부를 외부로 노출하는 제 4 패시베이션층을 포함하고,
    상기 제 1 반도체 다이는 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  15. 제 9 항에 있어서,
    상기 제 1 반도체 다이의 상부에 적층된 적층 디바이스를 더 포함하고,
    상기 적층 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  16. 제 9 항에 있어서,
    상기 TMV 반도체 디바이스 및 상기 제 1 반도체 다이를 인캡슐레이션 하는 제 1 인캡슐란트를 더 포함하고,
    상기 제 1 인캡슐란트에는 제 2 관통 전극이 형성된 것을 특징으로 하는 반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 제 2 관통 전극은 상기 제 1 재배선층과 대응되는 위치에 형성된 것을 특징으로 하는 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 제 1 반도체 다이의 상부에 적층된 적층 디바이스를 더 포함하고,
    상기 적층 디바이스는 상기 제 2 관통 전극에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  19. 상면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴의 일부를 외부로 노출하며 상면에 형성된 제 1 패시베이션층과, 하면에 형성된 제 2 배선 패턴과, 상기 제 2 배선 패턴의 일부를 외부로 노출하며 하면에 형성된 제 2 패시베이션층과, 상기 제 1 배선 패턴과 제 2 배선 패턴을 전기적으로 연결하는 관통 비아를 포함하는 서브스트레이트;
    상기 서브스트레이트의 상부에 안착되며, 상기 서브스트레이트와 전기적으로 연결된 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상부에 안착되며, 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및
    상기 제 1 반도체 다이 및 상기 TMV 반도체 디바이스를 인캡슐레이션 하는 제 1 인캡슐란트를 포함하고,
    상기 TMV 반도체 디바이스는 상기 제 1 반도체 다이의 외측에서 상기 제 1 재배선층이 상기 제 1 배선 패턴에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 제 2 반도체 디바이스는 하면에 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 하면에는 보호층이 형성되며,
    상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결하는 것을 특징으로 하는 반도체 디바이스.
  21. 제 19 항에 있어서,
    상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고,
    상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성된 것을 특징으로 하는 반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 제 1 재배선층은 상기 제 2 반도체 다이의 하부에서 상기 제 2 인캡슐란트의 하부로 연장되게 형성된 것을 특징으로 하는 반도체 디바이스.
  23. 제 21 항에 있어서,
    상기 TMV 반도체 디바이스는
    상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 하면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층;
    상기 제 3 패시베이션층 아래에 형성되며, 상기 제 1 재배선층을 덮는 제 4 패시베이션층; 및
    상기 제 1 재배선층에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  24. 제 23 항에 있어서,
    상기 솔더볼은 상기 서브스트레이트의 제 1 배선 패턴과 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  25. 제 27 항에 있어서,
    상기 제 1 인캡슐란트는 상기 솔더볼을 인캡슐레이션하는 것을 특징으로 하는 반도체 디바이스.
  26. 제 19 항에 있어서,
    상기 TMV 반도체 디바이스의 상부에 적층된 적층 디바이스를 더 포함하고,
    상기 적층 디바이스는 상기 제 1 관통 전극에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  27. 제 19 항에 있어서,
    상기 제 1 반도체 다이와 상기 TMV 반도체 디바이스 사이에 형성되며, 본드 패드가 형성된 제 3 반도체 다이를 더 포함하고,
    상기 제 3 반도체 다이의 본드 패드는 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  28. 제 27 항에 있어서,
    상기 TMV 반도체 디바이스의 상부에 적층된 적층 디바이스를 더 포함하고,
    상기 적층 디바이스는 상기 제 1 관통 전극에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  29. 제 2 반도체 다이와 상기 제 2 반도체 다이의 측면에 형성된 제 1 관통 전극과 상기 제 2 반도체 다이와 제 1 관통 전극을 전기적으로 연결하는 제 1 재배선층을 포함하는 TMV 반도체 디바이스; 및
    상기 TMV 반도체 디바이스의 상부에 안착된 제 1 반도체 다이를 포함하고,
    상기 제 1 반도체 다이는 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  30. 제 29 항에 있어서,
    상기 제 2 반도체 디바이스의 상면에는 적어도 하나의 본드 패드가 형성되고, 상기 본드 패드를 제외한 상면에는 보호층이 형성되며,
    상기 제 1 재배선층은 상기 본드 패드와 상기 제 1 관통 전극을 전기적으로 연결하는 것을 특징으로 하는 반도체 디바이스.
  31. 제 29 항에 있어서,
    상기 TMV 반도체 디바이스는 상기 제 2 반도체 다이의 측면을 인캡슐레이션 하는 제 2 인캡슐란트를 더 포함하고,
    상기 제 1 관통 전극은 상기 제 2 인캡슐란트의 상면 및 하면을 관통하여 형성된 것을 특징으로 하는 반도체 디바이스.
  32. 제 31 항에 있어서,
    상기 제 1 재배선층은 상기 제 2 반도체 다이의 상부에서 상기 제 2 인캡슐란트의 상부로 연장되게 형성된 것을 특징으로 하는 반도체 디바이스.
  33. 제 31 항에 있어서,
    상기 TMV 반도체 디바이스는
    상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 상면에 형성되며, 상기 본드 패드의 일부를 외부로 노출하는 제 3 패시베이션층;
    상기 제 3 패시베이션층 위에 형성되며, 상기 제 1 재배선층의 일부를 외부로 노출하는 제 4 패시베이션층;
    상기 제 2 반도체 다이 및 상기 제 2 인캡슐란트의 하면에 형성되며, 상기 제 1 관통 전극의 일부를 외부로 노출하는 제 5 패시베이션층;
    상기 제 5 패시베이션층 아래에 형성되며, 상기 제 1 관통 전극과 전기적으로 연결된 제 2 재배선층;
    상기 제 5 패시베이션층 아래에 형성되며, 상기 제 2 재배선층의 일부를 외부로 노출하는 제 6 패시베이션층; 및
    상기 제 2 재배선층에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  34. 제 33 항에 있어서,
    상기 제 2 재배선층은 상기 제 2 반도체 다이의 하부에서 상기 제 2 인캡슐란트의 하부로 연장되게 형성된 것을 특징으로 하는 반도체 디바이스.
  35. 제 29 항에 있어서,
    상기 제 1 반도체 다이의 상부에 적층된 적층 디바이스를 더 포함하고,
    상기 적층 디바이스는 상기 제 1 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
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