KR101605624B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101605624B1
KR101605624B1 KR1020140091788A KR20140091788A KR101605624B1 KR 101605624 B1 KR101605624 B1 KR 101605624B1 KR 1020140091788 A KR1020140091788 A KR 1020140091788A KR 20140091788 A KR20140091788 A KR 20140091788A KR 101605624 B1 KR101605624 B1 KR 101605624B1
Authority
KR
South Korea
Prior art keywords
semiconductor die
semiconductor package
front side
conductive filler
semiconductor
Prior art date
Application number
KR1020140091788A
Other languages
English (en)
Other versions
KR20160010968A (ko
Inventor
박두현
송용
백종식
이왕구
강성근
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020140091788A priority Critical patent/KR101605624B1/ko
Publication of KR20160010968A publication Critical patent/KR20160010968A/ko
Application granted granted Critical
Publication of KR101605624B1 publication Critical patent/KR101605624B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 제 1 프론트사이드, 제 1 백사이드, 상기 제 1 프론트사이드와 연결된 제 1 재배선층, 상기 제 1 백사이드와 연결된 제 2 재배선층 및 상기 제 1 재배선층과 상기 제 2 재배선층 간을 연결하는 다수의 TSV(Through Silicon Via)가 구비된 제 1 반도체 다이; 제 2 프론트사이드와 제 2 백사이드가 구비되고 상기 제 1 프론트사이드와 상기 제 2 프론트사이드가 대향하도록 상기 TSV를 통해 상기 제 1 반도체 다이와 연결된 제 2 반도체 다이; 및 상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 보호하기 위한 몰딩부를 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그 제조 방법{PACKAGE OF SEMICONDUCTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 패키지들을 하나의 단위 패키지로 구현하는 멀티 패키지 온 패키지(Multi Package on Package) 기술이 대두되고 있다. 멀티 패키지 온 패키지는 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장면적에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
본 발명은, 다양한 연결 방식의 적층 구조를 갖는 패키지 온 패키지 타입의 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제 1 프론트사이드, 제 1 백사이드, 상기 제 1 프론트사이드와 연결된 제 1 재배선층, 상기 제 1 백사이드와 연결된 제 2 재배선층 및 상기 제 1 재배선층과 상기 제 2 재배선층 간을 연결하는 다수의 TSV(Through Silicon Via)가 구비된 제 1 반도체 다이; 제 2 프론트사이드와 제 2 백사이드가 구비되고 상기 제 1 프론트사이드와 상기 제 2 프론트사이드가 대향하도록 상기 TSV를 통해 상기 제 1 반도체 다이와 연결된 제 2 반도체 다이; 및 상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 보호하기 위한 몰딩부를 포함한다.
또한, 상기 제 2 반도체 다이의 상부에 위치하고, 상기 제 1 반도체 다이와 연결되며, 적어도 하나 이상 적층된 추가 반도체 패키지를 더 포함할 수 있다.
또한, 상기 추가 반도체 패키지는 메모리를 포함할 수 있다.
또한, 상기 제 1 재배선층과 연결되어 상기 몰딩부의 상부를 관통하며, 상기 추가 반도체 패키지와 연결된 제 1 도전성 필러를 더 포함할 수 있다.
또한, 상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되어 상기 추가 반도체 패키지와 연결된 제 3 재배선층을 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하여 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는, 제 1 프론트사이드, 제 1 백사이드, 상기 제 1 프론트사이드와 연결된 제 1 재배선층, 상기 제 1 백사이드와 연결된 제 2 재배선층 및 상기 제 1 재배선층과 상기 제 2 재배선층 간을 연결하는 다수의 TSV가 구비된 제 1 반도체 다이; 제 2 프론트사이드와 제 2 백사이드가 구비되고, 상기 제 2 프론트사이드와 상기 제 1 백사이드가 대향하도록 상기 TSV를 통해 상기 제 1 반도체 다이와 연결된 제 2 반도체 다이; 및 상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 보호하기 위한 몰딩부를 포함한다.
또한, 상기 제 2 반도체 다이의 상부에 위치하고, 상기 제 1 반도체 다이와 연결되며, 적어도 하나 이상 적층된 추가 반도체 패키지를 더 포함할 수 있다.
또한, 상기 추가 반도체 패키지는 메모리를 포함할 수 있다.
또한, 상기 제 2 재배선층과 연결되어 상기 몰딩부의 상부를 관통하며, 상기 추가 반도체 패키지와 연결된 제 1 도전성 필러를 더 포함할 수 있다.
또한, 상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되어 상기 추가 반도체 패키지와 연결된 제 3 재배선층을 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하여 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 제 1 프론트사이드, 제 1 백사이드 및 상기 제 1 프론트사이드로부터 일정 깊이로 형성된 다수의 TSV가 구비된 제 1 반도체 다이를 준비하는 단계; 상기 제 1 프론트사이드 상에 상기 TSV와 연결되는 제 1 재배선층을 형성하는 단계; 상기 TSV가 노출되도록 상기 제 1 백사이드를 글라인딩하는 단계; 글라인딩된 상기 제 1 백사이드 상에 상기 TSV와 연결되는 제 2 재배선층을 형성하는 단계; 상기 제 1 재배선층과 연결되는 제 1 도전성 필러를 형성하는 단계; 제 2 프론트사이드 및 제 2 백사이드가 구비된 제 2 반도체 다이를 준비하는 단계; 상기 제 2 프론트사이드가 상기 제 1 프론트사이드와 대향하도록 상기 제 2 반도체 다이를 상기 TSV에 연결하는 단계; 및 상기 제 2 반도체 다이와 상기 제 1 반도체 다이를 몰딩하여 몰딩부를 형성하는 단계를 포함한다.
또한, 적어도 하나 이상의 추가 반도체 패키지를 상기 제 2 반도체 다이의 상부에 위치시키고, 상기 제 1 도전성 필러와 연결하는 단계를 더 포함할 수 있다.
또한, 상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 중 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되는 제 3 재배선층을 더 형성하는 단계를 더 포함할 수 있다.
또한, 솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 3 재배선층을 연결하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하고 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 형성하는 단계를 더 포함할 수 있다.
또한, 솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 2 도전성 필러를 연결하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은, 제 1 프론트사이드, 제 1 백사이드 및 상기 제 1 프론트사이드로부터 일정 깊이로 형성된 다수의 TSV가 구비된 제 1 반도체 다이를 준비하는 단계; 상기 제 1 프론트사이드 상에 상기 TSV와 연결되는 제 1 재배선층을 형성하는 단계; 상기 TSV가 노출되도록 상기 제 1 백사이드를 글라인딩하는 단계; 글라인딩된 상기 제 1 백사이드 상에 상기 TSV와 연결되는 제 2 재배선층을 형성하는 단계; 상기 제 2 재배선층과 연결되는 제 1 도전성 필러를 형성하는 단계; 제 2 프론트사이드 및 제 2 백사이드가 구비된 제 2 반도체 다이를 준비하는 단계; 상기 제 2 프론트사이드가 상기 제 1 백사이드와 대향하도록 상기 제 2 반도체 다이를 상기 TSV에 연결하는 단계; 및 상기 제 2 반도체 다이와 상기 제 1 반도체 다이를 몰딩하여 몰딩부를 형성하는 단계를 포함할 수 있다.
또한, 적어도 하나 이상의 추가 반도체 패키지를 상기 제 2 반도체 다이의 상부에 위치시키고, 상기 제 1 도전성 필러와 연결하는 단계를 더 포함할 수 있다.
또한, 상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되는 제 3 재배선층을 더 형성하는 단계를 더 포함할 수 있다.
또한, 솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 3 재배선층을 연결하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하고 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 형성하는 단계를 더 포함할 수 있다.
또한, 솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 2 도전성 필러를 연결하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 다이와 다이 간에 플렉서블한 페이스 투 페이스(Face to Face) 또는 페이스 투 백(Face to Back) 방식의 적층 구조를 갖는 WLCSP(Wafer Level Chip Scale Package) 구현이 가능하며, 팬인(Fan-in) 및 팬아웃(Fan-out)을 이용한 다양한 구조의 패키지 온 패키지(Package on Package)를 구현할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타낸 흐름도이다.
도 4b 내지 도 4m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면이다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타낸 흐름도이다.
도 5b 내지 도 5m은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
우선, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지에 대하여 설명한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 좀 더 구체적으로, 도 1a 내지 도 1d는 제 1 반도체 다이(110, 110', 110", 110'")와 제 2 반도체 다이(120)가 페이스 투 페이스(Face to Face) 방식으로 적층된 반도체 패키지(100a, 100b, 100c, 100d)를 나타낸 도면이며, 이 중 도 1a는 제 1 반도체 다이(110, 110', 110", 110'")와 추가 반도체 패키지(140)가 팬인(Fan-in) 방식으로 연결된 패키지 온 패키지(Package on Package: PoP) 구조, 도 1b 및 도 1c는 팬인 및 팬아웃(Fan-out) 방식으로 연결된 PoP 구조, 그리고 도 1d는 팬아웃 방식으로 연결된 PoP 구조를 각각 나타낸 도면이다.
우선, 도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100a)는 제 1 반도체 다이(110), 제 2 반도체 다이(120), 몰딩부(130)를 포함한다. 더불어, 반도체 패키지(100a)는 제 1 도전성 필러(115)와 추가 반도체 패키지(140)를 더 포함할 수 있다.
제 1 반도체 다이(110)는 실리콘 다이(111), 제 1 프론트사이드(Front Side, FS1), 제 1 백사이드(Back Side, BS1), 제 1 재배선층(112), 제 2 재배선층(113) 및 다수의 실리콘관통전극(Through Silicon Via; TSV, 114)을 구비할 수 있다. 이러한 제 1 반도체 다이(110)는 로직 다이일 수 있다.
제 1 프론트사이드(FS1)는, 제 1 반도체 다이(110)에서 회로가 형성된 부분을 의미하며, 제 1 백사이드(BS1)는 제 1 프론트사이드(FS1)의 반대면을 의미한다. 제 1 재배선층(112)은 제 1 프론트사이드(FS1) 상에 형성되며, 실리콘관통전극(114)의 일측과 전기적으로 연결된다. 제 2 재배선층(113)은 제 1 백사이드(BS1) 상에 형성되며, 실리콘관통전극(114)의 타측과 전기적으로 연결한다. 실리콘관통전극(114)은 실리콘 다이(111)를 관통하며 제 1 재배선층(112)과 제 2 재배선층(113) 사이를 전기적으로 연결한다. 제 1 도전성 필러(conductive pillar, 115)는 제 1 반도체 다이(110) 상에 형성되고, 제 1 재배선층(112)과 전기적으로 연결되며, 제 1 재배선층(112)으로부터 몰딩부(130)의 상면까지 관통하여 형성된다.
한편, 제 1 솔더볼(SB1)은 제 1 반도체 다이(110)의 하부에서 제 2 재배선층(113) 및 실리콘관통전극(114)의 타측에 각각 형성되어 메인 보드(미도시)와 연결될 수 있도록 형성되고, 제 2 솔더볼(SB2)은 제 1 도전성 필러(115)와 추가 반도체 패키지(140) 사이를 전기적으로 연결하며, 제 3 솔더볼(SB3)은 제 2 반도체 다이(120)와 실리콘관통전극(114) 사이를 전기적으로 연결한다.
제 2 반도체 다이(120)는 제 2 프론트사이드(FS2)와 제 2 백사이드(BS2)를 구비하며, 제 2 프론트사이드(FS2)가 제 1 프론트사이드(FS1)와 대향하도록 제 1 반도체 다이(110)의 상부에 위치한다. 또한, 제 2 반도체 다이(120)는 제 3 솔더볼(SB3)을 통해 제 1 반도체 다이(110)의 실리콘관통전극(114)과 전기적으로 연결된다. 이러한 제 2 반도체 다이(120)는 어플리케이션 프로세서 칩(Application Processor Chip)일 수 있다.
몰딩부(130)는 제 1 반도체 다이(110)의 상부, 제 2 반도체 다이(120)의 측부 및 제 1 반도체 다이(110)와 제 2 반도체 다이(120) 사이에 형성되어, 제 1 반도체 다이(110)와 제 2 반도체 다이(120)를 보호하며, 제 2 반도체 다이(120)를 제 1 반도체 다이(110)에 고정시키는 역할을 한다.
추가 반도체 패키지(140)는 제 2 반도체 다이(120)와 몰딩부(130)의 상부에 위치하며, 제 2 솔더볼(SB2)을 통해 제 1 도전성 필러(115)와 전기적으로 연결된다. 이러한 추가 반도체 패키지(140)는 기판(141), 메모리(143), 그리고, 기판(141)과 메모리(143) 사이를 전기적으로 연결하는 전도성 와이어(144), 메모리(143)와 전도성 와이어(144)를 보호하는 보호층(142)을 포함할 수 있다. 이러한 추가 반도체 패키지(140)는 DRAM(Direct Random Access Memory) 또는 플래시 메모리(Flash memory)일 수 있다.
이상에서는 제 1 도전성 필러(115)를 이용한 팬인(Fan-in) 방식의 WLCSP(Wafer Level Chip Scale Package) 적층 구조에 대하여 설명하였으나, 팬인(Fan-in)과 팬아웃(Fan-out) 방식의 WLCSP 적층 구조로 변형하여 실시할 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 반도체 패키지(100b)는, 몰딩부(130’)의 상면에서 제 1 도전성 필러(115)와 연결되고, 제 1 반도체 다이(110’)의 팬아웃 영역(FO)으로 연장되어 추가 반도체 패키지(140)와 전기적으로 연결되는 제 3 재배선층(116)을 더 포함할 수 있다. 이때, 몰딩부(130’)는 도 1a에 도시된 몰딩부(130)와 비교하여, 제 1 반도체 다이(110)의 측부로 더 연장되어 형성된다. 이와 같이, 반도체 패키지(100b)는 팬인 영역(FI)과 팬아웃 영역(FO)을 통해 추가 반도체 패키지(140)와 연결 및 적층될 수 있다.
또한, 또 다른 팬아웃 방식으로 WLCSP 적층 구조로 변형하여 실시할 수 있다. 예를 들어, 도 1c에 도시된 바와 같이, 반도체 패키지(100c)는, 제 1 반도체 다이(110’’)의 팬아웃 영역(FO)인 몰딩부(130’’)의 측부의 상하면을 관통하여 형성된 제 2 도전성 필러(117)를 통하여, 제 1 반도체 다이(110’)의 상부에 배치된 추가 반도체 패키지(140)와 제 1 반도체 다이(110’’)의 하부에 배치되는 메인 보드(미도시)를 직접 연결하는 형태로 변형될 수 있다.
또한, 도 1d에 도시된 바와 같이, 반도체 패키지(100d)는, 제 1 반도체 다이(110’’’)의 팬아웃 영역(FO)에 형성된 제 2 도전성 필러(117)만을 이용하여 추가 반도체 패키지(140)와 메인 보드(미도시) 사이를 연결하는 형태로 변형될 수 있다.
다음, 첨부된 도면을 참조하여 본 발명의 다른 실시예에 따른 반도체 패키지에 대하여 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 좀 더 구체적으로, 도 2a 내지 도 2d는 제 1 반도체 다이(210, 210', 210", 210'")와 제 2 반도체 다이(220)가 페이스 투 백(Face to Back) 방식으로 적층된 반도체 패키지(200a, 200b, 200c, 200d)를 나타낸 도면이며, 이 중 도 2a는 제 1 반도체 다이(210, 210', 210", 210'")와 추가 반도체 패키지(240)가 팬인(Fan-in) 방식으로 연결된 구조, 도 2b 및 도 2c는 팬인 및 팬아웃(Fan-out) 방식으로 연결된 구조, 그리고 도 2d는 팬아웃 방식으로 연결된 구조를 각각 나타낸 도면이다.
우선, 도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(200a)는 제 1 반도체 다이(210), 제 2 반도체 다이(220), 몰딩부(230)를 포함한다. 더불어, 반도체 패키지(200a)는 제 1 도전성 필러(215)와 추가 반도체 패키지(240)를 더 포함할 수 있다.
제 1 반도체 다이(210)는 실리콘 다이(211), 제 1 프론트사이드(Front Side, FS1), 제 1 백사이드(Back Side, BS1), 제 1 재배선층(213), 제 2 재배선층(212) 및 다수의 실리콘관통전극(Through Silicon Via; TSV, 114)을 구비할 수 있다. 이러한 제 1 반도체 다이(110)는 로직 다이일 수 있다.
제 1 프론트사이드(FS1)는 제 1 반도체 다이(210)의 회로가 형성된 부분을 의미하며, 제 1 백사이드(BS1)는 제 1 프론트사이드(FS1)의 반대면을 의미한다. 제 2 재배선층(212)은 제 1 백사이드(BS1) 상에 형성되며, 실리콘관통전극(214)의 일측과 전기적으로 연결된다. 제 1 재배선층(213)은 제 1 프론트사이드(FS1) 상에 형성되며, 실리콘관통전극(214)의 타측과 전기적으로 연결한다. 실리콘관통전극(214)은 실리콘 다이(211)를 관통하며 제 1 재배선층(213)과 제 2 재배선층(212) 사이를 전기적으로 연결한다. 제 1 도전성 필러(conductive pillar, 115)는 제 1 반도체 다이(210) 상에 형성되고, 제 2 재배선층(212)과 전기적으로 연결되며, 제 2 재배선층(212)으로부터 몰딩부(230)의 상면까지 관통하여 형성된다.
한편, 제 1 솔더볼(SB1)은 제 1 반도체 다이(210)의 하부에서 제 1 재배선층(213) 및 실리콘관통전극(214)의 타측에 각각 형성되어 메인 보드(미도시)와 연결될 수 있도록 형성되고, 제 2 솔더볼(SB2)은 제 1 도전성 필러(215)와 추가 반도체 패키지(240) 사이를 전기적으로 연결하며, 제 3 솔더볼(SB3)은 제 2 반도체 다이(220)와 실리콘관통전극(214) 사이를 전기적으로 연결한다.
제 2 반도체 다이(220)는 제 2 프론트사이드(FS2)와 제 2 백사이드(BS2)를 구비하며, 제 2 프론트사이드(FS2)가 제 1 백사이드(BS1)와 대향하도록 제 1 반도체 다이(210)의 상부에 위치한다. 또한, 제 2 반도체 다이(220)는 제 3 솔더볼(SB3)을 통해 제 1 반도체 다이(210)의 실리콘관통전극(214)과 전기적으로 연결된다. 이러한 제 2 반도체 다이(220)는 어플리케이션 프로세서 칩(Application Processor Chip)일 수 있다.
몰딩부(230)는 제 1 반도체 다이(210)의 상부, 제 2 반도체 다이(220)의 측부 및 제 1 반도체 다이(210)와 제 2 반도체 다이(220) 사이에 형성되어, 제 1 반도체 다이(210)와 제 2 반도체 다이(220)를 보호하며, 제 2 반도체 다이(220)를 제 1 반도체 다이(210)에 고정시키는 역할을 한다.
추가 반도체 패키지(240)는 제 2 반도체 다이(220)와 몰딩부(230)의 상부에 위치하며, 제 2 솔더볼(SB2)을 통해 제 1 도전성 필러(215)와 전기적으로 연결된다. 이러한 추가 반도체 패키지(240)는 기판(241), 메모리(243), 그리고, 기판(241)과 메모리(243) 사이를 전기적으로 연결하는 전도성 와이어(244), 메모리(243)와 전도성 와이어(244)를 보호하는 보호층(242)을 포함할 수 있다. 이러한 추가 반도체 패키지(240)는 DRAM(Direct Random Access Memory) 또는 플래시 메모리(Flash memory)일 수 있다.
이상에서는 제 1 도전성 필러(215)를 이용한 팬인(Fan-in) 방식의 WLCSP(Wafer Level Chip Scale Package) 적층 구조에 대하여 설명하였으나, 팬인(Fan-in)과 팬아웃(Fan-out) 방식의 WLCSP 적층 구조로 변형하여 실시할 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 반도체 패키지(200b)는, 몰딩부(230’)의 상면에서 제 1 도전성 필러(215)와 연결되고, 제 1 반도체 다이(210’)의 팬아웃 영역(FO)으로 연장되어 추가 반도체 패키지(240)와 전기적으로 연결되는 제 3 재배선층(216)을 더 포함할 수 있다. 이때, 몰딩부(230')는 도 2a에 도시된 몰딩부(230)와 비교하여, 제 1 반도체 다이(210)의 측부로 더 연장되어 형성된다. 이와 같이, 반도체 패키지(200b)는 팬인 영역(FI)과 팬아웃 영역(FO)을 통해 추가 반도체 패키지(240)와 연결 및 적층될 수 있다.
또한, 또 다른 팬아웃 방식으로 WLCSP 적층 구조로 변형하여 실시할 수 있다. 예를 들어, 도 2c에 도시된 바와 같이, 반도체 패키지(200c)는, 제 1 반도체 다이(210'')의 팬아웃 영역(FO)인 몰딩부(230'')의 측부의 상하면을 관통하여 형성된 제 2 도전성 필러(217)를 통하여, 제 1 반도체 다이(210')의 상부에 배치된 추가 반도체 패키지(240)와 제 1 반도체 다이(210'')의 하부에 배치되는 메인 보드(미도시)를 직접 연결하는 형태로 변형될 수 있다.
또한, 도 2d에 도시된 바와 같이, 반도체 패키지(200d)는, 제 1 반도체 다이(210''')의 팬아웃 영역(FO)에 형성된 제 2 도전성 필러(217)만을 이용하여 추가 반도체 패키지(240)와 메인 보드(미도시) 사이를 연결하는 형태로 변형될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 상술한 실시예들과 달리, 다수의 추가 반도체 패키지(340a, 340b)를 포함한다. 예를 들어, 제 1 반도체 다이(310) 상에 디램(340a)이 배치되고, 디램(340a) 상에 플래시 메모리(340b)가 배치될 수 있다. 이때, 디램(340a)은 제 1 재배선층(312)와 제 1 도전성 필러(315)를 통해 팬인 방식으로 제 1 반도체 다이(310)와 전기적으로 연결되고, 플래시 메모리(340b)는 제 2 도전성 필러(316)와 보호회로기판(301) 등을 통해 팬아웃 방식으로 제 1 반도체 다이(310)의 하부에 배치되는 메인 보드(미도시)와 직접적으로 연결될 수 있다.
이와 같이 반도체 패키지(300)는 다수의 추가 반도체 패키지(340a, 340b)를 팬인 및 팬아웃과 같은 다양한 방식을 통해 다양한 형태의 WLCSP 적층 구조를 이룰 수 있다. 다만, 도 3에는 제 1 반도체 다이(310)와 제 2 반도체 다이(320)가 페이스 투 페이스 방식으로 배치된 것을 도시하고 있으나, 이에 한정된 것이 아니라, 제 1 반도체 다이(310)의 제 1 백사이드(BS1)와 제 2 반도체 다이(320)의 프론트사이드(FS1)가 대향하는 페이스 투 백 방식으로 배치된 적층 구조로도 실시 가능하다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타낸 흐름도이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법(S400)은, 제 1 재배선층 형성 단계(S410), 제 1 백사이드 글라인딩 단계(S420), 제 2 재배선층 형성 단계(S430), 제 1 도전성 필러 형성 단계(S440), 제 2 반도체 다이 및 제 1 반도체 다이 연결 단계(S460) 및 몰딩부 형성 단계(S470)를 포함한다. 더불어, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법(S400)은 추가 반도체 패키지 연결 단계(S480)를 더 포함할 수 있다.
도 4b 내지 도 4m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면이다.
우선, 제 1 재배선층 형성 단계(S410)에서는, 도 4b에 도시된 바와 같이 실리콘 다이(411), 제 1 프론트사이드(FS1), 제 1 백사이드(BS1) 및 다수의 실리콘관통전극(412)을 구비하는 제 1 반도체 다이를 준비한다. 여기서, 일단 제 1 프론트사이드(FS1)는 제 1 반도체 다이의 회로가 형성되어 있는 부분으로 정의하고, 제 1 백사이드(BS1)는 제 1 프론트사이드(FS1)의 반대면으로 정의하며, 실리콘관통전극(412)은 제 1 프론트사이드(FS1)으로부터 실리콘 다이(411)의 내부로 일정 깊이를 갖도록 형성된 것으로 정의한다.
다음, 도 4c에 도시된 바와 같이, 준비된 제 1 반도체 다이의 제 1 프론트사이드(FS1) 상에 실리콘관통전극(412)의 일부와 연결되는 제 1 재배선층(413)을 형성한 후, 제 1 프론트사이드(FS1) 상에 제 1 캐리어층(40a)을 부착한다. 여기서, 제 1 캐리어층(40a)은 릴리즈층(release layer, 미도시)을 갖는 글라스층(glass layer)을 포함할 수 있다.
다음, 제 1 백사이드 글라인딩 단계(S420)에서는, 도 4d에 도시된 바와 같이 실리콘관통전극(412)이 노출되도록 실리콘 다이(411)의 제 1 백사이드(BS1)를 글라인딩(grinding)한다. 이때, 제 1 백사이드(BS1)는 실리콘 다이(411) 중 실리콘관통전극(412)의 노출면과 동일선 상의 면으로 재정의한다.
다음, 제 2 재배선층 형성 단계(S430)에서는, 도 4e에 도시된 바와 같이 글라인딩된 제 1 백사이드(BS1)의 실리콘관통전극(412)의 일부와 연결되는 제 2 재배선층(414)을 형성한 후, 제 1 백사이드(BS1) 상에 제 2 캐리어층(40b)을 부착하며, 이후, 제 1 프론트사이드(FS1) 상에 부착된 제 1 캐리어층(40a)을 제거한다.
다음, 제 1 도전성 필러 형성 단계(S440)에서는, 도 4f에 도시된 바와 같이 제 1 재배선층(413) 상에 다수의 제 1 도전성 필러(415)를 연결한다.
다음, 제 2 반도체 다이 및 제 1 반도체 다이 연결 단계(S460)에서는, 도 4g에 도시된 바와 같이 제 2 프론트사이드(FS2)와 제 2 백사이드(BS2)를 구비하는 제 2 반도체 다이(420)를 준비하고, 제 2 프론트사이드(FS2)가 제 1 프론트사이드(FS1)와 대향하도록, 준비된 제 2 반도체 다이(420)를 실리콘관통전극(412)과 연결한다. 이때, 제 1 솔더볼(SB1)을 이용하여 제 2 반도체 다이(420)와 실리콘관통전극(412)을 전기적으로 연결한다.
다음, 몰딩부 형성 단계(S470)에서는, 도 4h에 도시된 바와 같이 제 2 반도체 다이(420)와 제 1 반도체 다이가 몰딩하여 몰딩부(430)를 형성한다. 이때, 몰딩부(430)의 상부는 제 1 도전성 필러(415)의 상단부가 노출되도록 하며, 그 측부는 실리콘 다이(411)의 측부를 덮도록 형성할 수 있다. 이후, 제 2 캐리어층(40b)을 제거한 후, 제 1 백사이드(BS1)의 실리콘관통전극(412)과 제 2 재배선층(414)에 제 2 솔더볼(SB2)을 각각 부착하고, 제 1 도전성 필러(415)의 상단부에 제 3 솔더볼(SB3)을 부착한다.
다음, 추가 반도체 패키지 연결 단계(S480)는 추가 반도체 패키지(S440)를 제 1 반도체 다이에 3가지 방식으로 연결할 수 있다.
첫 번째 방법으로는, 팬인 연결 방식으로서, 도 4h 및 도 4i에 도시된 바와 같이, 제 1 반도체 다이의 상부에 형성된 제 1 도전성 필러(415)와 제 3 솔더볼(SB3)을 통해 반도체 다이(440)를 연결할 수 있다.
두 번째 방법으로는, 팬인 및 팬아웃 연결 방식으로서, 도 4j에 도시된 바와 같이, 몰딩부(430)의 상면에서 제 1 도전성 필러(415)와 연결되며, 제 1 반도체 다이의 팬아웃 영역(FO)으로 연장되는 제 3 재배선층(416)을 추가로 형성한 후, 제 3 재배선층(416) 상에 제 3 솔더볼(SB3)을 더 부착한다. 이후, 도 4k에 도시된 바와 같이 추가 반도체 패키지(440)를 제 3 솔더볼(SB3)과 연결함으로써, 추가 반도체 패키지(440)를 팬인 영역(FI)과 팬아웃 영역(FO)에서 연결 및 적층할 수 있다.
세 번째 방법으로 또한 팬인 및 팬아웃 연결 방식으로서, 도 4l에 도시된 바와 같이, 제 1 반도체 다이의 팬아웃 영역(FO)인 몰딩부(430)의 측부의 상하면을 관통하는 제 2 도전성 필러(417)를 추가로 형성하고, 제 2 도전성 필러(417)의 상하단부에 각각 제 2 및 제 3 솔더볼(SB2, SB3)을 각각 부착한다. 이후, 도 4m에 도시된 바와 같이, 추가 반도체 패키지(440)를 제 3 솔더볼(SB3)과 연결함으로써, 추가 반도체 패키지(440)를 팬인 영역(FI)과 팬아웃 영역(FO)에서 연결 및 적층할 수 있다.
한편, 도시하지는 않았으나, 제 2 도전성 필러(417)만을 형성하여 팬아웃 영역(FO)을 통해 제 1 반도체 다이의 상부에 위치하는 반도체 다이(440)와 제 1 반도체 다이의 하부에 위치하는 메인 보드(미도시)를 직접 연결할 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타낸 흐름도이다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법(S500)은, 제 1 재배선층 형성 단계(S510), 제 1 백사이드 글라인딩 단계(S520), 제 2 재배선층 형성 단계(S530), 제 1 도전성 필러 형성 단계(S540), 제 2 반도체 다이 및 제 1 반도체 다이 연결 단계(S560) 및 몰딩부 형성 단계(S570)를 포함한다. 더불어, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법(S500)은 추가 반도체 패키지 연결 단계(S580)를 더 포함할 수 있다.
도 5b 내지 도 5m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면이다.
우선, 제 1 재배선층 형성 단계(S510)에서는, 도 5b에 도시된 바와 같이 실리콘 다이(511), 제 1 프론트사이드(FS1), 제 1 백사이드(BS1) 및 다수의 실리콘관통전극(512)을 구비하는 제 1 반도체 다이를 준비한다. 여기서, 일단 제 1 프론트사이드(FS1)는 제 1 반도체 다이의 회로가 형성되어 있는 부분으로 정의하고, 제 1 백사이드(BS1)는 제 1 프론트사이드(FS1)의 반대면으로 정의하며, 실리콘관통전극(512)은 제 1 프론트사이드(FS1)으로부터 실리콘 다이(511)의 내부로 일정 깊이를 갖도록 형성된 것으로 정의한다.
다음, 도 5c에 도시된 바와 같이, 준비된 제 1 반도체 다이의 제 1 프론트사이드(FS1) 상에 실리콘관통전극(512)의 일부와 연결되는 제 1 재배선층(513)을 형성한 후, 제 1 프론트사이드(FS1) 상에 캐리어층(50a)을 부착한다. 여기서, 캐리어층(50a)은 릴리즈층(release layer, 미도시)을 갖는 글라스층(glass layer)을 포함할 수 있다.
다음, 제 1 백사이드 글라인딩 단계(S520)에서는, 도 5d에 도시된 바와 같이 실리콘관통전극(512)이 노출되도록 실리콘 다이(511)의 제 1 백사이드(BS1)를 글라인딩(grinding)한다. 이때, 제 1 백사이드(BS1)는 실리콘 다이(511) 중 실리콘관통전극(512)의 노출면과 동일선 상의 면으로 재정의한다.
다음, 제 2 재배선층 형성 단계(S530)에서는, 도 5e에 도시된 바와 같이 글라인딩된 제 1 백사이드(BS1)의 실리콘관통전극(512)의 일부와 연결되는 제 2 재배선층(514)을 형성한다.
다음, 제 1 도전성 필러 형성 단계(S540)에서는, 도 5f에 도시된 바와 같이 제 2 재배선층(514) 상에 다수의 제 1 도전성 필러(515)를 연결한다.
다음, 제 2 반도체 다이 및 제 1 반도체 다이 연결 단계(S560)에서는, 도 5g에 도시된 바와 같이 제 2 프론트사이드(FS2)와 제 2 백사이드(BS2)를 구비하는 제 2 반도체 다이(520)를 준비하고, 제 2 프론트사이드(FS2)가 제 1 백사이드(BS1)와 대향하도록, 준비된 칩(520)을 실리콘관통전극(512)과 연결한다. 이때, 제 1 솔더볼(SB1)을 이용하여 제 2 반도체 다이(520)와 실리콘관통전극(512)을 전기적으로 연결한다.
다음, 몰딩부 형성 단계(S570)에서는, 도 5h에 도시된 바와 같이 제 2 반도체 다이(520)와 제 1 반도체 다이를 몰딩하여 몰딩부(530)를 형성한다. 이때, 몰딩부(530)의 상부는 제 1 도전성 필러(515)의 상단부가 노출되도록 하며, 그 측부는 실리콘 다이(511)의 측부를 덮도록 형성할 수 있다. 이후, 캐리어층(50a)을 제거한 후, 제 1 프론트사이드(FS1)의 실리콘관통전극(512)과 제 1 재배선층(514)에 제 2 솔더볼(SB2)을 각각 부착하고, 제 1 도전성 필러(515)의 상단부에 제 3 솔더볼(SB3)을 부착한다.
다음, 추가 반도체 패키지 연결 단계(S580)는 추가 반도체 패키지(S540)를 제 1 반도체 다이에 3가지 방식으로 연결할 수 있다.
첫 번째 방법으로는, 팬인 연결 방식으로서, 도 5h 및 도 5i에 도시된 바와 같이, 제 1 반도체 다이의 상부에 형성된 제 1 도전성 필러(515)와 제 3 솔더볼(SB3)을 통해 반도체 다이(540)를 연결할 수 있다.
두 번째 방법으로는, 팬인 및 팬아웃 연결 방식으로서, 도 5j에 도시된 바와 같이, 몰딩부(530)의 상면에서 제 1 도전성 필러(515)와 연결되며, 제 1 반도체 다이의 팬아웃 영역(FO)으로 연장되는 제 3 재배선층(516)을 추가로 형성한 후, 제 3 재배선층(516) 상에 제 3 솔더볼(SB3)을 더 부착한다. 이후, 도 5k에 도시된 바와 같이 추가 반도체 패키지(540)를 제 3 솔더볼(SB3)과 연결함으로써, 추가 반도체 패키지(540)를 팬인 영역(FI)과 팬아웃 영역(FO)에서 연결 및 적층할 수 있다.
세 번째 방법으로 또한 팬인 및 팬아웃 연결 방식으로서, 도 5l에 도시된 바와 같이, 제 1 반도체 다이의 팬아웃 영역(FO)인 몰딩부(530)의 측부의 상하면을 관통하는 제 2 도전성 필러(517)를 추가로 형성하고, 제 2 도전성 필러(517)의 상하단부에 각각 제 2 및 제 3 솔더볼(SB2, SB3)을 각각 부착한다. 이후, 도 5m에 도시된 바와 같이, 추가 반도체 패키지(540)를 제 3 솔더볼(SB3)과 연결함으로써, 추가 반도체 패키지(540)를 팬인 영역(FI)과 팬아웃 영역(FO)에서 연결 및 적층할 수 있다.
한편, 도시하지는 않았으나, 제 2 도전성 필러(517)만을 형성하여 팬아웃 영역(FO)을 통해 제 1 반도체 다이의 상부에 위치하는 반도체 다이(540)와 제 1 반도체 다이의 하부에 위치하는 메인 보드(미도시)를 직접 연결할 수 있다.
본 발명의 실시예에 따르면, 다이와 다이 간에 플렉서블한 페이스 투 페이스(Face to Face) 또는 페이스 투 백(Face to Back) 방식의 적층 구조를 갖는 WLCSP(Wafer Level Chip Scale Package) 구현이 가능하며, 팬인(Fan-in) 및 팬아웃(Fan-out)을 이용한 다양한 구조의 패키지 온 패키지(Package on Package)를 구현할 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 패키지 및 그 제조 방법을 실시하기 위한 실시예에 불과한 것으로, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100a, 100b, 100c, 100d, 200a, 200b, 200c, 200d: 반도체 패키지
110, 110', 110'', 110''', 210, 210', 210'', 210''': 제 1 반도체 다이
120, 220: 제 2 반도체 다이
130, 130', 130'', 130''', 230, 230', 230'', 230''': 몰딩부
140, 240: 추가 반도체 패키지

Claims (24)

  1. 제 1 프론트사이드, 제 1 백사이드, 상기 제 1 프론트사이드와 연결된 제 1 재배선층, 상기 제 1 백사이드와 연결된 제 2 재배선층 및 상기 제 1 재배선층과 상기 제 2 재배선층 간을 연결하는 다수의 TSV가 구비된 제 1 반도체 다이;
    제 2 프론트사이드와 제 2 백사이드가 구비되고 상기 제 1 프론트사이드와 상기 제 2 프론트사이드가 대향하도록 상기 TSV를 통해 상기 제 1 반도체 다이와 연결된 제 2 반도체 다이; 및
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 보호하기 위한 몰딩부를 포함하고,
    상기 제 2 반도체 다이의 상부에 위치하고, 상기 제 1 반도체 다이와 연결되며, 적어도 하나 이상 적층된 추가 반도체 패키지를 더 포함하며,
    상기 제 1 재배선층과 연결되어 상기 몰딩부의 상부를 관통하며, 상기 추가 반도체 패키지와 연결된 제 1 도전성 필러를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 추가 반도체 패키지는 메모리를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되어 상기 추가 반도체 패키지와 연결된 제 3 재배선층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하여 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 프론트사이드, 제 1 백사이드, 상기 제 1 프론트사이드와 연결된 제 1 재배선층, 상기 제 1 백사이드와 연결된 제 2 재배선층 및 상기 제 1 재배선층과 상기 제 2 재배선층 간을 연결하는 다수의 TSV가 구비된 제 1 반도체 다이;
    제 2 프론트사이드와 제 2 백사이드가 구비되고, 상기 제 2[[1]] 프론트사이드와 상기 제 1 백사이드가 대향하도록 상기 TSV를 통해 상기 제 1 반도체 다이와 연결된 제 2 반도체 다이; 및
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이를 보호하기 위한 몰딩부를 포함하고,
    상기 제 2 반도체 다이의 상부에 위치하고, 상기 제 1 반도체 다이와 연결되며, 적어도 하나 이상 적층된 추가 반도체 패키지를 더 포함하며,
    상기 제 2 재배선층과 연결되어 상기 몰딩부의 상부를 관통하며, 상기 추가 반도체 패키지와 연결된 제 1 도전성 필러를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 추가 반도체 패키지는 메모리를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되어 상기 추가 반도체 패키지와 연결된 제 3 재배선층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서,
    상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하여 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 1 프론트사이드, 제 1 백사이드 및 상기 제 1 프론트사이드로부터 일정 깊이로 형성된 다수의 TSV가 구비된 제 1 반도체 다이를 준비하는 단계;
    상기 제 1 프론트사이드 상에 상기 TSV와 연결되는 제 1 재배선층을 형성하는 단계;
    상기 TSV가 노출되도록 상기 제 1 백사이드를 글라인딩하는 단계;
    글라인딩된 상기 제 1 백사이드 상에 상기 TSV와 연결되는 제 2 재배선층을 형성하는 단계;
    상기 제 1 재배선층과 연결되는 제 1 도전성 필러를 형성하는 단계;
    제 2 프론트사이드 및 제 2 백사이드가 구비된 제 2 반도체 다이를 준비하는 단계;
    상기 제 2 프론트사이드가 상기 제 1 프론트사이드와 대향하도록 상기 제 2 반도체 다이를 상기 TSV에 연결하는 단계; 및
    상기 제 2 반도체 다이와 상기 제 1 반도체 다이를 몰딩하여 몰딩부를 형성하는 단계를 포함하고,
    적어도 하나 이상의 추가 반도체 패키지를 상기 제 2 반도체 다이의 상부에 위치시키고, 상기 제 1 도전성 필러와 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 중 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되는 제 3 재배선층을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 3 재배선층을 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하고 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 2 도전성 필러를 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 1 프론트사이드, 제 1 백사이드 및 상기 제 1 프론트사이드로부터 일정 깊이로 형성된 다수의 TSV가 구비된 제 1 반도체 다이를 준비하는 단계;
    상기 제 1 프론트사이드 상에 상기 TSV와 연결되는 제 1 재배선층을 형성하는 단계;
    상기 TSV가 노출되도록 상기 제 1 백사이드를 글라인딩하는 단계;
    글라인딩된 상기 제 1 백사이드 상에 상기 TSV와 연결되는 제 2 재배선층을 형성하는 단계;
    상기 제 2 재배선층과 연결되는 제 1 도전성 필러를 형성하는 단계;
    제 2 프론트사이드 및 제 2 백사이드가 구비된 제 2 반도체 다이를 준비하는 단계;
    상기 제 2 프론트사이드가 상기 제 1 백사이드와 대향하도록 상기 제 2 반도체 다이를 상기 TSV에 연결하는 단계; 및
    상기 제 2 반도체 다이와 상기 제 1 반도체 다이를 몰딩하여 몰딩부를 형성하는 단계를 포함하고,
    적어도 하나 이상의 추가 반도체 패키지를 상기 제 2 반도체 다이의 상부에 위치시키고, 상기 제 1 도전성 필러와 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 몰딩부의 상면에서 상기 제 1 도전성 필러와 연결되고, 상기 제 1 반도체 다이의 팬 아웃 영역으로 연장되는 제 3 재배선층을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 21 항에 있어서,
    솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 3 재배선층을 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제 19 항에 있어서,
    상기 제 1 반도체 다이의 팬 아웃 영역인 상기 몰딩부의 측부의 상하면을 관통하고 상기 추가 반도체 패키지를 메인 보드에 직접 연결하기 위한 제 2 도전성 필러를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 23 항에 있어서,
    솔더 볼을 이용하여 상기 추가 반도체 패키지와 상기 제 2 도전성 필러를 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020140091788A 2014-07-21 2014-07-21 반도체 패키지 및 그 제조 방법 KR101605624B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140091788A KR101605624B1 (ko) 2014-07-21 2014-07-21 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140091788A KR101605624B1 (ko) 2014-07-21 2014-07-21 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160010968A KR20160010968A (ko) 2016-01-29
KR101605624B1 true KR101605624B1 (ko) 2016-03-22

Family

ID=55310087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140091788A KR101605624B1 (ko) 2014-07-21 2014-07-21 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101605624B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699642B2 (en) 2019-07-12 2023-07-11 Samsung Electronic Co., Ltd. Semiconductor package including redistributed layer and method for fabrication therefor

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108928802A (zh) * 2017-05-27 2018-12-04 北京万应科技有限公司 芯片晶圆封装方法、微机电系统封装方法及微机电系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101099578B1 (ko) * 2009-11-03 2011-12-28 앰코 테크놀로지 코리아 주식회사 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지
KR101411741B1 (ko) 2011-11-11 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101099578B1 (ko) * 2009-11-03 2011-12-28 앰코 테크놀로지 코리아 주식회사 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지
KR101411741B1 (ko) 2011-11-11 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699642B2 (en) 2019-07-12 2023-07-11 Samsung Electronic Co., Ltd. Semiconductor package including redistributed layer and method for fabrication therefor

Also Published As

Publication number Publication date
KR20160010968A (ko) 2016-01-29

Similar Documents

Publication Publication Date Title
US20200373215A1 (en) Die-on-Interposer Assembly with Dam Structure and Method of Manufacturing the Same
US10181457B2 (en) Microelectronic package for wafer-level chip scale packaging with fan-out
US11244939B2 (en) Package structure and method of forming the same
TWI445152B (zh) 半導體結構及其製作方法
TWI730879B (zh) 封裝結構及其製作方法
KR20170034758A (ko) 집적 팬아웃 패키지 및 그 제조 방법
KR20170075125A (ko) 반도체 패키지 및 제조 방법
TW202245206A (zh) 晶圓級堆疊晶片封裝及製造其之方法
KR20130007049A (ko) 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US20230360995A1 (en) Method of fabricating package structure
CN107305869B (zh) 电子封装件及基板结构
US11164824B2 (en) Package structure and method of fabricating the same
KR20210065353A (ko) 반도체 패키지
KR20180055566A (ko) 관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법
KR20140038860A (ko) ３ｄｉｃ 구조에서 실 링을 통한 방열
KR20110123297A (ko) 웨이퍼레벨 반도체 패키지 및 그 제조방법
US9443815B2 (en) Embedded die redistribution layers for active device
US11424219B2 (en) Package structure and method of fabricating the same
US11450654B2 (en) Package structure and method of fabricating the same
US20220230969A1 (en) Package structure and method of fabricating the same
KR101056750B1 (ko) Ｔｓｖ를 이용한 적층 칩 패키지
US11855060B2 (en) Package structure and method of fabricating the same
US20230378019A1 (en) Package structure and method of fabricating the same
CN104685624B (zh) 重组晶圆级微电子封装
KR101605624B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190307

Year of fee payment: 4