KR20140038860A - ３ｄｉｃ 구조에서 실 링을 통한 방열 - Google Patents

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Abstract

다이는 반도체 기판, 반도체 기판을 관통하는 관통형 비아, 관통형 비아 위에 있고 그것에 접속되는 실 링, 및 반도체 기판 밑에 있고 관통형 비아를 통해 실 링에 전기적으로 접속되는 전기 커넥터를 포함한다.

Description

３ＤＩＣ 구조에서 실 링을 통한 방열{THERMAL DISSIPATION THROUGH SEAL RINGS IN 3DIC STRUCTURE}
관련 출원에 대한 상호 참조
본 출원은 다음의 동시 계류중인 미국 특허 출원들에 관한 것이다: 2012년 9월 21일자 출원된 발명의 명칭이“Thermal Dissipation Through Seal Rings in 3DIC Structure,”인 미국 특허 출원 제13/624,471호(대리인 사건 번호 TSM12-0583); 및 2012년 9월 21일자 출원된 발명의 명칭이“Thermal Dissipation Through Seal Rings in 3DIC Structure,”인 미국 특허 출원 제13/XXX,XXX호(대리인 사건 번호 TSM12-0586)를 우선권 주장하며, 이 출원들은 참조에 의해 본 명세서에 통합된다.
집적 회로의 패키징에서, 반도체 다이는 본딩을 통해 적층될 수 있고, 인터포저와 같은 다른 패키지 컴포넌트에 본딩될 수 있다. 결과적인 패키지는 3차원 집적 회로(Three-Dimensional Integrated Circuit; 3DIC)로서 공지된다. 3DIC에서 방열이 도전과제이다. 3DIC의 내부 다이에서 발생된 열을 효율적으로 방산하는 방법에 대한 병목 현상이 존재한다. 내부 다이에서 발생된 열은 임의의 히트 스프레더(heat spreader)에 전도되기 전에 외부 다이로 방산되어야한다. 그러나, 적층된 다이들 사이에 열을 전도하는데 효과적이지 않은 언더필, 수지 성형물 등과 같은 다른 물질이 존재한다.
방열을 향상시키기 위한 해결책이 개발되고 있다. 예를 들어, 마이크로 채널이 방열을 위해 실리콘 기판 내부에 구축될 수 있다. 마이크로 채널이 결과적인 장치 다이의 전체적인 방열 효율성을 개선하기 위해 양호한 열 전도성을 갖는 물질 또는 유체로 충진될 수 있지만, 장치 다이의 제조 비용 및 타임 투 마켓이 문제가 되고 있다.
다이는 반도체 기판, 반도체 기판을 관통하는 관통형 비아, 관통형 비아 위에 있고 그것에 접속되는 실 링, 및 반도체 기판 밑에 있고 관통형 비아를 통해 실 링에 전기적으로 접속되는 전기 커넥터를 포함한다.
본 발명에 따르면, 3DIC 구조에서 실 링을 통한 방열이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 일부 예시적인 실시예들에 따른 다이의 횡단면도를 나타내고, 여기서 다이는 방열을 위해 실 링을 포함하는 방열 경로를 포함한다.
도 2 및 도 3은 인터포저에 본딩되는 적층형 다이를 포함하는 패키지 구조의 횡단면도를 나타낸다.
도 4 및 도 5는 도 2와 도 3의 패키지 구조의 평면도를 나타낸다.
이하에서는 본 개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 개시의 범위를 한정시키려는 것은 아니다.
패키지 구조는 다양한 예시적인 실시예들에 따라 제공된다. 실시예에 따른 패키지 구조의 변화 및 동작이 기술된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1은 일부 예시적인 실시예들에 따른 다이(10)의 횡단면도를 나타낸다. 다이(10)는 반도체 기판(20)을 포함하고, 이 반도체 기판(20)은 실리콘, 실리콘 게르마늄, 실리콘 탄화물, 또는 III족 및 V족을 포함하는 화합물 반도체 물질로 형성될 수 있다. 반도체 기판(20)은 예를 들어 p형 불순물로 경도핑될 수 있다. 트랜지스터와 같은 능동 장치(22)가 기판(20)의 탑 표면에 형성될 수 있다.
관통형 비아(Through Via) (또한 관통형 실리콘 비아 또는 관통형 기판 비아로 언급됨)(26A 및 26B)가 기판(20) 내에 형성되어 기판(20)을 관통한다. 예시적인 실시예에서, 관통형 비아(26A 및 26B)는 기판(20)의 탑 표면과 같은 탑 표면 레벨을 갖는다. 대안적인 실시예에서, 관통형 비아(26A 및 26B)의 탑 표면은 또한 층간 유전체(Inter-Layer Dielectric; ILD)(23)의 탑 표면과 같은 레벨이거나 또는 ILD(23)의 탑 표면보다 높을 수 있다. 단일의 관통형 비아(26B)가 예시되었만, 단일의 관통형 비아(26B)는 복수의 관통형 비아(26B)를 나타낸다. 관통형 비아(26A 및 26B)는 전도성이 있고, 구리, 텅스텐 등과 같은 금속성 물질을 포함할 수 있다. 후면 재분배 라인(Backside Redistribution Line; RDL)(30)이 기판(20) 밑에 형성되고, 관통형 비아(26A 및 26B)에 전기적으로 결합된다. 더욱이, 커넥터(32)(32A 및 32B를 포함함)가 RDL(30) 밑에 형성되어 RDL(30)에 전기적으로 결합된다. 일부 실시예들에서, 커넥터(32)는 솔더 영역(예컨대, 솔더 볼)을 포함하지만, 이들은 구리 기둥과 같은 비리플로우(non-reflowable) 금속 기둥을 포함할 수도 있다.
기판(20) 위에 유전층(23 및 24)에 존재한다. 유전층(23)은 ILD일 수 있고, 이것은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetraethyl Orthosilicate) 산화물 등으로 형성될 수 있다. 유전층(24)은 예를 들어 대략 3.0보다 낮거나 2.5보다 낮은 유전율(k 값)을 가질 수 있는 저유전율(low-k) 유전층일 수 있다.
일부 실시예들에서, 콘택 플러그(36B)가 ILD 내에 형성되고, 관통형 비아(26B) 및/또는 위에 있는 금속 라인(38B) 및 비아(40B)에 전기적으로 결합된다. 금속 라인(38B) 및 비아(40B)는 저유전율 유전층(24) 내에 형성되고, 상호접속 구조(42)의 일부이다. 상호접속 구조(42)는 장치(22)에 접속하기 위해 이용되고, 위에 있는 다이(도 2 및 도 3에 도시됨)에 본딩하기 위해 이용될 수 있는 위에 있는 전도성 피처(54', 56' 및 58')에 장치(22)를 결합하기 위해 이용된다. 유전층(24) 각각에 나타난 하나의 금속 라인 및 비아를 갖는 한 세트의 상호접속 구조(42)가 예시되었지만, 유전층(24) 각각에 다수의 금속 라인, 비아, 콘택 플러그 등이 있을 수 있다는 것을 이해한다.
실 링(44)이 관통형 비아(26A) 위에 형성되어 접속된다. 실 링(44)은 도 4에도 예시된 바와 같이, 다이(10)의 에지에 근접한 링을 형성한다. 일부 실시예들에서, 실 링(44)은 저유전율 유전층(24) 내에 금속 라인(38A) 및 비아(40A)를 포함한다. 실 링(44)은 또한 관통형 비아(26A)가 ILD(23) 내로 확장되지 않을 때 콘택 플러그(36A)를 포함할 수도 있다. 일부 실시예들에서, 금속 라인(38A), 비아(40A) 및 콘택 플러그(36A) 각각은, 다이(10)의 에지에 근접한 링(도 1의 구조의 평면도에 나타남)을 형성할 수 있다.
금속 패드(48)가 실 링(44) 위에 형성되어 접속된다. 일부 실시예들에서, 금속 패드(48)는 서로 분리된 개별 패드이다. 대안적인 실시예에서, 금속 패드(48)는 실 링(44)을 오버랩하는 연속적인 금속 링의 일부이고, 연속적인 금속 링의 평면도 형태는 도 4에 도시된 실 링(44)의 평면도 형태와 유사할 수 있다. 금속 패드(48)는 알루미늄 패드 또는 알루미늄 구리 패드일 수 있다. 일부 실시예들에서, 보호층(50)이 금속 패드(48)의 에지 부분을 커버하기 위해 형성된다. 금속 패드(48)의 중앙 부분은 보호층(50)에 있는 개구부를 통해 노출된다. 보호층(50)은 단일층이거나 복합층일 수 있고, 비다공성 물질로 형성될 수 있다. 일부 실시예들에서, 보호층(50)은 실리콘 산화층(도시되지 않음), 및 실리콘 산화층 위의 실리콘 질화층(도시되지 않음)을 포함하는 복합층이다. 보호층(50)은 또한 비도핑된 실리케이트 글래스(Un-doped Silicate Glass; USG), 실리콘 산화질화물 등을 포함할 수 있다. 하나의 보호층(50)이 도시되었지만, 하나 보다 많은 보호층이 있을 수 있다.
폴리머층(52)이 보호층(50) 위에 형성될 수 있다. 폴리머층(52)은 폴리이미드, 벤조사이클로부텐인(benzocyclobutene, BCB), 폴리벤즈 옥사졸(Polybenzoxazole, PBO) 등과 같은 폴리머를 포함할 수 있다. 폴리머층(52)은 개구부를 형성하도록 패턴화되어, 그 개구부를 통해 금속 패드(48)가 노출된다. 폴리머층(52)의 패턴화는 포토 리소그래피 기술을 이용하여 수행될 수 있다. 하나의 폴리머층(52)이 도시되었지만, 하나 보다 많은 폴리머층이 있을 수 있다.
범핑 하지 금속(Under Bump Metallurgy, UBM)(54)이 금속 패드(48) 위에 형성될 수 있다. UBM(54) 각각은 폴리머층(52) 위의 제1 부분 및 폴리머층(52) 내의 개구부로 확장된 제2 부분을 포함할 수 있다. 일부 실시예들에서, UBM(54) 각각은 티타늄층 및 시드층을 포함하고, 구리 또는 구리 합금으로 형성될 수 있다. 금속 기둥(56)이 UBM(54) 위에 형성되고, UBM(54)과 함께 종료되고, 여기서 UBM(54)의 에지는 금속 기둥(56)의 각각의 에지에 정렬된다. UBM(54)은 각각의 밑에 있는 금속 패드(48) 및 위에 있는 금속 기둥(56)과 물리적으로 접촉할 수 있다. 일부 예시적인 실시예들에서, 금속 기둥(56)은 리플로우 공정에서 녹지 않는 비리플로우 금속(들)로 형성된다. 예를 들어, 금속 기둥(56)은 구리 또는 구리 합금으로 형성될 수 있다. 금속 기둥(56) 이외에, 금속 기둥(56) 위에 솔더 영역(58)과 같은 추가적인 금속층들이 있을 수 있다. 금속성 피처들(54', 56', 및 58')이 피처들(54, 56, 및 58)과 동일한 물질로 형성되고, 동시에 형성될 수 있고, 장치(22)에 전기적으로 결합하기 위해 이용될 수 있다.
도 1에 도시된 바와 같이, 실 링(44), 금속 패드/라인(48), UBM(54), 금속 기둥(56), 솔더 영역(58), 콘택 플러그(36A), 관통형 비아(26A), RDL(30), 및 커넥터(32A)는 집적된 구조(60)를 형성하고, 모두 금속 함유 영역에 있을 수 있다. 따라서, 집적된 구조(60)는 양호한 열 전도성을 가지므로, 이하에는 실 링을 포함하는 열 경로(60)로서 언급된다. 일부 실시예들에서, 실 링을 포함하는 열 경로(60)는 전기적 접지에 접속된다. 대안적인 실시예들에서, 실 링을 포함하는 열 경로(60)는 전기적으로 부동이다.
도 2는 패키지 컴포넌트(100) 상에 적층된 다이(10)를 포함하는 3차원 집적 회로(3DIC) 패키지를 나타낸다. 일부 실시예들에서, 패키지 컴포넌트(100)는 인터포저를 포함하므로, 설명 전반에 걸쳐서 인터포저(100)로서 언급되지만, 패키지 컴포넌트(100)는 패키지 기판과 같은 다른 유형의 패키지 컴포넌트일 수도 있다. 일부 실시예들에서, 다이(10)는 서로 동일하다. 대안적인 실시예들에서, 다이(10)의 구조는 서로 상이하다. 다이(10)는 메모리 다이, 로직 다이 등일 수 있다. 다이(10) 전체, 또는 다이(10) 전체는 아니지만 일부가 도 1과 같은 구조를 가질 수 있다. 설명을 위해, 다이(10)의 간략화된 구조가 도 2에 예시되었고, 여기서 솔더 영역(32A/32B 및 58), 금속 기둥(56), 실 링(44), 상호접속 구조(42), 관통형 비아(26A 및 26B), 및 RDL(30)이 예시되었으며, 다른 컴포넌트들은 예시되지 않았지만, 여전히 존재할 수 있다. 실 링(44) 및 상호접속 구조(42)의 상세한 구조는 도 2에 도시되지 않고, 도 1을 참조하여 발견될 수 있다.
다이(10)는 예를 들어 서로 본딩되는 프리 솔더(pre-solder) 영역(58) 및 커넥터(32A), 및 리플로우를 통해 서로 본딩되는 프리 솔더 영역(58') 및 커넥터(32B)를 이용하여 적층된다. 상이한 다이(10)에 있는 능동 장치(22)가 관통형 비아(26B)를 통해 전기적으로 상호접속될 수 있다. 적층형 다이(10) 아래에 인터포저(100)가 있고, 이것은 예를 들어 솔더 본딩을 통해 적층형 다이(10)에 본딩된다. 일부 실시예들에서, 인터포저(100)는 기판(120)을 포함하고, 기판은 실리콘 기판과 같은 반도체 기판이거나, 유전체 기판일 수 있다. 관통형 비아(126A 및 126B)는 기판(120)을 관통하고, 기판(120)의 반대면 상의 전도성 피처들(예컨대, 132A/132B 및 164)을 상호접속할 수 있다. 일부 실시예들에서, 인터포저(100)는 그 안에 트랜지스터와 같은 임의의 활성 장치를 포함하지 않는다. 인터포저(100)는 그 안에 저항, 커패시터 등과 같은 수동 장치를 포함할 수도 있고 포함하지 않을 수도 있다.
다이(10)의 적층을 통해, 상이한 다이(10)의 실 링을 포함하는 열 경로(60)는 상호접속되어 연속적인 실 링을 포함하는 열 경로를 형성한다. 그러므로, 다이(10)에서 발생된 열은 연속적인 실 링을 포함하는 열 경로를 통해 전도될 수 있다.
인터포저(22)는 또한 인터포저(100)의 에지 근처에 실 링(144)을 포함할 수도 있다. 더욱이, 상호접속 구조(142)가 인터포저(100) 내에 형성되고, 다이(10) 내의 능동 장치(22)에 전기적으로 결합될 수 있다. 실 링(144) 및 상호접속 구조(142)는, 유전층 내의 금속 라인 및 비아를 포함하는 실 링(44) 및 상호접속 구조(42)와 각각 유사한 구조를 가질 수 있다. 실 링(144) 및 상호접속 구조(142)는 유전층(124)에 저유전율 유전체를 포함할 수도 있고 포함하지 않을 수도 있는 부분을 더욱 포함할 수 있다. 더욱이, 유전층(162)이 인터포저(100)의 탑 표면 상에 형성된다. 유전층(162)은 폴리이미드층과 같은 폴리머층을 포함할 수 있고, 또한 보호층(들)을 포함할 수도 있다. RDL(130) 및 커넥터(132)(132A 및 132B를 포함함)가 관통형 비아(126A 및 126B) 밑에 형성되고 관통형 비아(126A 및 126B)에 각각 접속된다.
금속 라인(164)이 실 링(144) 위에 형성되어 접속된다. 일부 실시예들에서, 금속 라인(164)은 구리 라인을 포함한다. 인터포저(100) 및 금속 라인(164)은 다이(10)에 의해 오버랩된 부분 및 다이(10)에 의해 오버랩되지 않은 부분을 포함한다. 금속 라인(164)은 위에 있는 다이(10)의 솔더 영역(32A 및 32B)에 더욱 본딩된다. 따라서, 상호접속된 실 링을 포함하는 열 경로(60)가 더욱 확장되어 모두 금속 함유 피처들일 수 있는, 금속 라인(164), 실 링(144), 및 커넥터(132A)를 포함한다. 일부 실시예들에서, 도 2에 도시된 바와 같은 패키지가 동작할 때(전원이 들어옴), 실 링을 포함하는 열 경로(60)는 전기적으로 부동이거나 전기적으로 접지된 상태로 남아 있다. 일부 실시예들에서, 실 링을 포함하는 열 경로(60)는 열을 전도하는데 이용되고, 전기 신호, 전류 등을 전도하는데 이용되지 않는다. 예시된 실시예들에서, 열은 실 링을 포함하는 열 경로(60)를 통해 위쪽으로 전도될 수 있고, 아래쪽으로는 인터포저(100)의 금속 라인(164), 관통형 비아(126A), 컨덕터(132A)에 전도될 수 있다.
도 3은 대안적인 실시예들에 따른 패키지 구조를 나타낸다. 이 구조는 금속 라인(164)이 유전층(162) 위에 형성되는 대신에, 폴리머층을 포함할 수 있는 유전층(162) 밑에 형성된다는 것을 제외하면 도 2의 구조와 유사하다. 예를 들어, 금속 라인(164)은 폴리이미드로 형성되는 유전층(162) 밑에 있을 수 있다. 개별 금속 패드(166 및 168)가 유전층(162) 위에 형성되고, 금속 라인(164)을 통해 서로 전기적으로 결합된다. 커넥터(32A)는 금속 패드(166)에 결합될 수 있고, 이 금속 패드(166)는 다이(10)에 의해 오버랩되며, 금속 패드(168)는 다이(10)에 의해 오버랩되지 않는다. 일부 실시예들에서, 금속 라인(164)은 알루미늄 구리 라인일 수 있다. 더욱이, 실 링(144) 및 상호접속 구조(142)는 금속 라인(164)과 동일한 층으로 확장될 수 있다. 이 실시예들에서, 금속 패드(166 및 168)는 실 링(144) 및 금속 피처(170)를 통해 서로 결합된다. 금속 피처(170)는 금속 라인(164)과 동일한 물질로 형성될 수 있고 동일한 층에 있다. 이 실시예들에서, 실 링을 포함하는 열 경로(60)는 인터포저(100) 내로 더욱 확장하여, 금속 패드(166 및 168), 금속 피처(170), 및 가능하게는 실 링(144)의 일부를 포함한다. 따라서, 다이(10)에서 발생된 열은 다이(10)의 상호접속된 실 링을 포함하는 열 경로(60)를 통해 금속 패드(166 및 168) 및 컨덕터(132A)에 전도될 수 있다. 이러한 실시예들에 따라 실 링을 포함하는 열 경로(60)는 전기적으로 부동이거나 전기적으로 접지될 수도 있다.
도 4는 일부 실시예에 따른 다이(10) 및 인터포저(100)의 평면도를 나타낸다. 도 4에 도시된 바와 같이, 실 링(44)은 풀 링(full ring)을 형성하고, 이것은 각각의 다이(10)의 한 에지에 인접한 각각 4개의 측면을 포함할 수 있다. 피처(54/56/58)가 실 링(44) 위에 형성되어 접속된다. 피처(54/56/58)는 실질적으로 균일한 피치(P1)로 서로 이격되어 있고, 이 피치(P1)는 대략 0.4 μm에서 대략 50 μm 사이일 수 있다. 솔더 영역(58)의 평면도 모양은 원형이거나 타원형일 수 있다. 금속 라인(164)은 다이(10)로부터 실 링(144)으로 바깥쪽으로 확장되는 평행한 금속 라인으로서 정렬될 수 있다. 금속 라인(164)의 폭(W1) 및 두께가 증가되어 방열 효율성을 증가시킬 수 있다. 금속 라인(164)의 피치(P2)는 감소되어 또한 방열 효율성을 증가시킬 수 있다.
도 5는 도 2 및 도 3에 도시된 패키지 구조의 일부의 배경도를 나타낸다. 도 5에 도시된 바와 같이, 금속 라인(164)은 다이(10) 내의 실 링(44)을 인터포저(100) 내의 실 링(144)에 접속하여, 다이(10)에 의해 발생된 열이 금속 라인(164)으로 그리고 실 링(144)으로 방산될 수 있도록 한다. 도 5는 또한 다이(10) 내의 관통형 비아(26A), 및 인터포저(100) 내의 관통형 비아(126A)를 나타낸다.
실시예에서, 다이 내의 실 링 및 관통형 비아는 다이에서 발생된 열을 전도시키기 위해 열 전도체로서 이용된다. 실 링 및 관통형 비아가 양호한 열 전도체인 금속으로 형성될 수 있기 때문에, 실 링을 포함하는 열 경로는 열을 전도하는데 효과적이다. 따라서, 다이에서 발생된 열은 더욱 효율적으로 전도될 수 있다. 시뮬레이션 결과는 실 링을 포함하는 열 경로가 이용되지 않을 때 적층형 다이 및 인터포저를 포함하는 각각의 패키지가 대략 0.99 K/W와 동일한 Ψjc 값을 갖는 것으로 나타났고, 여기서 Ψjc 값은 발생된 열에 의해 야기되는 온도 차이의 측정치이다. Ψjc 값이 클수록 방열 효율성이 나쁘고, Ψjc 값이 작을 수록 방열 효율성이 양호하다는 것을 나타낸다. 비교로서, 실시예에서, 실 링을 포함하는 열 경로를 갖는 패키지는 대략 0.89 K/W와 동일한 Ψjc 값을 갖고, 이 값은 더욱 양호한 방열이 달성되고, 결과적인 패키지의 온도가 낮다는 것을 나타낸다.
실시예에 따라, 다이는 반도체 기판, 반도체 기판을 관통하는 관통형 비아, 관통형 비아 위에 있고 그것에 접속되는 실 링, 및 반도체 기판 밑에 있고 관통형 비아를 통해 실 링에 전기적으로 접속되는 전기 커넥터를 포함한다.
다른 실시예에 따라, 패키지는 다이 및 다이에 본딩되는 인터포저를 포함한다. 다이는 반도체 기판, 반도체 기판을 관통하는 복수의 관통형 비아, 복수의 관통형 비아에 오버랩하고 그것들에 접속되는 실 링, 및 반도체 기판 밑에 있고 복수의 관통형 비아를 통해 실 링에 접속되는 복수의 전기 커넥터를 포함한다. 인터포저는 다이 밑에 있고 다이에 본딩된다. 인터포저는 기판, 및 기판 위에 복수의 금속 라인을 포함한다. 복수의 금속 라인은 다이의 복수의 전기 커넥터에 전기적으로 결합된다. 복수의 금속 라인 각각은 제1 다이에 의해 오버랩된 제1 부분, 및 다이에 맞춰 정렬되지 않은 제2 부분을 포함한다.
또 다른 실시예들에 따라, 패키지는 제1 다이 및 제1 다이에 본딩된 제2 다이를 포함한다. 제1 다이는 제1 반도체 기판, 제1 반도체 기판을 관통하는 제1 복수의 관통형 비아, 제1 복수의 관통형 비아에 오버랩하고 그것들에 전기적으로 결합된 제1 실 링, 및 제1 실 링 위에 있고 그것에 전기적으로 결합된 제1 복수의 전기 커넥터를 포함한다. 제2 다이는 제1 다이 위에 있다. 제2 다이는 제2 반도체 기판, 제2 반도체 기판을 관통하는 제2 복수의 관통형 비아, 제2 복수의 관통형 비아에 오버랩하고 그것들에 접속된 제2 실 링, 및 제2 반도체 기판 밑에 있고 제2 실 링에 전기적으로 결합된 제2 복수의 전기 커넥터를 포함한다. 제1 복수의 전기 커넥터 각각은 제2 복수의 전기 커넥터 중 하나에 본딩된다.
본 개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다. 게다가, 각각의 청구항들은 개별 실시예들을 구성하고, 다양한 청구항 및 실시예들의 조합은 본 개시의 범위 내에 있다.
20: 반도체 기판 22: 능동 장치
23, 24: 유전층 26A, 26B: 관통형 비아
30: RDL 32, 32A, 32B: 커넥터
36A, 36B: 콘택 플러그 38A, 38B: 금속 라인
40A, 40B: 비아 42: 상호접속 구조
44: 실 링 48: 금속 패드
50: 보호층 52: 폴리머층
54: UBM 56: 금속 기둥
58: 솔더 영역

Claims (10)

  1. 패키지에 있어서,
    제1 다이를 포함하고, 상기 제1 다이는,
    제1 반도체 기판;
    상기 제1 반도체 기판을 관통하는 제1 관통형 비아;
    상기 제1 관통형 비아 위에 있고 상기 제1 관통형 비아에 접속된 제1 실 링; 및
    상기 반도체 기판 밑에 있고 상기 제1 관통형 비아를 통해 상기 제1 실 링에 전기적으로 결합되는 제1 전기 커넥터
    를 포함하는 것인, 패키지.
  2. 제1항에 있어서,
    상기 제1 다이의 탑 표면에 폴리머층; 및
    상기 제1 실 링 위에 있고 상기 제1 실 링에 전기적으로 결합된 제2 전기 커넥터를 더 포함하고,
    상기 전기 커넥터의 탑 표면은 상기 폴리머층의 탑 표면보다 높은 것인, 패키지.
  3. 제2항에 있어서,
    상기 제1 다이 위에 있고 상기 제1 다이에 본딩된 제2 다이를 더 포함하고,
    상기 제2 다이는,
    제2 반도체 기판;
    상기 제2 반도체 기판을 관통하는 제2 관통형 비아;
    상기 제2 관통형 비아 위에 있고 상기 제2 관통형 비아에 전기적으로 접속된 제2 실 링; 및
    상기 제2 반도체 기판 밑에 있고 상기 제2 관통형 비아를 통해 상기 제2 실 링에 전기적으로 결합된 제3 전기 커넥터
    를 포함하고,
    제3 전기 커넥터는 상기 제2 전기 커넥터에 본딩되는 것인, 패키지.
  4. 제1항에 있어서,
    상기 제1 실 링 위에 있고 상기 제1 실 링에 전기적으로 결합된 복수의 전기 커넥터를 더 포함하고,
    상기 복수의 전기 커넥터는 상기 제1 실 링에 정렬되며, 균일한 피치로 분배되는 것인, 패키지.
  5. 제1항에 있어서,
    상기 제1 다이 밑에 있고 상기 제1 다이에 본딩되는 패키지 컴포넌트를 더 포함하고,
    상기 패키지 컴포넌트는 상기 제1 다이에 의해 오버랩되는 제1 부분, 및 상기 제1 다이에 의해 오버랩되지 않는 제2 부분을 포함하는 금속 라인을 포함하고,
    상기 금속 라인은 상기 제1 전기 커넥터에 전기적으로 결합되는 것인, 패키지.
  6. 패키지에 있어서,
    제1 다이; 및
    상기 제1 다이 밑에 있고 상기 제1 다이에 본딩되는 인터포저를 포함하고,
    상기 제1 다이는,
    제1 반도체 기판;
    상기 제1 반도체 기판을 관통하는 제1 복수의 관통형 비아;
    상기 제1 복수의 관통형 비아에 오버랩하고 상기 제1 복수의 관통형 비아에 접속되는 제1 실 링; 및
    상기 제1 반도체 기판 밑에 있고 상기 제1 복수의 관통형 비아를 통해 상기 제1 실 링에 접속되는 제1 복수의 전기 커넥터를 포함하고,
    상기 인터포저는,
    기판; 및
    상기 기판 위에 복수의 금속 라인을 포함하며,
    상기 복수의 금속 라인은 상기 제1 다이의 상기 제1 복수의 전기 커넥터에 전기적으로 결합되고, 상기 복수의 금속 라인 각각은 상기 제1 다이에 의해 오버랩된 제1 부분, 및 상기 제1 다이에 맞춰 정렬되지 않은 제2 부분을 포함하는 것인, 패키지.
  7. 제6항에 있어서, 상기 인터포저는,
    상기 인터포저의 기판을 관통하는 제2 복수의 관통형 비아; 및
    상기 기판 위에 제2 실 링을 더 포함하고,
    상기 제2 실 링은 상기 제2 복수의 관통형 비아를 통해 상기 복수의 금속 라인에 전기적으로 결합되는 것인, 패키지.
  8. 패키지에 있어서,
    제1 다이; 및
    상기 제1 다이 위에 있는 제2 다이를 포함하고,
    상기 제1 다이는,
    제1 반도체 기판;
    상기 제1 반도체 기판을 관통하는 제1 복수의 관통형 비아;
    상기 제1 복수의 관통형 비아에 오버랩하고 상기 제1 복수의 관통형 비아에 전기적으로 결합된 제1 실 링; 및
    상기 제1 실 링 위에 있고 상기 제1 실 링에 전기적으로 결합된 제1 복수의 전기 커넥터를 포함하고,
    상기 제2 다이는,
    제2 반도체 기판;
    상기 제2 반도체 기판을 관통하는 제2 복수의 관통형 비아;
    상기 제2 복수의 관통형 비아에 오버랩하고 상기 제2 복수의 관통형 비아에 접속된 제2 실 링; 및
    상기 제2 반도체 기판 밑에 있고 상기 제2 실 링에 전기적으로 결합된 제2 복수의 전기 커넥터를 포함하며,
    상기 제1 복수의 전기 커넥터 각각은 상기 제2 복수의 전기 커넥터 중 하나에 본딩되는 것인, 패키지.
  9. 제8항에 있어서, 상기 제1 실 링 및 상기 제2 실 링은 전기적으로 부동이거나 전기적으로 접지되는 것인, 패키지.
  10. 제8항에 있어서,
    상기 제1 다이 밑에 있고 상기 제1 다이에 본딩되는 인터포저를 더 포함하고,
    상기 인터포저는 복수의 금속 라인을 포함하며,
    상기 복수의 금속 라인 각각은 상기 제1 복수의 전기 커넥터 중 하나에 본딩되는 것인, 패키지.
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